KR100933694B1 - 반도체 메모리장치 - Google Patents

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Abstract

본 발명은 반도체 메모리장치의 컬럼 선택 신호(YS) 생성과정에서 생기는 마진 부족의 문제를 해결하기 위한 것으로, 본 발명에 따른 반도체 메모리장치는, 메모리장치가 쓰기 동작을 수행하고 있음을 나타내는 구별신호를 생성하는 구별신호 생성부; 및 메모리장치의 컬럼 어드레스를 상기 구별신호에 응답하여 선택적으로 지연시키는 선택적 지연부를 포함한다.
메모리장치, 컬럼 어드레스, 컬럼 선택 신호

Description

반도체 메모리장치{Semiconductor Memory Device}
본 발명은 반도체 메모리장치에 관한 것으로, 특히 반도체 메모리장치의 컬럼 선택 신호(YS)를 생성하는 과정에서 타이밍마진이 부족해지는 문제점을 해결하기 위한 것이다.
도 1은 8개의 뱅크를 갖는 종래의 반도체 메모리장치를 나타낸 도면이다.
현재 메모리장치의 용량이 커지고 DDR3등 고성능의 메모리장치로 발전함에 따라 메모리장치는 기존의 4뱅크 구조에서 8뱅크 구조로 전환되어 가고 있다.
전체 칩에서 보면, 데이터(Data)의 입출력 패드에 해당하는 부분을 DQ pad라고 하며, 어드레스(address)와 커맨드(command)의 입출력 패드에 해당하는 부분을 AC pad라 한다. 이러한 AC pad들 및 DQ pad들은 도면에 도시된 바와 같이, 칩의 한쪽에 몰려있게 된다. 따라서 뱅크의 위치별로 DQ pad로부터 멀거나 가까운 패드가 존재하게 되고, 마찬가지로 AC pad로부터 멀거나 가까운 패드가 존재하게 된다.
도 1에서 DQ worst, CMD(command) best라고 표시된 뱅크들(뱅크5, 뱅크7)의 경우, DQ pad로부터는 멀고 AC pad로부터는 가까운 위치의 뱅크들을 나타낸다. 또한 DQ best, CMD worst로 표시된 뱅크들(뱅크0, 뱅크2)의 경우, DQ pad로부터는 가깝고 AC pad로부터는 먼 위치의 뱅크들을 나타낸다.
도 2는 뱅크에서의 쓰기(Write) 동작 타이밍도이다.
상단의 타이밍도는 DQ best, CMD worst 위치에서 PVT(Process, Voltage, Temperature: 프로세스, 전압, 온도) 조건은 가장 빠른 PVT조건일 때를 나타낸 것인데, 가장 빠른 PVT 조건이란 프로세스도 빠른 특성을 나타내는 쪽으로 분포되고, 전압이 높고, 온도도 낮은 값을 가지기 때문에 회로 특성이 가장 빠르게 나타날 수 있는 조건을 의미한다. 하단의 타이밍도는 이와 반대로 DQ worst, CMD best 위치에서 가장 느린 PVT 조건일 때를 나타낸다.
뱅크에 쓰여지는(Write) 데이터는 DQ pad로부터 출발하여 뱅크쪽에 도착하며, 도착한 데이터는 뱅크 쓰기 인에이블 신호(BWEN: Bank Write enable)에 의해 뱅크쪽으로 쓰여진다. YS는 컬럼 어드레스에 의해 선택되는 컬럼 선택 신호(YS)이며 이 신호가 떠있는 동안 선택된 컬럼쪽 메모리셀에 데이터가 쓰여진다. 여기서 컬럼 선택 신호(YS)는 뱅크 쓰기 인에이블 신호(BWEN)와 약간의 시간차 만을 가지고 동시에 떠야하는 신호에 해당하며, 뱅크 쓰기 인에이블 신호(BWEN)를 밀거나 당길 때 같이 밀거나 당겨줘야 하는 신호이다.
데이터(Data(GIO))에 대해 설명을 하면, 일반적으로 뱅크로 도착하는 데이터는 최소의 지연시간만을 갖도록 설계하기 때문에 거쳐가는 로직의 수를 최소화한다. 다만 뱅크까지 도달하기 전까지는 긴 금속 도선을 거치게 되는데 이를 GIO(Global I/O) 도선이라고 한다. 이는 주로 RC지연 특성을 보이며, PVT가 가장 빠른 조건일 때와 가장 느린 조건일 때 그 변화 정도가 작은 특징이 있다. 이를 데이터계열 전송라인으로 분류한다. 도면의 tGIO는 데이터 계열 신호의 PVT변화에 의한 시간차를 나타낸다.
반면에, 뱅크 쓰기 인에이블 신호(BWEN) 또는 컬럼 선택 신호(YS)들의 경우에는 타이밍을 맞춰주는 회로 및 복잡한 제어회로들을 거치기 때문에 비교적 많은 수의 로직 게이트를 거치도록 되어 있어서 PVT 변화에 매우 민감하게 변화한다. 이를 커맨드계열 신호로 분류한다. 도면의 tCMD는 커맨드계열 신호의 PVT변화에 의한 시간차를 나타내며 tGIO보다 tCMD가 더 크다는 것을 확인할 수 있다.
뱅크에 데이터가 쓰여지기(Write) 위해서는 데이터가 커맨드보다 먼저 도착해야 하며 적절한 타이밍 마진(tMARGIN)을 확보해야 한다. 일반적으로 가장 빠른 PVT 조건에서는 PVT 조건에 민감한 커맨드계열 신호(BWEN, YS)가 데이터계열 신호(Data)에 비해 더욱 빨라져 적절한 타이밍 마진(tMATGIN)을 확보할 수 없는 경우가 발생하기 때문에 컬럼 커맨드계열 신호(BWEN, YS)를 일부러 지연시키게 된다.
특히 도 2의 상단의 경우와 같이 컬럼 커맨드계열 신호(BWEN, YS)가 가장 빨라질 조건인 DQ worst, CMD best 위치에서 가장 빠른 PVT 조건일 때는 컬럼 커맨드계열 신호(BWEN, YS)를 지연시킬 필요성이 더 커진다.
도 2의 하단의 타이밍도는 커맨드계열 신호(BWEN, YS)가 가장 느려질 조건인 DQ best, CMD worst 위치에서 가장 느린 PVT 조건일 때를 나타낸다. 이때 뱅크에 도착하는 데이터계열 신호(Data)의 경우에는 DQ best의 위치이고 PVT의 영향을 적 게 받기 때문에 가장 느린 PVT 조건이라 해도 비교적 빨리 뱅크에 도착한다.
반면에 컬럼 커맨드계열 신호(BWEN, YS)는 매우 늦어지게 되는데, 이는 CMD worst 조건임과 더불어, 앞서 설명한 바와 같이 가장 빠른 조건에서의 적절한 타이밍 마진(tMARGIN)을 확보하기 위해 일부러 컬럼 커맨드계열 신호(BWEN, YS)를 지연시켜 놓은 양이 가장 느린 PVT조건에서는 더욱 많은 지연량으로 작용하기 때문이다.
쓰기(Write) 동작뿐 아니라 읽기(Read) 동작시에도 YS펄스가 뜨게되며, 이로부터 뱅크쪽 데이터가 GIO로 전달되는 과정을 거치는데, 앞에서 YS펄스가 뜨는 시점을 지연시킨 것으로 인하여 tAA가 증가하는 문제점이 있다.
여기서 tAA는 읽기(Read) 커맨드로부터 얼마나 빨리 데이터(Data)를 출력시킬 수 있는지를 나타내는 성능지수이며, 메모리장치의 성능을 결정짓는 중요한 값에 해당한다.
이러한 문제점을 해결하기 위해 컬럼 커맨드계열 신호(BWEN, YS)를 쓰기 동작시에만 더 지연시키는 방법이 사용되고 있다. 컬럼 커맨드계열 신호(BWEN, YS)를 일부러 더 지연시킨 것은 쓰기 동작시의 타이밍을 맞추기 위한 것이었기 때문이다.
도 3은 tCK에 따른 컬럼 선택 신호(YS) 펄스와 컬럼 어드레스(CA) 간의 타이밍 마진을 나타낸 도면이다.
도 3의 상단(a)은 가장 느린 PVT조건에서 쓰기 동작일 경우에 tCK가 충분한 경우의 컬럼 어드레스(CA:Column Address)와 컬럼 선택 신호(YS) 펄스의 타이밍 마진을 나타낸다. 쓰기 동작시 컬럼 선택 신호(YS) 펄스의 타이밍을 데이터의 지연에 맞게 더 지연(읽기 동작에 비해) 시킨다고 하더라도 twv(Address window valid, DDR3의 스펙 기준으로 4tCK) 가 충분히 확보될 수 있고 쓰기 동작도 잘할 수 있게 된다(컬럼 선택 신호 펄스가 컬럼 어드레스가 뜬 구간 안에 들어올 수 있다).
참고로 컬럼 선택 신호(YS) 펄스는 컬럼 어드레스(CA)가 떠있는 동안 인에이블 되어야지만 컬럼 선택 신호(YS)가 제대로 생성될 수 있다. 예를 들어, 컬럼 어드레스(CA)의 값이 컬럼 디코더의 선택을 3으로 만드는 어드레스 값을 가질때 그 구간 내에서 컬럼 선택 신호(YS) 펄스가 뜨면 컬럼 선택 신호 3(YS3)이 인에이블되고, 컬럼 어드레스(CA)의 값이 컬럼 디코더의 선택을 2로 만드는 어드레스 값을 가질때, 그 구간 내에서 컬럼 선택 신호(YS) 펄스가 뜨면 컬럼 선택 신호2(YS2)가 인에이블된다.
도 3의 하단(b)은 tCK가 작아지는 경우의 컬럼 어드레스(CA)와 컬럼 선택 신호 펄스의 타이밍 마진을 나타낸다. 이 경우에는 tCK가 작아져 컬럼 어드레스(CA)의 윈도우(twv)도 작아진다.
따라서 쓰기 동작시 컬럼 선택 신호(YS) 펄스를 데이터의 타이밍에 맞게 더 지연시킨다면 컬럼 선택 신호(YS) 펄스가 컬럼 어드레스(CA)가 뜬 구간 내에서 벗어날 가능성이 있다. 게다가 이러한 상황이 가장 느린 PVT 조건에서 발생한다면 컬럼 선택 신호(YS) 펄스의 지연값이 더 늘어나기 때문에 컬럼 선택 신호(YS) 펄스가 twv 내에 들어오지 못하는 문제가 생길 수가 있다.
정리하면, tCK가 작아질수록 컬럼 어드레스(CA)와 컬럼 선택 신호(YS) 펄스의 타이밍 마진이 줄어드는데, taa 개선을 위해 쓰기 동작시 컬럼 선택 신호(YS) 펄스를 더 지연시키는 스킴(scheme)까지 쓰게되면 컬럼 선택 신호(YS) 펄스가 컬럼 어드레스(CA) 구간 내에서 뜨지 못할 가능성이 높아진다는 문제가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, taa 개선을 위해 쓰기 동작시 컬럼 선택 신호 펄스의 지연값을 늘리더라도 컬럼 선택 신호 펄스와 컬럼 어드레스 사이에 충분한 마진을 확보할 수 있게 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한, 본 발명에 따른 반도체 메모리장치는, 메모리장치가 쓰기 동작을 수행하고 있음을 나타내는 구별신호를 생성하는 구별신호 생성부; 및 메모리장치의 컬럼 어드레스를 상기 구별신호에 응답하여 선택적으로 지연시키는 선택적 지연부를 포함한다.
상기 선택적 지연부는 메모리장치가 쓰기 동작을 수행할 때 읽기 동작을 수행할 때보다 상기 컬럼 어드레스를 더 많이 지연시킴으로써, 컬럼 선택 신호 펄스와 컬럼 어드레스 사이의 충분한 마진을 확보하게 한다.
본 발명은 쓰기 동작시 컬럼 어드레스의 지연값을 늘린다. 따라서 taa 개선을 위해 쓰기 동작시 컬럼 선택 신호 펄스의 지연값을 늘리는 스킴을 사용하더라도 컬럼 선택 신호 펄스와 컬럼 어드레스 간의 충분한 마진을 확보할 수 있다는 장점 이 있다.
이하 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4는 본 발명에 따른 반도체 메모리장치의 컬럼 어드레스 전송라인의 일실시예를 도시한 도면이다.
본 발명에 따른 반도체 메모리장치는 구별신호 생성부(100)와 선택적 지연부(200)를 포함하여 컬럼 어드레스(CA: Column Address)의 지연값을 쓰기 동작인지 아닌지에 따라 변경해 컬럼 어드레스(CA)와 컬럼 선택 신호(YS) 펄스 사이의 타이밍 마진을 늘린다.
구별신호 생성부(100)는 메모리장치가 쓰기(Write) 동작을 수행하고 있음을 알리는 구별신호(WT_MODE)를 생성한다. 본 발명은 컬럼 어드레스(CA)를 지연시킴에 있어서 메모리장치가 읽기 동작을 수행할 때와 쓰기 동작을 수행할 때 그 지연값을 다르게 하는 것을 특징으로 하는데, 이 구별신호 생성부(100)는 메모리장치가 쓰기 동작을 수행하고 있음을 알리는 구별신호(WT_MODE)를 생성해 쓰기 동작시 컬럼 어드레스(CA)의 지연값이 늘어나게 한다.
선택적 지연부(200)는 구별신호 생성부(100)에서 출력되는 구별신호(WT_MODE)에 따라 컬럼 어드레스(CA)를 선택적으로 지연시킨다. 상세하게 메모리 장치가 쓰기 동작을 수행해서 구별신호(WT_MODE)가 인에이블되면 컬럼 어드레스(CA)의 지연값을 늘리고, 구별신호(WT_MODE)가 디스에이블되면 컬럼 어드레스(CA)의 지연값을 줄인다.
이러한 선택적 지연부(200)는 컬럼 어드레스(CA)를 서로 다른 값으로 지연시키는 지연수단(210)과, 지연수단(210)을 통과한 컬럼 어드레스를 구별신호(WT_MODE)에 따라 선택하는 지연선택수단(220)을 포함하여 구성될 수 있다.
선택적 지연부(200)는 컬럼 어드레스(CA)를 쓰기 동작인지 아닌지의 여부에 따라 서로 다른 지연값으로 지연시키기 위한 곳으로 컬럼 어드레스(CA)의 갯수와 동일하게 구비될 수 있다. 예를 들어, 컬럼 어드레스가 10개(CA0~9) 사용된다면 선택적 지연부(200)도 각각의 컬럼 어드레스(CA0~9)를 지연시키기 위해 10개가 구비될 수 있다.
도 5는 도 4의 구별신호 생성부(100)의 일실시예 구성도이다.
구별신호 생성부(100)는 메모리장치가 쓰기 동작을 수행하고 있음을 알리는 구별신호(WT_MODE)를 생성한다.메모리장치가 쓰기 동작을 수행하고 있음을 알리는 구별신호(WT_MODE)는, 여러 가지 쓰기 동작과 관련된 신호를 조합해서 생성할 수 있으며, 도면에는 내부 쓰기명령 신호(CASP_WT)를 이용하여 구별신호(WT)MODE)를 생성하는 실시예를 도시하고 있다.
내부 쓰기명령 신호(CASP_WT)는 쓰기 명령에 해당하는 CAS(Column Address Strobe) 커맨드와 WE(Write Enable) 커맨드를 조합하여 만들어지는 펄스신호로, 메모리장치가 쓰기 동작을 할 때 인에이블되는 신호이다.
구별신호(WT_MODE)는 내부 쓰기명령 신호(CASP_WT)가 한번 인에이블되면 미리 설정된 시간 동안 인에이블 되었다가 디스에이블된다. 여기서의 미리 설정된 시간이란 메모리장치가 쓰기 동작을 하는데 필요한 시간을 의미한다. 내부 쓰기명령 신호(CASP_WT)는 짧은 시간 동안 인에이블되는 펄스(pulse) 파이기 때문에, 내부 쓰기명령 신호(CASP_WT) 만으로는 메모리장치가 쓰기 동작을 하기 위한 시간을 충분히 확보할 수가 없다. 따라서 구별신호(WT_MODE)는 내부 쓰기명령 신호(CASP_WT)와 함께 인에이블 되지만 충분한 시간을 확보한 후에 디스에이블 되도록 조절된다(구별신호가 인에이블 되어 있는 시간 동안 컬럼 어드레스의 지연값을 늘리는 것이기 때문에, 구별신호가 인에이블 되어있는 시간은 중요하다).
이러한 구별신호 생성부(100)는 도면에 도시된 바와 같이, 내부 쓰기명령 신호(CASP_WT)를 지연하기 위한 지연수단(110); 및 내부 쓰기명령 신호(CASP_WT)와 지연수단(110)의 출력(CASP_WT_DFF)을 입력받아 구별신호(WT_MODE)를 출력하는 SR래치(120)를 포함하여 구성될 수 있다.
지연수단(110)은 하나 이상의 직렬로 연결된 D플립플롭을 포함하여 구성될 수 있으며, D플립플롭의 수가 많아질수록 지연값이 커진다.
SR래치(120)는 내부 쓰기명령 신호(CASP_WT)를 입력받는 제1노아게이트(121), 지연수단(110)에 의해 지연된 내부 쓰기명령 신호(CASP_WT_DFF)를 입력받으며 제1노아게이트(121)와 래치를 형성하는 제2노아게이트(122), 및 제1노아게이트(121)의 출력을 반전해 구별신호(WT_MODE)로 출력하는 인버터(123)를 포함하여 구성될 수 있다.
도 6은 도 5에 도시된 구별신호 생성부(100)에서 생성되는 구별신호(WT_MODE)의 생성과정을 도시한 타이밍도이다.
처음에 내부 쓰기명령 신호(CASP_WT)가 인에이블되면 구별신호(WT_MODE)가 인에이블되고, 3클럭(clock)이 지난 후에 구별신호(WT_MODE)가 CASP_WT_DFF의 인에이블에 의해 디스에이블 된다.
도면에는 구별신호(WT_MODE)가 3클럭 동안 인에이블되는 실시예에 대해서 도시하고 있으나, 메모리장치의 쓰기 동작에 걸리는 시간 및 메모리장치의 동작 스피드 등에 따라 구별신호(WT_MODE)가 인에이블되는 시간은 다르게 설정될 수 있다.
또한, 본 발명의 구별신호 생성부(100)에서는 지연수단(110)으로 D플립플롭을 사용하고 있으나 인버터 딜레이에 의해 이를 구성할 수도 있으며, SR래치(120)로 노아게이트가 아닌 낸드게이트가 사용될 수도 있으며, 이러한 신호를 구현하는 방법이 수없이 많이 존재함은 자명하다.
도 7은 도 4의 선택적 지연부(200)의 일실시예 구성도이다.
선택적 지연부(200)는, 컬럼 어드레스(CA)를 서로 다른 값으로 지연시키는 지연수단(210); 및 지연수단(210)을 통과한 컬럼 어드레스(Path_1, Path_2)를 구별신호(WT_MODE)에 응답하여 선택하기 위한 지연선택수단(220)을 포함하여 구성된다.
지연수단(210)은 컬럼 어드레스(CA)를 서로 다른 값으로 지연시켜 출력하는 두 개의 지연라인(211, 212)을 포함하여 구성될 수 있다. 본 발명은 쓰기 동작시에 메모리장치의 컬럼 어드레스(CA)의 지연값을 늘리는데 그 특징이 있으므로, 쓰기 동작시에 컬럼 어드레스(CA)가 통과하게 되는 지연라인 212가 지연라인 211보다 지 연값이 더 크다.
또한, 본 발명에 있어서는 지연라인 211과 지연라인 212 각각의 지연값 보다는 두 지연라인 간의 지연값의 차이가 중요하기 때문에, 지연라인 211의 지연값은 '0'의 값을 가지게 설정될 수도 있다(도선으로 구성하면 된다).
지연선택수단(220)은 지연라인들(211, 212)의 출력을 각각 입력받는 두 개의 패스게이트(PG1, PG2)를 포함하여 구성될 수 있다.
패스게이트(PG1, PG2)는 구별신호(WT_MODE)에 의해서 온/오프되는데. 메모리장치가 쓰기 동작을 수행할 때, 즉 구별신호(WT_MODE)가 인에이블 되는 경우에는 패스게이트 PG2가 열려서 컬럼 어드레스(CA, Path_2)의 지연값이 늘어나게 되고, 그 이외에는 구별신호(WT_MODE)가 디스에이블되어 패스게이트 PG1이 열려서 컬럼 어드레스(CA, PAth_1)의 지연값이 줄어들게 된다.
선택적 지연부(200)에서 출력되는 컬럼 어드레스(CAD)는 각 뱅크로 전달되는데 컬럼 어드레스(CAD)를 사용할 뱅크에서만(즉, 현재 동작할 뱅크) 컬럼 어드레스(CAD)를 입력받도록 회로를 구성할 수도 있다(도면에 미도시, 본 발명과 상관 없음).
도 8은 도 4의 선택적 지연부(200)의 다른 실시예 구성도이다.
도 8은 도 7과 다르게 지연선택수단(820)으로서 패스게이트(PG1, PG2)가 아닌 낸드게이트(821, 822, 823)를 사용한 실시예를 도시한 도면이다.
도면에 도식된 바와 같이, 지연선택수단(820)은, 지연라인들(211, 212)의 출력 중 하나(Path_1)와 반전된 구별신호(WT_MODEb)를 입력받는 제1낸드게이트(821); 지연라인들(211, 212)의 출력 중 다른 하나(Path_2)와 구별신호(WT_MODE)를 입력받는 제2낸드게이트(822); 및 제1낸드게이트(821)와 제2낸드게이트(822)의 출력을 입력받는 제3낸드게이트(823)를 포함하여 구성될 수도 있다.
도 8의 선택적 지연부(200)는 지연선택수단(820)의 구성이 바뀐 것 이외에 그 동작은 도 7의 선택적 지연부(200)와 동일하므로 이에 대한 설명은 생략하기로 한다.
본 발명에 따른 메모리장치는 쓰기 동작시 컬럼 어드레스(CA)의 지연시간을 늘린다. 따라서 tAA를 개선하기 위해 쓰기 동작시 컬럼 선택 신호(YS) 펄스의 지연시간을 늘리더라도, 컬럼 어드레스(CA)의 지연시간도 이와 마찬가지로 늘어나기 때문에 컬럼 어드레스(CA)와 컬럼 선택 신호(YS) 펄스간의 충분한 마진(margin)을 확보할 수 있다는 장점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
도 1은 8개의 뱅크를 갖는 종래의 반도체 메모리장치를 나타낸 도면.
도 2는 뱅크에서의 쓰기(Write) 동작 타이밍도.
도 3은 tCK에 따른 컬럼 선택 신호(YS) 펄스와 컬럼 어드레스(CA) 간의 타이밍 마진을 나타낸 도면.
도 4는 본 발명에 따른 반도체 메모리장치의 컬럼 어드레스 전송라인의 일실시예를 도시한 도면.
도 5는 도 4의 구별신호 생성부(100)의 일실시예 구성도.
도 6은 도 5에 도시된 구별신호 생성부(100)에서 생성되는 구별신호(WT_MODE)의 생성과정을 도시한 타이밍도.
도 7은 도 4의 선택적 지연부(200)의 일실시예 구성도.
도 8은 도 4의 선택적 지연부(200)의 다른 실시예 구성도.

Claims (14)

  1. 메모리장치가 쓰기 동작을 수행하는 구간에 활성화되는 구별신호를 생성하는 구별신호 생성부; 및
    상기 구별신호의 활성화시에는 상기 구별신호의 비활성화시보다 컬럼 어드레스를 더 지연시키는 선택적 지연부
    를 포함하는 반도체 메모리장치.
  2. 제 1항에 있어서,
    상기 선택적 지연부는,
    상기 컬럼 어드레스를 서로 다른 값으로 지연시키는 지연수단; 및
    상기 지연수단을 통과한 컬럼 어드레스를 상기 구별신호에 응답하여 선택하기 위한 지연선택수단
    을 포함하는 것을 특징으로 하는 반도체 메모리장치.
  3. 제 2항에 있어서,
    상기 지연수단은,
    상기 컬럼 어드레스를 서로 다른 값으로 지연시켜 출력하는 두 개의 지연라 인들을 포함하는 것을 특징으로 하는 반도체 메모리장치.
  4. 제 3항에 있어서,
    상기 지연라인들 중 하나는,
    지연값이 0인 것을 특징으로 하는 반도체 메모리장치.
  5. 제 3항에 있어서,
    상기 지연선택수단은,
    상기 지연라인들의 출력을 각각 입력받는 두 개의 패스게이트를 포함하는 것을 특징으로 하는 반도체 메모리장치.
  6. 제 5항에 있어서,
    상기 패스게이트는,
    상기 구별신호에 따라 온/오프되는 것을 특징으로 하는 반도체 메모리장치.
  7. 제 3항에 있어서,
    상기 지연선택수단은,
    상기 지연라인들의 출력 중 하나와 반전된 상기 구별신호를 입력받는 제1낸드게이트;
    상기 지연라인들의 출력 중 다른 하나와 상기 구별신호를 입력받는 제2낸드게이트; 및
    상기 제1낸드게이트와 상기 제2낸드게이트의 출력을 입력받는 제3낸드게이트
    를 포함하는 것을 특징으로 하는 반도체 메모리장치.
  8. 제 1항에 있어서,
    상기 구별신호 생성부는,
    내부 쓰기명령 신호에 응답하여 상기 구별신호를 생성하는 것을 특징으로 하는 반도체 메모리장치.
  9. 제 8항에 있어서,
    상기 내부 쓰기명령 신호가 한번 인에이블되면 미리 설정된 시간 동안 상기 구별신호를 인에이블 시키는 것을 특징으로 하는 반도체 메모리장치.
  10. 제 9항에 있어서,
    상기 미리 설정된 시간은,
    메모리장치의 쓰기 동작에 필요한 시간인 것을 특징으로 하는 반도체 메모리장치.
  11. 제 10항에 있어서,
    상기 구별신호 생성부는,
    상기 내부 쓰기명령 신호를 지연하는 지연수단; 및
    상기 내부 쓰기명령 신호와 상기 지연수단의 출력을 입력받아 상기 구별신호를 출력하는 SR래치
    를 포함하여 구성되는 것을 특징으로 하는 반도체 메모리장치.
  12. 제 1항 내지 11항 중 어느 한 항에 있어서,
    상기 반도체 메모리장치는,
    쓰기 동작시 읽기 동작시보다 컬럼 선택신호의 지연시간을 더 늘리는 것을 특징으로 하는 반도체 메모리장치.
  13. 제 1항 내지 11항 중 어느 한 항에 있어서,
    상기 선택적 지연부는,
    메모리장치가 쓰기 동작을 수행할 때 읽기동작을 수행할 때보다 상기 컬럼 어드레스를 더 많이 지연시키는 것을 특징으로 하는 반도체 메모리장치.
  14. 제 1항 내지 11항 중 어느 한 항에 있어서,
    상기 반도체 메모리장치는,
    상기 선택적 지연부를 상기 컬럼 어드레스의 갯수 만큼 구비하는 것을 특징으로 하는 반도체 메모리장치.
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