JP5144882B2 - 半導体メモリ素子 - Google Patents

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Description

この発明は、読み出し動作時の電流消耗を減らした半導体メモリ素子に関し、特に、読み出しの際にコラムアドレスカウンタ及びラッチで消耗する電流を減らすべく工夫した半導体メモリ素子に関する。
図１は、ＤＤＲ−ＳＤＲＡＭ(double data rate synchronous dynamic RAM)の機能ブロック線図である。図１において、コントロールロジック１０は、コマンドデコーダ２０及びモードレジスタ３０を含む。クロックイネーブル信号ＣＫＥｎ、クロック信号ＣＫ、クロックバー信号／ＣＫ、チップセレクタ信号／ＣＳｎ、書き込みイネーブル信号／ＷＥ、コラムアドレスストローブ信号／ＣＡＳ及びロウアドレスストローブ信号／ＲＡＳがコントロールロジック１０に入力される。また、ブロック選択アドレス信号ＢＡ０、ＢＡ１及びアドレス信号Ａ０〜Ａ１３がアドレスレジスタ４０を介してコントロールロジック１０に入力される。コマンドデコーダ２０では、入力される信号に応じて読み出し、書き込み及びプリチャージコマンドなどを生成する。モードレジスタ３０では、入力されるアドレス信号に応じてＣＡＳレイテンシ及びバーストレングス値などを出力する。ロウアドレスマルチプレクサ６０は、入力されるアドレス信号に応じてロウアドレス信号を生成し、リフレッシュカウンタ５０から出力されるアドレス信号に応じてロウアドレスを生成する。
バンクロウアドレスラッチ及びデコーダ９０では、メモリバンクを選択するためのバンク選択信号を出力するが、バンクコントロールロジック７０の制御を受ける。コラムデコーダ１３０は、入力されるアドレス信号に応じてコラムアドレス信号を生成する。コラムアドレスカウンタ及びラッチ８０は、アドレス信号が入力されると、バースト動作のための多数のコラムアドレス信号を生成してコラムデコーダ１３０に提供し、かつメモリバンクのイーブン(even)及びオッド(odd)領域を区分する信号ｃ０１０を生成する。バンクメモリアレイ１００は、多数のメモリバンクからなり、バンク選択信号に応じてメモリバンクが選択され、各メモリバンクは、ロウアドレス信号及びコラムアドレス信号に応じて選択される多数のメモリセルからなる。Ｉ／ＯゲーティングＤＭマスクロジック１２０は、メモリバンクへのデータ入力を制御するが、データマスク信号に応じてデータ書き込みが遮断される。
メモリバンクのデータは、センスアンプ１１０で増幅され、Ｉ／ＯゲーティングＤＭマスクロジック1２０を経由して読み出しラッチ１４０にラッチされる。読み出しラッチ１４０にラッチされたデータは、マルチプレクサ１５０の動作に応じてドライバ１７０に伝達され、ＤＱＳ生成器１８０からのＤＱＳデータに同期して外部チップセットへ出力される。
外部チップセットからのデータは、外部のＱＳデータに同期してレシーバ２００に入力される。レシーバ２００からのデータは、入力レジスタ２１０に格納され、書込みＦＩＦＯ及びドライバ１９０に入力される。書込みＦＩＦＯ及びドライバー１９０からのデータは、マスク信号に応じてＩ／ＯゲーティングＤＭマスクロジック１２０及びセンスアンプ１１０を介して該当セルに書き込まれる。一方、クロックＣＬＫは、遅延同期ループ（ＤＬＬ）１６０を介してドライバ１７０に供給される。
上述した構造を有するＤＤＲ−ＳＤＲＡＭには、読出し及び書込みの際にバースト動作があるため、コラムアドレスカウンタが必要である。コラムアドレスカウンタは、センスアンプでデータの読出し及び書込みを行うタイミングに合わせて動作する。すなわち、読出しの際には、読出しコマンドＲＥＡＤが印加されたクロックで動作し、書込みの際には書込みコマンドＷＲＩＴＥが印加された後、２＊ｔＣＫの時間後に動作する（ここに、「ｔＣＫ」は、クロックＣＬＫの周期、「＊」は、乗算記号を意味する）。その理由は、図２から分かるように、内部データのアラインのために１＊ｔＣＫの時間が必要であるからである。ＤＤＲ−ＳＤＲＡＭにおける書込みデータは、書込みコマンドＷＲＩＴＥより遅く印加される。また、ＤＱＳの立上りエッジでラッチしたデータを図２のようにＤＱＳの立下りエッジでアラインさせなければならない。すなわち、ＤＱＳの１番目の立上りエッジでデータＤ０がラッチされ、ＤＱＳの１番目の立下りエッジでデータＤ１がラッチされながらデータＤ０がアラインされる。同様に、ＤＱＳの２番目の立上りエッジでデータＤ２がラッチされ、ＤＱＳの２番目の立下りエッジでデータＤ３をラッチしながらデータＤ２をアラインする。したがって、センスアンプでデータを書き込むことが可能な最も早い時点は、書込みから２＊ｔＣＫの時間後である。したがって、書込み時の書込みコマンド、バンクアドレス信号、コラムアドレス信号は、いずれも２＊ｔＣＫの時間だけ遅延しなければならない。このような遅延のための回路がコラムアドレスカウンタ及びラッチ８０内に設けられるが、従来では、読出し動作の際にもこのような遅延回路が動作してパワーの消耗が大きかった。
したがって、この発明の目的は、読出し動作の際にコラムアドレスカウンタで消耗する電流を減らすことが可能な半導体メモリ装置を提供することにある。
上記目的を達成するため、この発明は、書込みの際にバンクアドレス信号とコラムアドレス信号をそれぞれ遅延させるための遅延回路を含む半導体メモリ素子において、読出しの際に前記遅延回路の動作をディスエーブルさせるための制御部を備えてなることを特徴とする。
この発明によれば、読出しの際に消耗する不要な電流を減らすことができる。したがって、ＤＤＲ−ＳＤＲＡＭのローパワー動作を実現できるところに長所がある。
以下、添付図面を参照しながら、この発明の好適な実施例を詳細に説明する。
図３は、この発明の第一実施例に係るコラムアドレスカウンタ及びラッチの概略的な構成を示すブロック線図である。
読み出し動作では、制御信号ｃａｓｐ６＿ｒｄがイネーブルされてコラムアドレス信号Ｙ＿ａｄｄがバイパス部８０１を通過してカウンタ８０４に提供される。書込み動作及び読出し動作の際にイネーブルされる信号ｃａｓｐ６、及び書込み動作の際にイネーブルされかつ読出し動作の際にディスエーブルされる信号ＷＴ６ＲＤ５Ｚに応じて制御部８０２から制御信号が発生する。制御部８０２の出力信号に応じて遅延部８０３に対してコラムアドレス信号Ｙ−ａｄｄが供給または遮断される。遅延部８０３では、入力されるコラムアドレス信号Ｙ−ａｄｄを２＊ｔＣＫの時間だけ遅延させた後、遅延したコラムアドレス信号をカウンタ８０４に供給する。
すなわち、この発明では、読出し動作の際には、遅延部８０３が動作せず、書込み動作の際にのみ動作するようにした。
図４は、図３の制御部及び遅延部の詳細を示す回路図であり、図５は、図３の動作説明のためのタイミング波形図である。次に、図４及び図５を参照しながら、その構成及び動作を詳細に説明する。
制御部８０２は、ＮＡＮＤゲートＧ１からなり、図５に示す、書込み命令ＷＲＩＴＥまたは読出し命令ＲＥＡＤに応じてイネーブルされる信号ｃａｓｐ６と、書込み命令に応じてイネーブルされ、読出し命令に応じてディスエーブルされる信号ＷＴ６ＲＤ５Ｚとを入力とする。これら両信号ｃａｓｐ６及びＷＴ６ＲＤ５Ｚが全てハイ状態であれば、ＮＡＮＤゲートＧ１の出力はロー状態になる。ＮＡＮＤゲートＧ１の出力がロー状態になると、インバータＧ２の出力がハイ状態となるので、伝達ゲートＴ１がターンオンされる。これにより、入力されるコラムアドレスは、伝達ゲートを経てラッチＬ１に提供される。一方、クロックＣＬＫの立上りエッジでイネーブルされる信号ｃｌｋｐ４及びこれをインバータＧ３によって反転した信号に応じて伝達ゲートＴ２〜Ｔ５がターンオンされる。伝達ゲートＴ１を経由したコラムアドレス信号は、ラッチＬ１〜Ｌ５及びインバータＧ４を経由して出力端子ｏｕｔへ出力される。すなわち、遅延部８０３は、書込み動作の際にのみ入力されるコラムアドレスを２＊ｔＣＫの時間だけ遅延させ、読出し動作の際にはシフト動作を行わないので、それだけ消費電流を減らすことができる。
普通、ＤＤＲ−ＳＤＲＡＭのようなメモリ装置は、多数のコラムアドレスカウンタ及びラッチを備える。この際には、上述した構造の制御部を各ブロックに設置すればよい。
図６は、この発明の第二実施例を説明するためのブロック線図である。
例えば、２５６ＭｂのＤＤＲ−ＳＤＲＡＭの場合、１３個のコラムアドレスカウンタ及びラッチを備えている。したがって、読出し動作の際に、それぞれのコラムアドレスカウンタ及びラッチにある総数１３個の遅延部が不要に動作することになる。それを解決するために、図４の実施例では、それぞれのコラムアドレスカウンタ及びラッチごとに制御部を別途に構成したが、図６の実施例では、一つの制御部を用いて１３個のコラムアドレスカウンタ及びラッチブロックを制御することが可能な構造を提案している。
図６に示すように、制御部９１４の出力ｃａｓｐ６＿ｄｌｙに応じて１３個のコラムアドレスカウンタ及びラッチ９０１〜９１３が制御される。制御部９１４は、ＮＡＮＤゲートＧ５及びインバータＧ６からなり、図５に示した書込み命令ＷＲＩＴＥまたは読出し命令ＲＥＡＤに応じてイネーブルされる信号ｃａｓｐ６と、書込み命令ＷＲＩＴＥに応じてイネーブルされ、読出し命令ＲＥＡＤに応じてディスエーブルされる信号ＷＴ６ＲＤ５Ｚを入力とする。これらの両信号ｃａｓｐ６及びＷＴ６ＲＤ５Ｚが両者ともハイ状態であれば、ＮＡＮＤゲートＧ５の出力はロー状態となる。ＮＡＮＤゲートＧ５の出力がロー状態になると、インバータＧ６の出力ｃａｓｐ６＿ｄｌｙがハイ状態になる。インバータＧ６の出力ｃａｓｐ６＿ｄｌｙがコラムアドレスカウンタ及びラッチ９０１〜９１３に供給される。これにより、それぞれのコラムアドレスカウンタ及びラッチ９０１〜９１３に含まれ、読出しの際にコラムアドレスを２＊ｔＣＫの時間だけ遅延させるための遅延部のシフト動作が遮断されるので、消費電力をその分だけ減らすことができる。
図７は、この発明の第三実施例を説明するための回路図である。
ＤＤＲ−ＳＤＲＡＭの場合、書込み動作の際にコラムアドレス信号だけでなくバンクアドレス信号も２＊ｔＣＫの時間だけ遅延させなければならない。ところが、コラムアドレスカウンタ及びラッチブロック８０と同様に、読出し動作の際にバンクアドレス信号を遅延させるための遅延部のシフト動作を遮断すると、その分だけ消費電力を減らすことができる。
制御部９１５は、ＮＡＮＤゲートＧ７からなり、図５に示した書込み命令ＷＲＩＴＥまたは読出し命令ＲＥＡＤに応じてイネーブルされる信号ｃａｓｐ６と、書込み命令に応じてイネーブルされ、かつ読出し命令に応じてディスエーブルされる信号ＷＴ６ＲＤ５Ｚを入力とする。これら両信号ｃａｓｐ６及びＷＴ６ＲＤ５Ｚがともにハイ状態であれば、ＮＡＮＤゲートＧ７の出力は、ロー状態になる。ＮＡＮＤゲートＧ７の出力がロー状態になると、インバータＧ１０の出力がハイ状態になるので、伝達ゲートＴ６がターンオンされる。一方、クロックＣＬＫの立上りエッジでイネーブルされる信号ｃｌｋｐ４及びこれをインバータＧ８によって反転した信号ｃｌｋｐｌ４ｚに応じて伝達ゲートＴ７〜Ｔ１０がターンオンされる。これにより、ラッチされたバンクアドレス信号ｅａｔ＿ｂｋは、伝達ゲートＴ６〜Ｔ１０及びラッチＬ６〜Ｌ１０を経由して遅延された後、インバータＧ１１を経由して出力端子ｏｕｔに出力される。すなわち、遅延部１０００は、書込み動作の際にのみ入力されるバンクアドレス信号を２＊ｔＣＫだけ遅延させ、読出し動作の際には遅延部のシフト動作が発生しないので、その分だけ消費電流を減らすことができる。
２５６ＭｂのＤＤＲ−ＳＤＲＡＭの場合、４バンクであるので、図７に示すような回路が４つ必要である。したがって、読出しの際にこれらの回路のシフト動作を遮断すると、その分だけ電流消費を減少させることができる。
ＤＤＲ−ＳＤＲＡＭの機能ブロック線図である。 図１の書き込み動作説明のためのタイミング波形図である。 この発明の第一実施例に係るコラムアドレスカウンタ及びラッチの一部構成を示すブロック線図である。 図３の遅延部の詳細を示す回路図である。 図３の動作説明のためのタイミング波形図である。 この発明の第二実施例に係るコラムアドレスカウンタ及びラッチの構成を示すブロック線図である。 この発明の第三実施例を説明するための回路図である。
符号の説明
８０２、９１４、９１５ … 制御部
８０３、１０００ … 遅延部
８０１ … バイパス部
８０４ … カウンタ

Claims (4)

  1. 書込みの際にバンクアドレス信号とコラムアドレス信号をそれぞれ遅延させるための遅
    延回路を含む半導体メモリ素子であって、
    読出しコマンドの印加時及び書込みコマンドの印加時にイネーブルされる信号と、読出しコマンドの印加時にディスエーブルされ書込みコマンドの印加時にイネーブルされる信号に応じて、前記バンクアドレス信号及び前記コラムアドレス信号が夫々前記遅延回路に供給または遮断されるのを制御する第１の制御部及び第２の制御部を備えてなり、
    前記第１の制御部が、書き込みの際に前記バンクアドレス信号が前記遅延回路に入力されるようにすることで、前記遅延回路の遅延動作を行い、読出しの際に前記バンクアドレス信号が前記遅延回路に入力されることを遮断することにより、前記遅延回路の遅延動作を停止させると共に、
    前記第２の制御部が、書込みの際に前記コラムアドレス信号が前記遅延回路に入力されるようにすることで、前記遅延回路の遅延動作を行い、読出しの際に前記コラムアドレス信号が前記遅延回路に入力されることを遮断することにより、前記遅延回路の遅延動作を停止させることを特徴とする半導体メモリ素子。
  2. 請求項１に記載の半導体メモリ素子において、
    前記第１の制御部及び前記第２の制御部は、ＮＡＮＤゲート素子からなることを特徴とする半導体メモリ素子。
  3. 請求項１に記載の半導体メモリ素子において、
    前記第２の制御部は、前記遅延回路を夫々含む複数のコラムアドレスカウンタ及びラッチに対応する数のＮＡＮＤゲート素子を含むことを特徴とする半導体メモリ素子。
  4. 請求項１に記載の半導体メモリ素子において、
    前記第２の制御部は、一つ備えられていて、その出力によって、多数のコラムアドレスカウンタ及びラッチに構成された多数の前記遅延回路を同時に制御することを特徴とする半導体メモリ素子。
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100753081B1 (ko) * 2005-09-29 2007-08-31 주식회사 하이닉스반도체 내부 어드레스 생성장치를 구비하는 반도체메모리소자
US7716510B2 (en) 2006-12-19 2010-05-11 Micron Technology, Inc. Timing synchronization circuit with loop counter
US7656745B2 (en) 2007-03-15 2010-02-02 Micron Technology, Inc. Circuit, system and method for controlling read latency
KR100868251B1 (ko) * 2007-03-22 2008-11-12 주식회사 하이닉스반도체 반도체 메모리장치
KR100893577B1 (ko) * 2007-06-26 2009-04-17 주식회사 하이닉스반도체 반도체 메모리장치
KR100933694B1 (ko) * 2007-12-26 2009-12-24 주식회사 하이닉스반도체 반도체 메모리장치
US8379459B2 (en) * 2010-07-21 2013-02-19 International Business Machines Corporation Memory system with delay locked loop (DLL) bypass control
US8984320B2 (en) 2011-03-29 2015-03-17 Micron Technology, Inc. Command paths, apparatuses and methods for providing a command to a data block
US8552776B2 (en) 2012-02-01 2013-10-08 Micron Technology, Inc. Apparatuses and methods for altering a forward path delay of a signal path
US9166579B2 (en) 2012-06-01 2015-10-20 Micron Technology, Inc. Methods and apparatuses for shifting data signals to match command signal delay
US9054675B2 (en) 2012-06-22 2015-06-09 Micron Technology, Inc. Apparatuses and methods for adjusting a minimum forward path delay of a signal path
US9001594B2 (en) 2012-07-06 2015-04-07 Micron Technology, Inc. Apparatuses and methods for adjusting a path delay of a command path
US9329623B2 (en) 2012-08-22 2016-05-03 Micron Technology, Inc. Apparatuses, integrated circuits, and methods for synchronizing data signals with a command signal
US8913448B2 (en) * 2012-10-25 2014-12-16 Micron Technology, Inc. Apparatuses and methods for capturing data in a memory
US9508417B2 (en) 2014-02-20 2016-11-29 Micron Technology, Inc. Methods and apparatuses for controlling timing paths and latency based on a loop delay
US9530473B2 (en) 2014-05-22 2016-12-27 Micron Technology, Inc. Apparatuses and methods for timing provision of a command to input circuitry
US9531363B2 (en) 2015-04-28 2016-12-27 Micron Technology, Inc. Methods and apparatuses including command latency control circuit
US9813067B2 (en) 2015-06-10 2017-11-07 Micron Technology, Inc. Clock signal and supply voltage variation tracking
CN105720954A (zh) * 2016-03-17 2016-06-29 成都集思科技有限公司 温补延迟线
US9601170B1 (en) 2016-04-26 2017-03-21 Micron Technology, Inc. Apparatuses and methods for adjusting a delay of a command signal path
US9865317B2 (en) 2016-04-26 2018-01-09 Micron Technology, Inc. Methods and apparatuses including command delay adjustment circuit
CN106128500B (zh) * 2016-07-25 2023-02-24 西安紫光国芯半导体有限公司 一种动态随机存储器的快速译码器及译码方法
US9997220B2 (en) 2016-08-22 2018-06-12 Micron Technology, Inc. Apparatuses and methods for adjusting delay of command signal path
US10224938B2 (en) 2017-07-26 2019-03-05 Micron Technology, Inc. Apparatuses and methods for indirectly detecting phase variations
KR102638793B1 (ko) * 2018-10-01 2024-02-21 에스케이하이닉스 주식회사 반도체장치

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60253315A (ja) * 1984-05-30 1985-12-14 Nec Corp 可変遅延回路
JPS6135011A (ja) * 1984-07-26 1986-02-19 Nec Corp 可変遅延回路
KR0122099B1 (ko) * 1994-03-03 1997-11-26 김광호 라이트레이턴시제어기능을 가진 동기식 반도체메모리장치
CN1137845A (zh) * 1994-09-15 1996-12-11 菲利浦电子有限公司 延迟装置和使用这种延迟装置的传输系统
US5493241A (en) * 1994-11-16 1996-02-20 Cypress Semiconductor, Inc. Memory having a decoder with improved address hold time
JP3824689B2 (ja) * 1995-09-05 2006-09-20 株式会社ルネサステクノロジ 同期型半導体記憶装置
JP2806849B2 (ja) 1995-12-21 1998-09-30 日本電気アイシーマイコンシステム株式会社 メモリアドレス制御装置
US5966724A (en) * 1996-01-11 1999-10-12 Micron Technology, Inc. Synchronous memory device with dual page and burst mode operations
JPH1064257A (ja) * 1996-08-20 1998-03-06 Sony Corp 半導体記憶装置
JPH10275467A (ja) 1997-04-01 1998-10-13 Hitachi Ltd 半導体記憶装置及びデータ処理装置
JP3695902B2 (ja) * 1997-06-24 2005-09-14 富士通株式会社 半導体記憶装置
JPH1196760A (ja) 1997-09-24 1999-04-09 Fujitsu Ltd 半導体記憶装置
JP3188662B2 (ja) 1997-11-07 2001-07-16 松下電器産業株式会社 半導体記憶装置
JP3270831B2 (ja) * 1998-02-03 2002-04-02 富士通株式会社 半導体装置
JP3959211B2 (ja) * 1999-09-22 2007-08-15 株式会社東芝 半導体記憶装置
JP4216415B2 (ja) * 1999-08-31 2009-01-28 株式会社ルネサステクノロジ 半導体装置
KR100326085B1 (ko) * 2000-02-24 2002-03-07 윤종용 반도체 메모리 장치의 자동 프리차지 제어신호 발생회로및 자동 프리차지 제어방법
JP4345204B2 (ja) * 2000-07-04 2009-10-14 エルピーダメモリ株式会社 半導体記憶装置
JP2002184864A (ja) * 2000-10-03 2002-06-28 Mitsubishi Electric Corp 半導体装置
JP4104886B2 (ja) * 2002-03-20 2008-06-18 株式会社ルネサステクノロジ 半導体装置
JP4729861B2 (ja) * 2004-04-02 2011-07-20 株式会社日立製作所 半導体記憶装置

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