CN1137845A - 延迟装置和使用这种延迟装置的传输系统 - Google Patents

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Abstract

在根据已有技术的包括FIFO(4)的延迟装置(2)中，只能够获得等于符号周期的整倍数的延迟值。通过使用移相器(8)来在控制FIFO存储器的写操作的写控制信号和控制FIFO存储器的读操作的读控制信号之间获得任意相移，就能够获得不是符号周期的整数值的延迟值。

Description

延迟装置和使用这种延迟装置 的传输系统
本发明涉及用于延迟数字符号的延迟装置，包括用于在写控制信号的控制下存储所述数字符号和在读控制信号的控制下恢复所述数字符号的存储器。
本发明还涉及使用这种延迟装置的传输系统和用于这种传输系统的副站。
根据上文的延迟装置已在1989年1月23日于日本出版的KOKAI 64-19822公知。
这种延迟装置可在需要将一系列数字符号延迟一定时间的许多应用中被使用。
已有若干种将信号延迟一定时间的方法。一种众所周知的可能的方法是使用由电阻、电容和/或电感构成的模拟全通滤波器。这种延迟装置可能需要使用精确的元件以避免模拟元件不可避免的离散性。此外，很难以构成这种可以容易地进行控制的模拟延迟装置。
为了避免这些问题，上述KOKAI 64-19822的延迟装置采用了在写控制信号的控制下向其写入数字符号和在读控制信号的控制下从中读出数字符号的FIFO存储器(先进先出)。为了获得一定的延迟，通过利用门电路禁止一些脉冲来从写控制信号产生读控制信号。利用(可预置)计数器对被禁止的脉冲的数目进行计数，如果达到了要被禁止的脉冲的个数，写脉冲就被门电路通过。这样就使得读地址和写地址相差被禁止的脉冲个数，造成了数字符号的恢复比它们被写入FIFO存储器晚了所述被禁止的时钟脉冲个数，实现了所需的延迟。
该公知延迟装置的问题是只能够获得等于整数倍符号周期的延迟。其原因在于，要被禁止的脉冲数只能够是整数值。
本发明的目的是提供根据上文的延迟装置，该延迟装置还能够获得非整数倍符号周期的延迟值。
因此，根据本发明的延迟装置的特征在于包括用于在读控制信号和写控制信号之间引入任意相移的移相装置。
通过利用用来在写控制信号和读控制信号之间产生相移的移相装置，就能够获得相应于在写控制信号和读控制信号之间引入的相移的任何延迟值。
本发明的优选实施例的特征在于：移相装置包括用来根据读控制信号和写控制信号之间的相移值给出相位误差信号的鉴相器、用来根据该相位误差信号产生读信号或写信号的受控振荡器、和用一个偏移值来偏移该相位误差信号的装置。
由于给该相位误差信号引入了偏移，由鉴相器和受控振荡器组成的锁相环就力图产生能抵消该偏移值的相位误差信号。这意味着在该锁相环的输入信号和输出信号之间产生了依赖于该偏移值的附加相移。锁相环的使用是一种在写控制信号和读控制信号之间获得(可变)相移的非常简单的方法。IBM技术公报1977年1月19日卷8期3131～3132页上描述了在锁相环中引入偏移来在输入和输出信号之间获得任意的相移值。
本发明另一个实施例的特征在于：移相装置包括用于从写控制信号获得相位比较器的第一输入信号的第一分频器、和用于从读控制信号获得相位比较器的第二输入信号的第二分频器。
第一和第二分频器的使用使相移值的范围大于鉴相器可容忍的相位误差的范围。如果分频器的分频比为N，则相移的范围就增大了N倍。
本发明的延迟装置可被有利地应用于包括经过传输通道耦合到主站的多个副站的传输系统，该传输通道的至少一部分是为若干个副站所公用的，所述各副站包括延迟装置，该延迟装置把要从该各副站发送到主站的数字符号延迟一段可调的时间，以便防止来自不同副站的数字符号互相冲突，所述延迟装置包括用于在写控制信号的控制下存储所述数字符号和在读控制信号的控制下恢复所述数字符号的存储器，还包括用于在读控制信号和写控制信号之间引入任意相移的移相装置。
这种传输系统可用于经过其至少一部分为某些副站所公用的传输通道在若干副站和一主站之间的通信。这种传输通道可以包括光纤、同轴电缆或无线电链路。这种传输系统的应用可以是无源光网络、局域网、卫星通信系统和移动无线电系统。
在使用用于某些副站的公用通道的传输系统中，必须保证同时向主站发送信息的各副站没有产生干扰。防止这种干扰的一种可能就是将若干不同时隙中的一预定时隙分配给这些副站中的每个站。因为这些时隙不重叠，所以主站能够区分来自不同副站的信号。
一般来说，所述各副站距主站的距离各不相同。在移动无线电系统中这些距离甚至是可变的。因这些不同距离的缘故，在这些副站和主站之间的传播延迟可各不相同。这就造成了在非重叠时隙中所发送的信号在到达主站时发生冲突。
为了避免这一问题，测量从各副站至主站的传播延迟，然后改变各副站的传输时刻来防止所述冲突。将延迟装置的延迟值设定为这样的数值，即对于所有副站，所述延迟值和传输延迟值之和都相等。在只能够容许发送信号有少量延迟的系统中，时隙的宽度只是一个或几个符号周期，如果时隙如此窄的话，则只能够容许这样的时隙之间少量的重叠，否则就会完全或部分地丢失时隙中的数据。通过在时隙之间使用保护间隙可以放宽总传输延迟的允许容限，但这将导致可用传输容量使用效率的降低。为了防止时隙间的重叠但又不引入保护间隔，就要求能够以符号周期的几分之一的分辨率对延迟装置进行调整。
已有技术中可用的高比特速率的延迟装置相当昂贵、不可靠、或者甚至根据就没有。本发明的延迟装置满足全部要求，并且结构非常简单。
现在参看附图详细地讨论本发明。
图1是本发明延迟装置的方框图；
图2是图1延迟装置中所用的移相装置8的一实施例；
图3是图1中的FIFO存储器4的第一实施例；
图4是图1中的FIFO存储器4的第二实施例和移相装置8；
图5是图4延迟装置中某些信号的时序图；
图6是其中可应用本发明延迟装置的传输网络；
图7是供图6传输系统所用的副站。
要被延迟的数字符号在图1的延迟装置2中以串行方式被加到FIFO存储器4的输入端上。载有作为输出信号的写控制信号的时钟发生器6的输出端与FIFO存储器4的写控制输入端和移相装置8的输入端连接。载有读控制信号的移相装置8的输出端与FIFO存储器4的读控制输入端连接。移相装置8还有用来接收规定相移值的控制信号的另一输入端。
FIFO存储器4在输入端接收要被延迟的数字符号。这一数据在时钟发生器6产生的时钟脉冲期间内被存储在FIFO存储器4中。时钟发生器6产生的时钟信号的频率等于符号频率。在FIFO存储器的输出端根据移相装置8输出端的读控制信号恢复被存储的符号。按照与被存储的符号写入到FIFO存储器4的顺序相同的顺序恢复被存储的符号。
由于写控制信号和读控制信号之间有任意的相移值，就能够获得包括符号周期的几分之一的延迟值。
在图2的移相装置8中，输入信号被加到第一分频器10的输入端上。分频器10的输出端与相位比较器12的第一输入端连接。相位比较器12的输出端与加法器16的第一输入端连接。偏移信号被加到加法器16的第二输入端上。加法器16的输出端与低通滤波器18的输入端连接。低通滤波器18的输出端与可控振荡器20的控制输入端连接。载有读控制信号的可控振荡器的输出端与第二分频器14的输入端连接。第二分频器14的输出端与相位比较器12的第二输入端连接。
由第一和第二分频器10和14、相位比较器12、加法器16、低通滤波器18和可控振荡器20构成的锁相环将使低通滤波器的输入信号等于零。如果在加法器16的第二输入端无偏移信号输入，则相位比较器输出信号的平均值也等于零。一般来说，这时写控制信号和读控制信号之间的相移为90°。如果在加法器16的第二输入端输入了偏移值，锁相环就将保持加法器16输出信号的平均值等于零。这只有当鉴相器12输出信号的平均值不为零才有可能。这只能够是由写控制信号和读控制信号之间的附加的相移所造成，所述相移依赖于该偏移值。附加相移的可能值由相位比较器12的范围来确定。为了增大附加相移可能值的范围，采用了第一和第二分频器。分频器10和14的采用使附加相移的范围增大了N倍。
在图3的FIFO存储器4的实施中，要被延迟的信号被加到双端RAM22的数据输入端上。可编程计数器24的若干输出端与该双端口RAM22相应的地址输入端连接。写控制信号被加到可编程计数器24的时钟输入端上。计数器24和26包括用于使预定值能在并行装入信号的控制下送入所述计数器24和26的并行输入端。
FIFO存储器4的输出端包括双端RAM22的数据输出端。可编程计数器26的若干输出端与该双端RAM22相应的地址输入端连接。读控制信号被加到可编程计数器26的时钟输入端上。计数器26包括用于使预定值在并行装入的信号的控制下送入所述计数器26的并行输入端。
在图3的FIFO存储器开始工作时，在相应并行装入信号的控制下给计数器24和26装入一数值。延迟值由分别装入计数器24和26中的数值的差值来确定。计数器24和26初始化之后，按照写控制信号的每一脉冲在由计数器24指出的地址处向双端口RAM22写入输入符号。在写操作之后增大计数器24的计数值。按照读控制信号的每一脉冲在由计数器26指出的地址处从双端口RAM22读出输出符号。在读操作之后也增大计数器26的计数值。计数器24和26的内容之差确定了以若干符号周期表示的粗延迟值。所述粗延迟的获得是因为从双端口RAM22中读出输出符号比将所述符号写入该双端口RAM22晚了D个符号周期的缘故。图3的延迟装置的延迟有可能显出一个符号周期的延迟值的不确定性。这一不确定性是由在装入计数器24和26期间读控制信号和写控制信号之间未知的相位关系所造成的。通过在装入计数器24和26期间将读控制信号和写控制信号之间的相位差设定为预定值就能够避免这种不确定性。通过在读控制信号和写控制信号之间引入任意相移，则延迟值就不必等于整数数目的符号周期。
要被延迟的信号在图4的延迟装置中被加到FIFO存储器4的输入端上，该输入端由串-并转换器30的输入端构成。串-并转换器30的N个并行输出端与锁存器31的N个并行输入端连接。锁存器31的N个并行输出端与并-串转换器32的N个并行输入端连接。并-串转换器32的输出端构成FIFO存储器4的输出端和延迟装置2的输出端。
时钟信号CLK被加到移相装置8的输入端上，该输入端由分频器34的时钟输入端构成并且时钟信号CLK也被加到串-并转换器30的时钟输入端上。载有输出信号CLK8的分频器34的第一输出端与锁相环的基准输入端连接。载有输出信号BYTE的分频器24的第二输出端与锁存器31的时钟输入端连接。载有输出信号PCLK的锁相环38的输出端与分频器36的时钟输入端和与并-串转换器32的时钟输入端连接。载有输出信号PCLK8的分频器36的第一输出端与锁相环38的第二输入端连接。载有输出信号PLOAD的分频器36的第二输出端与并-串转换器32的并行装入输入端连接。锁相环38还具有用于接收表示所希望的相移的信号Ф的控制输入端。
图4延迟装置2的操作将参照呈现图4延迟装置中出现的一些信号的图5来予以说明。在图5中假定了N的值等于8。
被加到延迟装置2的时钟信号CLK的频率等于符号周期。这一时钟信号示于图5a。加在串-并转换器的输入端上的符号随时钟信号CLK而被输入到所述串-并转换器并且这些符号在串-并转换器30的输出端上以并行格式被给出。分频器34产生输出信号BYTE，该信号的脉冲宽度等于符号周期而重复周期为N(＝8)个符号周期。在信号BYTE的各下降沿处，在串-并转换器30的输出端上出现的数据被锁存器31接收。这可由图5c看出。在8个后续符号周期期间内，并行数据可在锁存器31的输出端上被给出。
占空因数为50％的信号CLK8(图5d)被加到锁相环38。锁相环38产生一个其频率等于时钟信号CLK的频率但被移相的输出时钟信号PCLK。因存在信号Ф的缘故，输出信号PCLK8相对于时钟信号CLK8被锁相环38移了相。
具有一个符号周期的宽度和N(＝8)个符号周期的重复周期的信号PLOAD被加到并-串转换器32的并行装入输入端。在信号PLOAD的各下降沿处，锁存器31输出端的信号被传送到并-串转换器32。
延迟装置2的延迟值D由信号PLOAD的下降沿和信号BYTE的下降沿的相对位置来确定。通过将信号Ф引入锁相环38来改变信号PLOAD的位置，就能够获得可变的延迟值D。因为信号CLK8和PCLK8之间的相移可以具有在0和8个符号周期之间的任何值，所以所述延迟值不限于整数符号周期。
在图6的传输系统中，主站40经过通道54与若干副站42...52耦合。传输通道54的一部分为某些副站所公用。
传输通道可以是局部环路传输系统的无源光网络、局域网的电缆或用于移动无线电系统的自由空间。如果使用所谓“时分多址”方法，则一些或全部正在起作用的站就必须借助于在预定帧中的相应时隙发送其数据。由于几个副站和主站之间传播延迟的不同，将会出现由所述各副站在正确的时刻发送的信号在它们到达主站时发生冲突的情况。
为了防止这种冲突，给各副站提供延迟装置来对它们的发送信号进行延迟，使得所述这些信号从几个副站到达主站时不发生冲突。如果时隙的大小只有一个或几个符号周期，以便限制传输系统中的信号延迟，且如果因效率的缘故不使用保护间隔，那么就要求能够对信号进行非整数个数符号周期的延迟。为此，本发明的延迟装置提供了简单和有效的解决方案。
在图7的主站中，传输通道可以与双工器60的输入端/输出端耦合。双工器60的输出端连到接收机62的输入端。该接收机的输出端连到译码器64的输入端。译码器64的输出端连到帧分解器(frame disassembler)66的输入端。在第一输出端可得出代表有用数据的信号。
要发送的数据被加到延迟装置2的输入端上。载有代表所需延迟值的信号的分解器66的第二输出信号被耦合到延迟装置2的第二输入端。该延迟装置的输出端连到编码器70的输入端。编码器70的输出端连到发射器72的输入端。发射器72的输出端连到天线共用器60的输入端。
传输通道的信号由双工器60被加到接收机62上。接收机62对接收信号进行处理，在其输出端输出代表输出符号的基带信号。接收机62的工作可包括解调、均衡，定时恢复和检波。接收机62的输出符号被译码器64译码。为了防止错误或为保密起见可对接收信号进行编码。在分解器中把包含符号的帧分解为有用数据和控制数据。该有用数据可在副站的输出端给出。一部分控制信号确定在相应于所述第二信号的时隙中被发送的数据的所需延迟。要被副站发送的信号被延迟所需的数值并被加到编码器70以进行编码。编码信号被变换为适合于由发射机72经过传输通道进行传输的信号。这一变换可包括调制和放大到所需的信号电平。双工器60将发射机72的输出信号加到传输通道并防止要发送的信号的串音干扰到接收机62的输入端。
被加到延迟装置2的控制输入端的延迟值可包括代表该延迟值的整数个数符号周期的整数部分和代表该延迟值的几分之一符号周期的分数部分。图3的延迟装置适合于具有这种控制信号的应用。整数部分确定在初始化时装入计数器的数值之间的差，小数部分确定相移值。

Claims (9)

1.一种用于延迟数字符号的延迟装置，包括用于在写控制信号的控制下存储所述数字符号和在读控制信号的控制下恢复所述数字符号的存储器，其特征在于：包括用于在读控制信号和写控制信号之间引入任意相移的移相装置。
2.权利要求1的延迟装置，其特征在于：移相装置包括用于根据读控制信号和写控制信号之间的相移值给出相位误差信号的鉴相器、用来根据该相位误差信号产生读信号或写信号的受控振荡器以及用一个偏移值来偏移该相位误差信号的装置。
3.权利要求2的延迟装置，其特征在于：移相装置包括用于从写控制信号获得相位比较器的第一输入信号的第一分频器和用于从读控制信号获得相位比较器的第二输入信号的第二分频器。
4.一种包括经过传输通道耦合到主站的多个副站的传输系统，该传输通道的至少一部分是为若干副站所公用的，所述各副站包括延迟装置，该延迟装置把要从该各副站发送到主站的数字符号延迟一段可调的时间，以便防止来自不同副站的数字符号的互相冲突，所述延迟装置包括用于在写控制信号的控制下存储所述数字符号和在读控制信号的控制下恢复所述数字符号的存储器，还包括用于在读控制信号和写控制信号之间引入任意相移的移相装置。
5.权利要求4的传输系统，其特征在于：移相装置包括用于根据读控制信号和写控制信号之间的相移值给出相位误差信号的鉴相器、用来根据该相位误差信号产生读信号或写信号的受控振荡器以及用偏移值偏移该相位误差信号的装置。
6.权利要求5的传输系统，其特征在于：移相装置包括用于从写控制信号获得相位比较器的第一输入信号的第一分频器和用于从读控制信号获得相位比较器的第二输入信号的第二分频器。
7.一种多址传输系统的副站，所述副站包括延迟装置，该延迟装置把要从该副站发送到主站的数字符号延迟一段可调的时间，以便防止来自不同副站的数字符号的互相冲突，所述延迟装置包括用于在写控制信号的控制下存储所述数字符号和在读控制信号的控制下恢复所述数字符号的存储器，还包括用于在读控制信号和写控制信号之间引入任意相移的移相装置。
8.权利要求7的副站，其特征在于：移相装置包括用于根据读控制信号和写控制信号之间的相移值给出相位误差信号的鉴相器、用来根据该相位误差信号产生读信号或写信号的受控振荡器以及用偏移值偏移该相位误差信号的装置。
9.权利要求8的副站，其特征在于：移相装置包括用于从写控制信号获得相位比较器的第一输入信号的第一分频器和用于从读控制信号获得相位比较器的第二输入信号的第二分频器。
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