TWI289860B - Semiconductor memory device - Google Patents

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TWI289860B
TWI289860B TW094119504A TW94119504A TWI289860B TW I289860 B TWI289860 B TW I289860B TW 094119504 A TW094119504 A TW 094119504A TW 94119504 A TW94119504 A TW 94119504A TW I289860 B TWI289860 B TW I289860B
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Description

J289860 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種可以減少在讀取操作 之半導體記憶體元件，尤其是可以減少在讀 耗在行位址計數器和閂的電流之半導體記憶 【先前技術】 第1圖爲先前技術之DDR SDRAM的結 控制邏輯1 0包含指令解碼器20和模式 脈致能訊號CKEn、時脈訊號CK、時脈反丰| 片選擇訊號/CSn、寫入致能訊號/WE、行位址 、及列位址閃控訊號/RAS都被輸入到控制邏 方塊選擇位址B A 0、B A 1和位址A 0到A 1 3， 存器4 0輸入到控制邏輯1 〇。指令解碼器2 0 、產生讀取、寫入和預充電指令等等。模式| 輸入位址，產生 CAS潛伏値和突發長度値 value)。列位址多工器60根據輸入位址產生 也根據輸出自再新計數器5 0的位址產生列β 記憶庫列位址閂與解碼器90輸出記憶庫 以選擇記憶庫，而且藉由記憶庫控制邏輯7 0 器1 3 0係根據輸入位址產生列位址。若行位 8 0接收到位址，則會產生許多用於突 operatioη)之行位址，而且將所產生的行位址 器1 3 0。行位址計數器與閂8 〇也會產生可以 時的電流消耗 取操作時，消 體元件。 構功能方塊圖 暫存器3 0。時 目訊號/CK、晶 閃控訊號/CAS 輯1 0。此外， 也經由位址暫 根據輸入訊號 要存器3 0根據 :(burst length 列位址，而且 :址。 [選擇訊號，用 控制。行解碼 址計數器與閂 發操作（burst 提供到行解碼. 將記憶庫分割 -5- 1289860 爲偶數區和奇數區之訊號C ο 1 0。記憶庫陣列1 〇 〇係由許多 記億庫所構成的。記憶庫係根據記億庫選擇訊號選取。每 一個記憶庫都是由許多可以根據列位址和行位址選取之細 胞所組成的。I/O閘控DM遮罩邏輯120可以控制資料輸入 到記憶庫。資料寫入係根據資料遮罩訊號控制。 記憶庫的資料在感測放大器1 1 〇放大，然後經由I/O 閘控DM遮罩邏輯120，被閂在讀取閂140。被閂在讀取閂 140的資料，根據多工器150的操作，轉移到驅動器170 。該資料會與來自DQS產生器180的DQS資料同步，然後 輸出到外部晶片組。 來自外部晶片組的資料，與外部的DQS資料同步輸入 到接收器200。來自接收器200的資料被儲存在輸入暫存 器210中，並且輸入到寫入FIFO與驅動器190。根據遮罩 訊號，來自寫入FIFO與驅動器190的資料，經由I/O閘控
D Μ遮罩邏輯1 2 0和感測放大器1 1 〇，寫入到對應的細胞。 另一方面，時脈CLK經由延遲鎖相迴路（DLL) 160應用到驅 動器1 70。 因爲上述所建構的DDR SDRAM在讀取和寫入操作時 會有發生操作，所以需要行位址計數器。行位址計數器係 根據感測放大器讀取或寫入資料時的時序操作。換言之， 在讀取操作時，行位址計數器係在應用讀取指令之時脈操 作。在寫入操作時，其係在應用寫入指令後的2 xtCK之後 才操作。如第2圖所示’這是因爲ixtCK需要對準內部資 料。在DDR SDRAM中，寫入資料係晚於寫入指令。如第 -6- 1289860 2圖所示，其也要求被閂在DQS升緣的資料要對準DQS的 降緣。換言之，資料D 0被閂在D Q S的第一升緣，而當資 料D1被閂在DQS的第一降緣時，資料D0就被對準。在類 似的方法下，資料D2被閂在DQS的第二升緣，而當資料 D3被閂在DQS的第二降緣時，資料D2就被對準。因此， 資料可以被寫入感測放大器的最快時間點就是寫入之後的 2 xtCK。因此，在寫入操作時，所有的寫入指令，記億庫位 址和行位址，都必須延遲多達2 xtCK。在行位址計數器與 閂8 0中，有提供用以延遲之電路。在習知技術中，即使在 讀取操作時，該延遲電路也有被驅動。因此，會消耗許多 電力。 【發明內容】 因此，本發明係考慮到上述之問題，而且本發明之目 的係要提供一種半導體記憶體元件，其可以減少在讀取操 作時，行位址計數器的電流消耗。 爲了達成上述之目的，根據本發明，本發明提供一種 半導體記憶體元件，其中包含延遲電路，用以在寫入操作 時，延遲記憶庫位址和行位址，其中還包含控制器，用以 在讀取操作時，使延遲電路的操作失能。 【實施方式】 現在，將參考附圖，詳細說明根據本發明之較佳實施 例。 第3圖爲根據本發明實施例之行位址計數器與閂的方 塊圖。 -7- 1289860 在讀取操作時，控制訊號casp6_rd被致能，因此行位 址Y-add可以經由旁路單元801提供到計數器804。控制 器8 02根據在寫入和讀取操作時被致能的訊號casp6,和在 寫入操作時被致能，但在讀取操作時失能之訊號WT 6 RD 5 Z ，產生一個控制訊號。行位址Y-add可以根據控制器802 的輸出訊號提供到延遲單元8 0 3或方塊電路。延遲單元8 0 3 將接收的行位址Y-add延遲2xtCK，然後再將延遲的行位 址提供到計數器8 04。 換言之，在本實施例中，延遲單元8 0 3在讀取操作時 並沒有被驅動，而是只有在寫入操作時被驅動。 第4圖爲示於第3圖之控制器和延遲單元的細部電路 圖。現在將參考第5圖，詳細說明控制器和延遲單元的各 個操作。 控制器802包含NAND閘G1。NAND閘G1接收根據 示於第5圖之寫入指令WRITE或讀取指令READ致能之訊 號CASP6，及根據寫入指令致能，而根據讀取指令失能之 訊號 WT6RD5Z，當作輸入。若這兩個訊號 CASP6和 WT6RD5Z都在邏輯高準位狀態，則NAND閘G1的輸出會 變爲邏輯低準位狀態。若NAND閘G1的輸出變爲邏輯低 準位狀態，則反相器G2的輸出會變爲邏輯高準位狀態，因 此傳輸閘T 1會導通。因此，接收的行位址會經由傳輸閘 T1提供到閂L1。另一方面，傳輸閘T2到T5係根據在時 脈CLK的升緣被致能之訊號clkP4,和藉由反相器G3反相 之訊號導通。經由傳輸閘T1的行位址，藉由閂L1到L 5 ⑧ 1289860 和反相器G4，輸出到輸出端。換言之，延遲單元8 03只有 在寫入操作時才會將輸入行位址延遲長達2xtCK，但是在 讀取操作時，則沒有執行移位操作。結果，可以顯著減少 電流消耗。 一般而言，記憶體元件，如DDR SDRAM，係由許多 行位址計數器和閂所構成的。此時，上述所建構的控制器 係要被安裝在各方塊電路中。 第6圖爲根據本發明另一實施例之行位址計數器與閂 _的方塊圖。 例如，在2 5 6M DDR SDRAM的案例中，行位址計數器 與閂的數量爲1 3。因此，在讀取操作時，在每一個行位址 計數器與閂中的1 3個延遲單元未必全部都在操作。爲了解 決這個問題，在第4圖的實施例中，每一個行位址計數器 _ 與閂都額外安裝控制器。但是，在第6圖的實施例中，只 使用一個控制器控制1 3個行位址計數器與閂方塊電路。 ^ 如第6圖所示，1 3個行位址計數器與閂90 1到9 1 3， 係根據控制器914的輸出casp6_dly控制。控制器914係 由NAND閘G5和反相器G6所組成，而且接收根據示於第 5圖之寫入指令 WRITE或讀取指令READ致能之訊號 CASP6，及根據寫入指令致能，而根據讀取指令失能之訊 號WT6RD5Z，當作輸入。若這兩個訊號CASP6和WT6RD5Z 都在邏輯高準位狀態，則NAND閘G5的輸出會變爲邏輯 低準位狀態。若NAND閘G5的輸出變爲邏輯低準位狀態 ，則反相器G6的輸出casp_dly會變爲邏輯高準位狀態。 1289860 反相器G6的輸出Casp_dly會被提供到行位址計數器與閂 90 1到903。因此，被包含在每一個行位址計數器與閂90 ϊ 到903當中，且在讀取操作時延遲行位址長達2xtCK之延 遲單元，其移位操作會被凍結。因此可以減少電流消耗到 極致。 第7圖爲用以說明本發明另一實施例的電路圖。 在DDR SDRAM的案例中，在寫入操作時，記憶庫列 位址和行位址必須延遲長達2 X t C K。但是，在和行位址計 數器與閂方塊電路相同的方式方面，若用以在讀取操作時 延遲記憶庫位置之延遲單元的移位操作被凍結，則可以節 省電流消耗。 控制器915係由NAND閘G7所組成，而且接收根據 示於第5圖之寫入指令WRITE或讀取指令READ致能之訊 號CASP6，及根據寫入指令致能，而根據讀取指令失能之 訊號WT6RD5Z，當作輸入。若這兩個訊號CASP6和WT6RD5Z &都在邏輯高準位狀態，則NAND閘G7的輸出會變爲邏輯 低準位狀態。若NAND閘G7的輸出變爲邏輯低準位狀態 ，則反相器G 1 0的輸出會變成邏輯高準位狀態，因此傳輸 閘T6會導通。另一方面，傳輸閘T7到T 1 0係根據在時脈 CLK的升緣被致能之訊號Clkp4，和藉由反相器G8反相之 訊號clkpl4z導通。因此，被閂住的記憶庫位址eat_bk經 由傳輸閘T6到T 1 0和閂L6到L 1 0延遲，然後藉由反相器 G11輸出到輸出端。換言之，延遲單元1000只有在寫入操 作時才會將輸入的記憶庫位址延遲長達2 X Tck，但是在讀 -10- 1289860 取操作時，則沒有執行移位操作。因此’可以節省電流消 耗。 因爲2 5 6Mb DDR SDRAM有4個記憶庫，所以需要4 個如第7圖所示之電路。因此，若在讀取操作時，這些電 路的移位操作都被凍結，則可以節省電流消耗到極致。 如上所述，根據本發明，可以減少在讀取操作時不必 要的電流消耗。因此，本發明具有可以使DDR SDRAM以 低電力操作之優點。 雖然本發明已參考實施例詳細說明如上，但是那些熟 悉本項普通技術之人士所做之各種不同的變化例和修正例 ，明顯將不脫離本發明及所附之申請專利範圍的精神和範 圍。 【圖式簡單說明】 第1圖爲先前技術之DDR SDRAM的結構功能方塊圖 第2圖爲第1圖的寫入時序圖； 第3圖爲根據本發明實施例之行位址計數器與閂的方 塊圖； 第4圖爲示於第3圖之延遲單元的細部電路圖； 第5圖爲用以說明第3圖的操作的時序圖； 第6圖爲根據本發明另一實施例之行位址計數器與閃 的方塊圖；及 第7圖爲用以說明本發明另一實施例的電路圖。 1289860 【主要元件符號說明】 80 行 位 址 計數器與閂 80 1 旁 路 單 元 802 控 制 器 803 延 遲 單 元 804 計 數 器

Claims (1)

  1. i. i.
    1289860 第94 1 1 95 04號「半導體記憶體元件」專利案 (2007年2月修正） 十、申請專利範圍: 1 · 一種半導體記憶體元件，含有用以在寫入操作時， 延遲記憶庫位址和行位址的延遲電路， 該半導體記憶體元件包含： 在讀取操作時，用以使延遲電路的操作失能之 控制器。
    2.如申請專利範圍第1項之半導體記憶體元件，其中 控制器係根據施加讀取和寫入指令時致能之訊號、 及在寫入操作時致能之訊號來進行操作。 3 ·如申請專利範圍第1項之半導體記憶體元件，其中 控制器包含NAND閘構件。 4.如申請專利範圍第1項之半導體記憶體元件，其中 控制器的數量係和含有用以延遲行位址的延遲電路 之行位址計數器與閂的數量相同。 5 .如申請專利範圍第1項之半導體記憶體元件，其中 控制器的數量爲1，且位在許多行位址計數器與閂 之中的複數個延遲電路係根據控制器的輸出而同時 被控制。 6,—種記憶體元件，包含： 至少一個延遲電路，用以在寫入操作時延遲記 憶庫位址和行位址；及 控制器，用以在讀取操作時，使延遲電路的操 1289860 作失能。 7 ·如申請專利範圍第6項之元件，其中控制器係根據 施加讀取和寫入指令時致能之訊號、及在寫入操作 時致能之訊號來進行操作。 8 ·如申請專利範圍第6項之元件，其中控制器包含 NAND閘構件。
    9.如申請專利範圍第6項之元件，其中控制器的數量 係和含有用以延遲行位址的延遲電路之行位址計數 器與閂的數量相同。 10.如申請專利範圍第6項之元件，其中控制器的數量 爲1，且位在許多行位址計數器與閂之中的複數個 延遲電路係根據控制器的輸出而同時被控制。 1 1. 一種半導體記憶體元件，包含許多用以在寫入操作 時延遲記憶庫位址和行位址之延遲電路， 該半導體記憶體元件包含： 在讀取操作時，用以使延遲電路的操作失能之 控制器； 其中位在許多行位址計數器與閂之中的複數個 延遲電路係根據控制器的輸出而同時被控制。 1 2.如申請專利範圍第1 1項之半導體記憶體元件，其中 控制器係根據施加讀取和寫入指令時致能之訊號、 及在寫入操作時致能之訊號來進行操作。 1 3.如申請專利範圍第1 1項之半導體記憶體元件，其中 控制器包含NAND閘構件。 -2- 1289860 i 4 ·如申請專利範圍第1 1項之半導體記憶體元件，其中 控制器的數量係和含有用以延遲行位址的延遲電路 之行位址計數器與閂的數量相同。 15. —種半導體元件，包含： 記憶體元件，包含： 至少一個延遲電路，用以在寫入操作時延遲記 憶庫位址和行位址；及
    控制器，用以在讀取操作時，使延遲電路的操 作失能。 i 6.如申請專利範圍第丨5項之元件，其中控制器係根據 施加讀取和寫入指令時致能之訊號、及在寫入操作 時致能之訊號來進行操作。 i 7 .如申請專利範圍第1 5項之元件，其中控制器包含 NAND閘構件。 1 8.如申請專利範圍第1 5項之元件，其中控制器的數量 係和含有用以延遲行位址的延遲電路之行位址計數 器與閂的數量相同。 i 9.如申請專利範圍第1 5項之元件，其中控制器的數量 爲1，且位在許多行位址計數器與閂之中的複數個 延遲電路係根據控制器的輸出而同時被控制。 -3-
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