JP5101123B2

JP5101123B2 - 半導体メモリ装置のバースト読み出し回路及びバーストデータ出力方法

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Description

本発明は半導体メモリ装置に係わり、より詳細には連続的なバースト読み出しモードを支援するフラッシュメモリ装置に関する。

一般的に、フラッシュメモリ装置（ＦｌａｓｈＭｅｍｏｒｙＤｅｖｉｃｅ）は電気的にプログラム及び消去動作が可能な揮発性半導体メモリ装置である。最近ではモバイル機器の大容量格納装置やコードメモリ（ＣｏｄｅｄＭｅｍｏｒｙ）などの機器において高容量あるいは高速特性に対してフラッシュメモリの需要が益々高まっている。フラッシュメモリ装置はＮＡＮＤ型（ＮＡＮＤｔｙｐｅ）フラッシュメモリとＮＯＲ型（ＮＯＲｔｙｐｅ）フラッシュメモリに分けることができる。このうちのＮＯＲ型フラッシュメモリ装置のセルアレイは１つのビットラインに複数のメモリセルが並列に配列されている構造を有する。一方、ＮＡＮＤ型フラッシュメモリは１つのビットラインに複数個のメモリセルが直列に配列されている構造を有する。ＮＯＲ型フラッシュメモリ半導体装置はＮＡＮＤ型フラッシュメモリと比べて、プログラム及び読み出し動作においてけたはずれに速い速度を有するため、速い速度特性を要する多様な分野において利用されている。

読み出し動作はランダムアクセス動作と類似の方式で実行される。外部システムは読み出そうとするデータが位置するメモリセルアレイ上の特定アドレスを入力して読み出し命令を入力する。以後に出力イネーブル信号ｎＯＥを活性化させれば、システムから提供したクロック信号に同期されて入力されたアドレスに対応するデータが出力される。しかし、ＮＯＲフラッシュメモリ装置はバースト読み出しモード（ＢｕｒｓｔＲｅａｄＭｏｄｅ）を支援する。バースト読み出しモード（ＢｕｒｓｔＲｅａｄＭｏｄｅ）は速い読み出し動作を支援するのに適している。バースト読み出しモードにおいては一回のアドレス及び命令語の入力によって入出力単位（Ｉ／Ｏ構成：例えば×１６構造）より大きいデータがクロック信号に同期されて指定されるバースト長さ（ＢｕｒｓｔＬｅｎｇｔｈ：以下ではＢＬ）に該当するクロック数だけ出力される。特にバースト読み出しモードでは特定ワードラインに連結されたメモリセルが全て選択されて順に感知（ｓｅｎｓｅ）されて出力されることができる。または、複数のワードラインが選択される場合、これに連結されたすべてのセルのデータが順に感知されて外部に連続して出力されることができる。このようなバースト読み出し動作のためにメモリ装置はセルアレイのスタートアドレス（ＳｔａｒｔＡｄｄｒｅｓｓ）が入力される。その後には内部からカウントアップ（Ｃｏｕｎｔｕｐ）方式でバーストアドレス（ＢｕｒｓｔＡｄｄｒｅｓｓ）を生成して連続的に読み出し回路に供給するようになる。したがって、このモードにおいてシステムは一回のみアドレスを提供すれば良い。

バースト読み出しモードを支援するためにはセクタ当たり連続的に出力しようとするワード（１Ｗｏｒｄ＝１６ｂｉｔ）の数に該当する感知増幅器グループが必要である。上述の感知増幅器グループ及びセルアレイのビットラインを選択する列ゲート回路の動作特性のため、バースト読み出しモードのスタートアドレスグループ（ＳｔａｒｔＡｄｄｒｅｓｓＧｒｏｕｐ）が指定される。スタートアドレスグループは１つのセクタ当たり４ワードに該当する感知増幅器を具備するメモリの場合、四つに分類されることができる。例えば、スタートアドレスグループは４Ｎ、４Ｎ＋１、４Ｎ＋２、４Ｎ＋３に区分することができる。スタートアドレスグループ（ＳｔａｒｔＡｄｄｒｅｓｓＧｒｏｕｐ）は最初出力される４ワードデータのうちの有効なワード数に対する情報を含む。連続的にセルのデータを感知して出力しなければならないバースト読み出しモードにおいて、スタートアドレスが選択されたワードラインの最終端に位置する場合、新たなワードラインを選択してアクセスするための時間が必要になる。したがって最初に出力される４ワードのデータには、指定されたアドレスに対応する有効データが含まれるだけでなく、次のワードラインへアクセスするときの余分の時間の間における持続的なデータ出力のための無効データまでもが含まれる。ワードバウンダリ（ＷｏｒｄＢｏｕｎｄａｒｙ）は最初出力される４ワードのうちの無効データに該当する区間を意味する。そしてメモリ装置は最初出力される４個のワードに含まれる無効データであるワードバウンダリ（ＷｏｒｄＢｏｕｎｄａｒｙ）に対してシステムに無効データであることをレディーピンＲＤＹｐｉｎを通じて知らせる。一般的にレディーピンＲＤＹｐｉｎの出力であるレディー信号ＲＤＹはバースト読み出しモードが開始されて最初読み出し（ＩｎｉｔｉａｌＲｅａｄ）区間においてロー（Ｌｏｗ）レベルに遷移される。そして最初バースト長さに該当するワード（例えば、４ワード）で有効データが出力される区間でハイ（Ｈｉｇｈ）レベルに出力されるが、ワードバウンダリに該当するデータの出力の時に再びローレベルに遷移してシステムに無効データであることを知らせる。二番目のバースト長さＢＬデータの出力からはレディー信号ＲＤＹがハイレベルに遷移してバースト読み出し動作が終了するまで維持される。

図１は上述の一般的なメモリ装置のバースト読み出し動作で発生するワードバウンダリとレディー信号ＲＤＹのレベルを説明するタイミング図である。図１を参照すると、バーストスタートアドレスＡ０が４Ｎ＋１のスタートアドレスグループ（ＳｔａｒｔＡｄｄｒｅｓｓＧｒｏｕｐ）で与えられた時、最初出力される４ワードで存在するワードバウンダリ（ＷｏｒｄＢｏｕｎｄａｒｙ）を指示するレディー信号ＲＤＹを示す。

アドレス有効信号ｎＡＶＤがローレベルの状態でクロック信号ＣＬＫの上昇エッジと同期されれば、メモリ装置はバースト読み出しモードに突入する。この時の入力アドレスＡ０をバーストスタートアドレスにして外部クロックに同期されて連続的なバースト読み出し動作が進行する。バーストスタートアドレスＡ０が指示するセルへのアクセスが行うイニシャルリード（ＩｎｉｔｉａｌＲｅａｄ）区間の以後、持続的にデータが出力されるであろう。イニシャルリード（ＩｎｉｔｉａｌＲｅａｄ）区間はアドレス有効信号ｎＡＶＤのローレベル及びクロック信号CLKの上昇エッジの以後に最初データが出力されるまでの時点を意味する。したがって、イニシャルリード区間の間はレディー信号ＲＤＹがＴ１時間の間、ローレベルに維持されてデータが無効であることをシステムに知らせる。その後には、持続的にデータの感知と出力が行ってバースト読み出し動作が実施される。しかし、イニシャルリードによって最初に感知増幅器で感知されてラッチ手段にラッチされる４ワードのデータ（ＢＬ＝４という前題の下において）はスタートアドレスの分類が４Ｎ＋１であるため、有効ワードは３個に該当する。連続的に出力される最初４個のワードのうちで有効ワードは初めての３個のワード１＿２、１＿３、１＿４に該当することを意味する。イニシャルリードによって出力されるワードのうちで最後に出力される１個のワード１＿４はダミーデータ（ＤｕｍｍｙＤａｔａ）である。従って、メモリ装置は最初出力される４個のワードのうちで最後のワードが出力される一クロック周期Ｔ２の間、レディー信号ＲＤＹをローレベルに遷移してシステムに無効データであることを知らせる。上述のように、１つのバースト読み出しモードではイニシャルリード区間Ｔ１とワードバウンダリ区間Ｔ２の無効データであることをシステムに知らせるための２回のレディー信号ＲＤＹのローレベル区間が存在する。システムの場合では、バースト読み出しモードへの突入の時ごとに、レディー信号ＲＤＹによってワードバウンダリをチェックしなければならないため、レディー信号ＲＤＹの二番目のロー区間Ｔ２を必ず感知すべきである。システムはレディー信号ＲＤＹの二番目のローレベル区間Ｔ２の長さと位置を感知してはじめて出力されるバーストデータを誤りなしに伝達を受けることができる。したがってバースト読み出しモードでは二回のレディー信号ＲＤＹのローレベルを感知しなければならないシステムとしては二回のレディー信号ＲＤＹによる割込み設定のためのソフトウエアまたはハードウエア的な損傷を有するようになる。

本発明は上述の問題点を解決するためのものとして、本発明の目的はシステムのインタラプトロードを減らすことができる半導体メモリ装置を提供することにある。

前記目的を達成するための本発明のバースト読み出し動作を実行する半導体メモリ装置は、メモリセルアレイと、前記メモリセルアレイに格納されたデータを順次に感知増幅する感知増幅器グループと、前記感知増幅器グループの感知データをラッチし、ダンプ信号に応答して前記感知データを出力するラッチ回路と、バーストスタートアドレスから前記感知データに含まれる無効データの長さを検出し、前記感知データのうちの有効データのみが順次に出力されるように前記検出結果によって前記ダンプ信号の発生時点を制御するバーストモード制御部とを含む。

望ましい実施形態において、前記バースト読み出し動作は指定されるバースト長さのデータが少なくとも１回出力される連続的バースト読み出し動作を含む。

望ましい実施形態において、前記ラッチ回路は、前記感知データをラッチする第１ラッチと、前記第１ラッチの前記感知データをラッチし、前記ダンプ信号に応答して前記感知データを出力する第２ラッチとを含む。

望ましい実施形態において、前記感知データは前記バースト読み出し動作で最初に感知されてラッチされるバースト長さ単位のデータである。

望ましい実施形態において、前記感知データは前記有効データと前記無効データとを含む。

望ましい実施形態において、前記無効データはワードバウンダリに該当する。

望ましい実施形態において、前記第２ラッチは前記ダンプ信号に応答して前記無効データのバースト長さだけ遅延して前記有効データを順次に出力する。

望ましい実施形態において、前記バーストモード制御部は、前記バーストスタートアドレスから前記無効データのバースト長さを感知するアドレス識別回路と、前記無効データのバースト長さを参照して前記ダンプ信号の出力時点を制御するバースト読み出し制御回路と、前記バースト読み出し制御回路の制御に応答してレディー信号を発生するレディー信号発生器とを含む。

望ましい実施形態において、前記バースト読み出し制御回路は前記有効データの出力時まで前記レディー信号をディセーブル状態に維持するように前記レディー信号発生器を制御する。

望ましい実施形態において、前記メモリセルアレイはＮＯＲ型セルアレイであることを特徴とする。

上述の目的を達成するための本発明の他の特徴によれば、バースト読み出し動作を実行する本発明の半導体メモリ装置は、メモリセルアレイと、前記メモリセルアレイに格納されたデータを順次に感知し増幅する感知増幅器グループと、前記感知増幅器グループの感知データをラッチし、ダンプ信号に応答して前記感知データを出力するラッチ回路と、バーストスタートアドレスから前記感知データに含まれる無効データの長さを検出し、前記感知データのうちの有効データのみが順次に出力されるように前記検出結果によって前記ダンプ信号の発生時点を制御し、前記有効データの出力時までレディー信号をディセーブル状態に維持するバーストモード制御部とを含む。

望ましい実施形態において、前記感知データは有効データと前記無効データとを含む。

望ましい実施形態において、前記バーストモード制御部は、前記バーストスタートアドレスから前記無効データのバースト長さを感知するアドレス識別回路と、前記無効データのバースト長さを参照して前記ダンプ信号及び前記レディー信号の出力時点を制御するバースト読み出し制御回路と、前記レディー信号を発生するレディー信号発生器とを含む。

上述の目的を達成するための本発明のまた他の特徴によれば、本発明の半導体メモリ装置のバーストデータの出力方法は、バーストスタートアドレスから最初出力されるバースト長さデータに含まれる無効データの長さを検出する段階と、メモリセルアレイから格納されたデータを感知する段階と、前記感知段階による感知データをラッチ回路に格納するラッチ段階と、前記無効データの長さを参照して前記感知データのうちの有効データだけが順次に出力されるように前記ラッチ回路を制御する出力段階とを含む。

望ましい実施形態において、前記有効データの出力の時までレディー信号をディセーブル状態に維持する。

望ましい実施形態において、前記ラッチ回路は第１ラッチ及び第２ラッチを含む。

望ましい実施形態において、前記ラッチ段階は、前記感知データをラッチする第１ラッチ段階と、前記第１ラッチ段階によってラッチされた前記感知データを繰り返しラッチする第２ラッチ段階とを含む。

望ましい実施形態において、前記出力段階では前記第２ラッチに格納された有効データの出力時点を制御する。

上述のように、本発明による半導体メモリ装置は追加的なラッチ構成を含んでバースト読み出し動作の時にレディー信号ＲＤＹのローレベル区間を１回に制限することができるため、システムのインタラプトロードを減少させることができる。

以上の本発明によれば、バースト読み出しモードにおいてワードバウンダリの発生によるレディー信号ＲＤＹのディセーブル区間をバーストモード当たり１回に限定することができるため、システムのインタラプトロード（ＩｎｔｅｒｒｕｐｔＬｏａｄ）を軽減することができる。

以下では、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施することができるほどに詳細に説明するために、本発明の最も望ましい実施形態を添付の図面を参照して説明する。

図２は本発明の望ましい実施形態によるフラッシュメモリ装置を示すブロック図である。図２を参照すると、本発明のメモリ装置はバーストスタートアドレスから感知されたスタートアドレスグループ情報ＡＧ＿Ｄａｔａを参照して最初ラッチされるバーストデータのうちの有効データのみを出力することができる。また、レディー信号ＲＤＹのディセーブル区間を上述の有効データが出力される時点まで維持してバーストモード当たり１回のディセーブル区間を有するメモリ装置を提供することができる。

セルアレイ１００は複数のＮＯＲ型フラッシュメモリセルを含む。ＮＯＲ型フラッシュメモリのセルアレイは一般的に１つのビットラインに複数のメモリセルが並列に配列される構造を有する。読み出し動作の時にはワードラインに読み出し電圧（Ｖｒｅａｄ：略５Ｖ）が印加され、ビットラインには略１Ｖの程度のバイアス電圧が印加される。データが格納されるプログラム状態によって、選択されたセルはオンセルまたはオフセルと判定される。これはビットラインに流れる電流の大きさによって感知される。ビットラインによるデータの感知は後述の感知増幅器１２０によって実行される。

Ｙ選択回路１１０は読み出し動作の時にはアドレスに応答してビットラインを感知増幅器１２０に連結する。バースト読み出し動作の時、バーストアドレスは外部から入力されるバーストスタートアドレスを参照して内部的にカウントアップ（Ｃｏｕｎｔ−ｕｐ）されて持続的に生成される。Ｙ選択回路１１０はバーストアドレス（ＢｕｒｓｔＡｄｄｒｅｓｓ）に応答して順次にビットラインを選択する。Ｙ選択回路１１０は行アドレスによって選択されたワードラインに含まれるすべてのセルの格納データが持続的に感知増幅器１２０で感知されるようにビットラインを選択する。

感知増幅器１２０は上述のバーストアドレスに応答して連結されるビットラインの信号を感知してオンセルであるかまたはオフセルであるかを判断する。またはマルチレベルセルＭＬＣの場合、プログラム状態による閾値電圧（ＴｈｒｅｓｈｏｌｄＶｏｌｔａｇｅ）の位置に対応する信号を感知するようになるであろう。本発明の実施形態はセルアレイ１００のセクタ当たり４ワードに該当する数の感知増幅器１２０が具備されて同時の読み出し動作を支援することができるＮＯＲ型フラッシュメモリ装置について説明することにする。セルアレイ１００のセクタ当たり具備される感知増幅器１２０の数にしたがってバースト長さ（ＢｕｒｓｔＬｅｎｇｔｈ）を含むバースト読み出し動作の設定が決まる。感知増幅器１２０によって感知されたセルの感知信号はデュアルラッチ１３０によってデータに格納される。

デュアルラッチ１３０は本発明のレディー信号ＲＤＹのローレベル区間（またはディセーブル区間）を１回に制限するために最初に出力される４ワードに含まれる有効データの出力時点を調整するための構成である。デュアルラッチ１３０は従来の場合には１段のラッチ回路で構成されて感知増幅器１２０から伝達される感知データをすぐ出力段に伝達した。バースト読み出しモードを支援するために従来の１段で構成されたラッチは感知されたデータの持続的ラッチと出力が行うべきであった。これはイニシャルリード動作によって最初に出力されるワードバウンダリを含む最初バーストデータの場合も同様であった。従って、イニシャルリード（ＩｎｉｔｉａｌＲｅａｄ）動作によって感知増幅器１２０で感知された４ワードデータのうちの所定の有効データの出力の以後にワードバウンダリに該当する無効データが連続に出力されるしかなかった。

しかし、本発明のデュアルラッチ１３０は感知増幅器１２０によって感知されたデータをラッチする第１ラッチ動作と第１ラッチ動作によってラッチされたデータに対する追加的な第２ラッチ動作とが含まれる。このような二重的なラッチ動作によって、イニシャルリード（ＩｎｉｔｉａｌＲｅａｄ）動作の以後の持続的に行われる感知データのラッチ動作と最初バーストデータの有効データのみを出力段に伝達する動作が同時に充足されることができる。すなわち、１つのラッチ構成の時にラッチされた４ワードデータを迅速に出力すると現在感知された４ワードデータのラッチが持続的に行われることができる。こんな状態では最初読み出し（ＩｎｉｔｉａｌＲｅａｄ）動作によって出力される最初４ワードデータに対する操作が容易ではない。しかし、第２ラッチ動作のために追加されたラッチセットを具備すれば無効データを含む最初４ワードに対して出力制御が可能である。したがって、イニシャルリード（ＩｎｉｔｉａｌＲｅａｄ）によって出力される最初４ワードデータから有効データのみが出力されるように制御可能である。このような動作はデュアルラッチ１３０によって実現される。デュアルラッチ１３０は感知増幅器１２０から感知された４ワードデータを一次的にラッチした後に出力時点をワードバウンダリに該当するクロックだけ遅延して有効データのみを出力する。このような動作はバースト読み出し制御回路１５０によって制御される。

入出力バッファ１４０はメモリ装置のデータ入出力段を構成するデータ入出力回路である。本発明では一クロックの間、１ワードサイズのデータが入出力される×１６構造に対して説明しているが、本発明はここに限定されない。

バースト読み出し制御回路１５０はシステムのクロック信号ＣＬＫ及び有効アドレス信号ｎＡＶＤを感知して自動にバースト読み出しモードで動作するようにメモリ装置の構成を制御する。有効アドレス信号ｎＡＶＤがローレベルである区間においてクロック信号ＣＬＫの上昇エッジになれば、自動的にバースト読み出しモードに突入するようになる。この時、バースト読み出し制御回路１５０は上述の上昇エッジに同期されて入力されるバーストスタートアドレスのＬＳＢ（ＬｅａｓｔＳｉｇｎｉｆｉｃａｎｔＢｉｔ:以下では、ＬＳＢ）二つのビットを検出して判別されたスタートアドレスグループ情報ＡＧ＿Ｄａｔａが入力される。バースト読み出し制御回路１５０はスタートアドレスグループ情報ＡＧ＿Ｄａｔａが伝達されてイニシャルリード（ＩｎｉｔｉａｌＲｅａｄ）に必要となる時間の間、レディー信号ＲＤＹがローレベルに出力されるようにレディー信号ＲＤＹ発生器１８０を制御する。また、上述のレディー信号ＲＤＹのローレベル区間が最初バーストデータの出力の時にもワードバウンダリに該当するクロックだけ出力されるようにレディー信号発生器１８０を制御する。このようなバースト読み出し制御回路１５０の動作によってレディー信号ＲＤＹはバースト読み出しモードの時、最初１回のローレベル区間のみを有するようになる。バースト読み出し制御回路１５０はまた上述のスタートアドレスグループ情報ＡＧ＿Ｄａｔａを参照してデュアルラッチ１３０の出力時点を制御するラッチ制御信号Ｌ＿ＣＮＴＬを生成する。ラッチ制御信号Ｌ＿ＣＮＴＬは図３において説明するが、それぞれＬ１＿ＥＮ、Ｌ２＿ＥＮ、Ｄｕｍｐを含む。

アドレス識別回路１６０は入力されるバーストスタートアドレスＡＤＤのＬＳＢの二つのビットをフェッチしてバーストスタートアドレスが属したアドレスグループを識別する。アドレスグループはバースト読み出しモードにおいて最初アクセスされるアドレスの種類を意味する。したがって、アドレスグループによってワードバウンダリの長さが決まり、レディー信号ＲＤＹのローレベル区間の長さも決まる。例えば、バーストスタートアドレスのＬＳＢが［００］である場合には４Ｎ、［０１］である場合には４Ｎ＋１、［１０］である場合には４Ｎ＋２、［１１］である場合には４Ｎ＋３、グループに該当することを意味する。アドレス識別回路１６０は外部アドレスＡＤＤのＬＳＢの二つのビットを検出して上述のバースト読み出し制御回路１５０にその結果を伝達する。アドレス識別回路１６０は外部アドレスＡＤＤのＬＳＢの二つのビットの伝達を受けてスタートアドレスグループ情報ＡＧ＿Ｄａｔａにバースト読み出し制御回路１５０に伝達する。アドレス識別回路１６０は比較器やデコーダ回路によって実現されることができる。

上述のバースト読み出し制御回路１５０とアドレス識別回路１６０はバーストモード制御部で構成されることができるのはこの分野で通常の知識を習得した者にはよく知られている。または後述するレディー信号ＲＤＹ発生器１８０を含んでバーストモード制御部で構成することができる。

バーストアドレス生成器１７０は外部から入力されたバーストスタートアドレスＡＤＤから以後に連続して感知して出力されるメモリセルのアドレスをカウントアップして内部的に生成する。したがってバーストモードでは最初に入力されるバーストスタートアドレスのみ入力すれば、その後には内部的にアドレスが自動生成される。したがって最初バーストスタートアドレスを一回だけ入力することでも持続的にデータを読み出すことができる。

レディー信号ＲＤＹ発生器１８０はバースト読み出し制御回路１５０のＲＤＹイネーブル信号ＲＤＹ＿ＥＮに応答してＲＤＹピンに出力されるレディー信号ＲＤＹを生成する。バースト読み出しモードにおいて結果的にＲＤＹ信号発生器１８０はイニシャルリード（ＩｎｉｔｉａｌＲｅａｄ）区間の間に形成されるレディー信号ＲＤＹのローレベル区間が最初バーストデータの有効データの出力時点まで延長される。このような設定は、レディー信号ＲＤＹがバーストモード当たり一回のローレベル区間を有するようにする。結果的に、システムでワードバウンダリを指示する二番目のローレベルのレディー信号ＲＤＹの発生個数を減らすことによってシステムロードを減らすことができる。

上述の構成を含む本発明の実施形態よれば、バースト読み出し制御回路１５０はバーストモードにおいてバーストスタートアドレスが属するアドレスグループを認知してワードバウンダリの幅に該当するクロック数を決定する。その後に入力されたアドレスに該当するデータを感知し、デュアルラッチ構造によってラッチして一単位のバースト読み出しモードにおいてレディー信号ＲＤＹが一回のみローレベルに遷移されることができるように制御する。

図３は図２に示したデュアルラッチ１３０の構造を簡略に示すブロック図である。本発明のデュアルラッチは感知増幅器１２０によって感知された信号を二つの段階のラッチ動作によって出力する。二回のラッチ動作によってイニシャルリード（ＩｎｉｔｉａｌＲｅａｄ）でラッチされたイニシャルデータ（ワードバウンダリを含むバースト単位データ）の出力制御が容易になる。このようなイニシャルデータの出力時点の制御によってバースト読み出しモードにおいて発生するワードバウンダリの出力を除外することができる。したがって、ワードバウンダリから発生するレディー信号ＲＤＹのローレベル区間を除外してシステムのインタラプトロードを軽減させることができる。

第１ラッチセット１３１はバースト読み出し制御回路１５０から出力される第１ラッチイネーブル信号Ｌ１＿ＥＮに応答して感知増幅器１２０から伝達される感知データＳＡ＿Ｄａｔａをラッチする。図面においてはスタートアドレスグループが４Ｎ＋１である場合に対して示した。すなわち、イニシャルリード（ＩｎｉｔｉａｌＲｅａｄ）によって感知されたイニシャルデータには３ワードの有効データＷ＿２、Ｗ＿３、Ｗ＿４と最も右側の無効データＷ＿４からなる。

第２ラッチセット１３２は上述の第１ラッチセット１３１に格納されたイニシャルデータを１クロック周期の間にコピー（Ｃｏｐｙ）する。コピー動作はバースト読み出し制御回路１５０から出力される第２ラッチイネーブル信号Ｌ２＿ＥＮに応答して実施される。そしてバースト読み出し制御回路１５０から出力されるダンプ信号Ｄｕｍｐに応答して順次に出力するようになるであろう。イニシャルデータの出力の時、バースト読み出し制御回路１５０はすでに外部から入力されたバーストスタートアドレスから感知された無効データの長さ（＝ＡＧ＿Ｄａｔａ）を認知している。したがって、ダンプ信号Ｄｕｍｐを４Ｎ＋１のアドレスグループでは１クロック遅延して出力するようになるであろう。第２ラッチセット１３２はラッチ動作が完了した時点から１クロック遅延した以後から出力されるため、４ワードのうちの有効データに該当する３ワードＷ＿２、Ｗ＿３、Ｗ＿４のみ出力されるであろう。したがって第２ラッチセット１３２の最も右側のラッチ段の無効データＷ＿４は出力から除外される。このような第２ラッチセット１３２の制御動作はイニシャルリード（ＩｎｉｔｉａｌＲｅａｄ）動作によって感知された４ワードデータ（イニシャルデータ）にのみ適用される。イニシャルデータの以後に連続的に感知されるバースト単位の４ワードデータに対しては第１ラッチセット１３１のデータを単純に出力段側に伝達する役目のみ担当するようになるであろう。

以上のデュアルラッチ１３０によるイニシャルデータの出力制御によって本発明のメモリ装置はイニシャルデータに含まれるワードバウンダリの出力を除外することができる。代わりにワードバウンダリに該当するクロック数だけのイニシャルデータに含まれる有効データの出力時点が遅れる。このような出力段の構成及び制御によってレディー信号ＲＤＹのローレベル区間がイニシャルリード区間Ｔ１´と有効データの出力が遅れた区間Ｔ２´が連続に発生する。結局、デュアルラッチによってレディー信号ＲＤＹのローレベル区間をバーストモード当たり１回に制限することができることを意味する。

図４Ａないし図４Ｄは本発明によるレディー信号ＲＤＹの出力を説明するためのタイミング図である。図４Ａないし図４Ｄを参照すると、各タイミング図はバーストスタートアドレスがアドレスグループ４Ｎ、４Ｎ＋１、４Ｎ＋２、４Ｎ＋３それぞれに該当する場合に対してデータ出力ＤＱ及びレディー信号ＲＤＹの出力を簡略に示す。

図４Ａは入力されるバースト読み出し動作におけるバーストスタートアドレスＡ０がアドレスグループ４Ｎである場合に対する動作を説明するタイミング図である。アドレス有効信号ｎＡＶＤがローレベルである区間においてクロック信号ＣＬＫの上昇エッジに同期されてバーストスタートアドレスＡ０が入力されれば、バースト読み出しモードに突入する。バースト読み出し制御回路１５０はアドレス識別回路１６０からバーストスタートアドレスＡ０が属するアドレスグループ４Ｎに対する情報が伝達される。以後にはバーストスタートアドレスから生成される内部アドレスによって最初読み出し動作の間、４個の有効データを感知して第１ラッチセット１３１及び第２ラッチセット１３２にラッチされる。第２ラッチセット１３２に伝達される最初４ワードのデータのうちの無効データは存在しない。したがってバースト読み出し制御回路１５０はダンプ信号Ｄｕｍｐを第２ラッチセット１３２のすべてのワード大きさのラッチを順次に出力するように伝達する。すなわち、ダンプ信号Ｄｕｍｐはクロック信号ＣＬＫに同期されて１、２、３、４に伝達されて４ワードの有効データが出力されるであろう。レディー信号ＲＤＹはイニシャルリード区間Ｔ１´の間にローレベルに出力される。そして一番目のワード１＿１が出力される時点にレディー信号ＲＤＹはハイレベルに遷移されるであろう。これはイニシャルリード動作に必要となる区間Ｔ１´の間のみ、レディー信号ＲＤＹがローレベルに出力され、ワードバウンダリによる追加的なローレベル区間は存在しない。結局、バーストスタートアドレスが属するアドレスグループが４Ｎである場合には追加的なレディー信号ＲＤＹのローレベル区間は存在しない。

図４Ｂはバーストスタートアドレス（ＢｕｒｓｔＳｔａｒｔＡｄｄｒｅｓｓ）がアドレスグループ４Ｎ＋１である場合に対するデータ出力ＤＱ及びレディー信号ＲＤＹの出力を簡略に示すタイミング図である。図４Ｂを参照すると、バーストスタートアドレスＡ０がスタートアドレスグループ４Ｎ＋１に属する場合第２ラッチセット１３２から出力されるデータのうちのワードバウンダリに該当するクロック周期Ｔ２´だけレディー信号ＲＤＹのローレベル区間が増加するようになる。第２ラッチセット１３２には１ワード大きさの無効データが存在するイニシャルデータがラッチされる。バースト読み出し制御回路１５０は第２ラッチセットの出力を一クロック遅延して出力されるようにダンプ信号Ｄｕｍｐをイニシャルデータの出力区間で遅延、１、２、３に生成する。これと同時にバースト読み出し制御回路１５０はイニシャルリード区間Ｔ１´に連続して一クロック周期に該当する区間Ｔ２´だけレディー信号ＲＤＹをローレベルに出力されるように制御する。したがって、ワードバウンダリが内部的に存在しても第２ラッチセット１３２の出力制御によって無効データの出力は除去されることができる。したがって無効データの出力をシステムに知らせるためのレディー信号ＲＤＹは一回のローレベルに出力可能である。

図４Ｃ及び図４Ｄはバーストスタートアドレスがそれぞれ４Ｎ＋２及び４Ｎ＋３である場合に対する本発明の動作を説明するタイミング図である。それぞれの場合にレディー信号ＲＤＹはイニシャルリード動作区間Ｔ１´と第２ラッチセット１３２によって有効データの出力が遅延されたクロック数Ｔ２´だけレディー信号ＲＤＹのローレベル区間が連続して出力される。図４Ｃはイニシャルデータに含まれる無効ワードに対応するクロックが２クロック２ＣＬＫであり、図４Ｄは３クロック３ＣＬＫの無効ワードが含まれる。それぞれの場合に対してバースト読み出し制御回路１５０は第２ラッチセット１３２のダンプ信号Ｄｕｍｐによって無効データの出力所要時間Ｔ２´だけ遅延して有効データのみを出力させる。同時に遅延される区間の間、レディー信号ＲＤＹをローレベルに維持する。結果的にレディー信号ＲＤＹのローレベル区間はイニシャルリード区間Ｔ１´と有効データが出力される時までの遅延時間Ｔ２´が連続される。結果的に、メモリ装置からシステムに伝達する割込み（Ｉｎｔｅｒｒｕｐｔ）の回数を減少させてシステムのロードを軽減させることができる。このようなイニシャルリード（ＩｎｉｔｉａｌＲｅａｄ）によるワードバウンダリの出力調整は内部に含まれる本発明の第２ラッチセット１３２によって実現される。

以上のタイミング図から示したように、感知増幅器の感知信号をラッチする第１ラッチセット１３１と第１ラッチセット１３１が連続的にバーストデータを感知するように第１ラッチセット１３１のデータを繰り返してラッチする第２ラッチセット１３２とを含む。このようなラッチ構造によって、レディー信号ＲＤＹはバースト単位データの出力区間において１回のみローレベルに遷移される。したがって、システムはレディー信号ＲＤＹのローレベル区間をチェックしてワードバウンダリによる無効データを検出するためのインタラプト（Ｉｎｔｅｒｒｕｐｔ）ロードを軽減させることができる。

一方、本発明の詳細な説明においては具体的な実施形態について説明したが、本発明の範囲から逸脱しない限度内で多様な変形が可能である。そのため、本発明の範囲は上述の実施形態に限定されず、特許請求の範囲だけではなくこの発明の特許請求の範囲と均等なものなどによって決まらなければならない。

一般的なバースト読み出し動作の時のレディー信号ＲＤＹの出力を示すタイミング図である。本発明によるレディー信号ＲＤＹを生成するための構成を示すブロック図である。図２のデュアルラッチの構造を説明するためのブロック図である。スタートアドレスグループが４Ｎである場合のシンクリード動作を説明するタイミング図である。スタートアドレスグループが４Ｎ＋１である場合のシンクリード動作を説明するタイミング図である。スタートアドレスグループが４Ｎ＋２である場合のシンクリード動作を説明するタイミング図である。スタートアドレスグループが４Ｎ＋３である場合のシンクリード動作を説明するタイミング図である。

符号の説明

１００セルアレイ
１１０Ｙ選択回路
１２０感知増幅器
１３０デュアルラッチ
１３１第１ラッチセット
１３２第２ラッチセット
１４０入出力バッファ段
１５０バースト読み出し制御回路
１６０アドレス識別回路
１７０バーストアドレス生成器
１８０レディー信号ＲＤＹ発生器

Claims

バースト読み出し動作を実行する半導体メモリ装置において、
メモリセルアレイと、
前記メモリセルアレイに格納されたデータを順次に感知し増幅する感知増幅器グループと、
前記感知増幅器グループの感知データをラッチし、ダンプ信号に応答して前記感知データを出力するラッチ回路と、
バーストスタートアドレスから前記感知データに含まれる無効データの長さを検出し、前記感知データのうちの有効データのみが順次に出力されるように前記検出結果によって前記ダンプ信号の発生時点を制御するバーストモード制御部とを含み、
バースト読み出し動作の時にレディー信号ＲＤＹのローレベル区間を１回に制限する
ことを特徴とする半導体メモリ装置。
前記バースト読み出し動作は指定されるバースト長さのデータが少なくとも１回出力される連続的なバースト読み出し動作を含む
ことを特徴とする請求項１に記載の半導体メモリ装置。
前記ラッチ回路は、
前記感知データをラッチする第１ラッチと、
前記第１ラッチの前記感知データをラッチし、前記ダンプ信号に応答して前記感知データを出力する第２ラッチとを含む
ことを特徴とする請求項２に記載の半導体メモリ装置。
前記感知データは前記バースト読み出し動作で最初に感知されてラッチされるバースト長さ単位のデータである
ことを特徴とする請求項３に記載の半導体メモリ装置。
前記感知データは前記有効データと前記無効データとを含む
ことを特徴とする請求項４に記載の半導体メモリ装置。
前記無効データはワードバウンダリに該当する
ことを特徴とする請求項５に記載の半導体メモリ装置。
前記第２ラッチは前記ダンプ信号に応答して前記無効データのバースト長さだけ遅延して前記有効データを順次に出力する
ことを特徴とする請求項３に記載の半導体メモリ装置。
前記バーストモード制御部は、
前記バーストスタートアドレスから前記無効データのバースト長さを感知するアドレス識別回路と、
前記無効データのバースト長さを参照して前記ダンプ信号の出力時点を制御するバースト読み出し制御回路と、
前記バースト読み出し制御回路の制御に応答してレディー信号を発生するレディー信号発生器とを含む
ことを特徴とする請求項１に記載の半導体メモリ装置。
前記バースト読み出し制御回路は前記有効データの出力時まで前記レディー信号をディセーブル状態に維持するように前記レディー信号発生器を制御する
ことを特徴とする請求項８に記載の半導体メモリ装置。
前記メモリセルアレイはＮＯＲ型セルアレイである
ことを特徴とする請求項１に記載の半導体メモリ装置。
バースト読み出し動作を実行する半導体メモリ装置において、
メモリセルアレイと、
前記メモリセルアレイに格納されたデータを順次に感知し増幅する感知増幅器グループと、
前記感知増幅器グループの感知データをラッチし、ダンプ信号に応答して前記感知データを出力するラッチ回路と、
バーストスタートアドレスから前記感知データに含まれる無効データの長さを検出し、前記感知データのうちの有効データのみが順次に出力されるように前記検出結果によって前記ダンプ信号の発生時点を制御し、前記有効データの出力時までレディー信号をディセーブル状態に維持するバーストモード制御部とを含み、
バースト読み出し動作の時にレディー信号ＲＤＹのローレベル区間を１回に制限する
ことを特徴とする半導体メモリ装置。
前記バースト読み出し動作は指定されるバースト長さのデータが少なくとも１回出力される連続的なバースト読み出し動作を含む
ことを特徴とする請求項１１に記載の半導体メモリ装置。
前記ラッチ回路は、
前記感知データをラッチする第１ラッチと、
前記第１ラッチの前記感知データをラッチし、前記ダンプ信号に応答して前記感知データを出力する第２ラッチとを含む
ことを特徴とする請求項１２に記載の半導体メモリ装置。
前記感知データは前記バースト読み出し動作で最初に感知されてラッチされるバースト長さ単位のデータである
ことを特徴とする請求項１３に記載の半導体メモリ装置。
前記感知データは有効データと前記無効データとを含む
ことを特徴とする請求項１４に記載の半導体メモリ装置。
前記無効データはワードバウンダリに該当する
ことを特徴とする請求項１５に記載の半導体メモリ装置。
前記第２ラッチは前記ダンプ信号に応答して前記無効データのバースト長さだけ遅延して前記有効データを順次に出力する
ことを特徴とする請求項１３に記載の半導体メモリ装置。
前記バーストモード制御部は、
前記バーストスタートアドレスから前記無効データのバースト長さを感知するアドレス識別回路と、
前記無効データのバースト長さを参照して前記ダンプ信号及び前記レディー信号の出力時点を制御するバースト読み出し制御回路と、
前記レディー信号を発生するレディー信号発生器とを含む
ことを特徴とする請求項１１に記載の半導体メモリ装置。
半導体メモリ装置のバーストデータ出力方法において、
バーストスタートアドレスから最初出力されるバースト長さデータに含まれる無効データの長さを検出する段階と、
メモリセルアレイから格納されたデータを感知する段階と、
前記感知段階による感知データをラッチ回路に格納するラッチ段階と、
前記無効データの長さを参照して前記感知データのうちの有効データのみが順次に出力されるように前記ラッチ回路を制御する出力段階とを含み、
バースト読み出し動作の時にレディー信号ＲＤＹのローレベル区間を１回に制限する
ことを特徴とするバーストデータ出力方法。
前記有効データの出力の時までレディー信号をディセーブル状態に維持する
ことを特徴とする請求項１９に記載のバーストデータ出力方法。
前記ラッチ回路は第１ラッチ及び第２ラッチを含む
ことを特徴とする請求項１９に記載のバーストデータ出力方法。
前記ラッチ段階は、
前記感知データをラッチする第１ラッチ段階と、
前記第１ラッチ段階によってラッチされた前記感知データを繰り返しラッチする第２ラッチ段階とを含む
ことを特徴とする請求項２１に記載のバーストデータ出力方法。
前記出力段階は前記第２ラッチに格納された有効データの出力時点を制御する
ことを特徴とする請求項２１に記載のバーストデータ出力方法。