JP4043211B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、更に言えば、ＬＳＩメモリ製品（例えば、ＤＲＡＭ、ＳＲＡＭ、不揮発性半導体記憶装置としてのフラッシュメモリ及びマスクＲＯＭ等）におけるデータの高速読み出しを可能にする技術に関する。
【０００２】
【従来の技術】
以下、従来の半導体記憶装置について図面を参照しながら説明する。
【０００３】
図３に示すようにカラムデコーダ５１に接続されたビットラインＢＬ群５２と、ロウデコーダ５３に接続されたワードラインＷＬ群５４と、各ビットラインＢＬとワードラインＷＬとが交差する番地に配置された複数個のメモリセルからメモリセルアレイ５５が構成されている。
【０００４】
即ち、図３に示すように、例えばワードラインＷＬ［０］と各ビットラインＢＬ群（ＢＬ［０］、ＢＬ［１］、ＢＬ［２］、ＢＬ［３］、ＢＬ［４］、ＢＬ［５］、ＢＬ［６］、ＢＬ［７］・・・ＢＬ［ｆｂ］、ＢＬ［ｆｃ］、ＢＬ［ｆｄ］、ＢＬ［ｆｅ］、ＢＬ［ｆｆ］）との交差する各位置（番地もしくはアドレスという。）に対応するメモリセル（図示省略）には、それぞれ「０００」、「００１」、「００２」、「００３」、「００４」、「００５」、「００６」、「００７」・・・「０ＦＢ」、「０ＦＣ」、「０ＦＤ」、「０ＦＥ」、「０ＦＦ」の各データが書き込まれている。
【０００５】
各外部アドレス「１００」、「１０１」、「１０２」、「１０３」、「１０４」、「１０５」、「１０６」、「１０７」・・・「１ＦＢ」、「１ＦＣ」、「１ＦＤ」、「１ＦＥ」、「１ＦＦ」に対応するデータは、ワードラインＷＬ［１］と各ビットラインＢＬ群（ＢＬ［０］、ＢＬ［１］、ＢＬ［２］、ＢＬ［３］、ＢＬ［４］、ＢＬ［５］、ＢＬ［６］、ＢＬ［７］・・・ＢＬ［ｆｂ］、ＢＬ［ｆｃ］、ＢＬ［ｆｄ］、ＢＬ［ｆｅ］、ＢＬ［ｆｆ］）と交差する各メモリセルに書き込まれている。以下、同様である。
【０００６】
そして、前記カラムデコーダ５１に接続されたセンスアンプ５６を介して所望のデータが出力される。
【０００７】
【発明が解決しようとする課題】
近年、ＣＰＵの高速化に伴い、メモリへのＣＰＵからのアクセスがシステム全体のボトルネックとなってきている。
【０００８】
これを解決するために、一度のアドレス入力に対し、そのアドレスから規則性のあるアドレスデータを順次自動的に出力させるメモリ製品（例えば、ＤＲＡＭ、ＳＲＡＭ、不揮発性半導体記憶装置としてのフラッシュメモリ及びマスクＲＯＭ等）が出現している。
【０００９】
ＬＳＩメモリ製品においては、外部アドレスを内部的にロウアドレス（ワードライン選択）とカラム（ビットライン選択）に分割し、効率良くメモリセルに対するアクセスを行っている。
【００１０】
一般には、下位のアドレスをカラムに、上位のアドレスをロウに割り振っている。このため、カラム内での連続アクセスに対しては、比較的高速読み出しが可能であるが、別のロウアドレス（異なるワードライン）にまたがる場合の、アクセスに対しては、読み出し時間の増加を招いていた。
【００１１】
そのため、規則性の連続読み出しが可能なメモリ製品において、「カラムアドレス内でのみ高速読み出し」、「ロウアドレスが異なる場合の待ち時間が発生する」等の制約があった。
【００１２】
即ち、図３に示すように、例えばアドレス「０００」→「００１」→「００２」→「００３」→・・・「０ＦＣ」→「０ＦＤ」→「０ＦＥ」→「０ＦＦ」といった同一ワードラインＷＬ［０］内の連続読み出しは、高速化が可能であった。
【００１３】
しかし、例えばアドレス「０ＦＦ」→「１００」や「１ＦＦ」→「２００」といった異なるワードライン（ＷＬ［０］→ＷＬ［１］やＷＬ［１］→ＷＬ［２］）をまたがる連続読み出しにはワードライン遷移のための時間が必要となり、データの高速読み出しが困難であった。
【００１４】
【課題を解決するための手段】
そこで、上記課題に鑑み本発明の半導体記憶装置は、カラムデコーダに接続されたビットライン群と、ロウデコーダに接続されたワードライン群と、各ビットラインとワードラインとが交差する番地に配置された複数個のメモリセルとから成る半導体記憶装置において、前記ビットラインの所定番地に対応するメモリセル内のデータと同じデータが書き込まれるメモリセルが配置されて成るミラービットラインを設け、次回選択されるワードラインの先頭のメモリ情報が、現在選択しているワードライン上の前記ミラービットライン上に書き込まれていることを特徴とするものである。
【００１６】
更に、前記ビットライン群用の第１のセンスアンプと、前記ミラービットライン用の第２のセンスアンプと、所望のセンスアンプを選択する選択回路とを具備したことを特徴とするものである。
【００１７】
また、前記選択回路は、連続読み出しの開始情報であるスタート信号に基づいて所望のセンスアンプを選択するパスゲート回路から成ることを特徴とするものである。
【００１８】
更に、前記第２のセンスアンプは、ラッチ回路を介して前記選択回路に接続されていることを特徴とするものである。
【００１９】
【発明の実施の形態】
以下、本発明の半導体記憶装置に係る一実施形態について図面を参照しながら説明する。
【００２０】
図１に示すようにカラムデコーダ１に接続されたビットラインＢＬ群２と、ロウデコーダ３に接続されたワードラインＷＬ群４と、各ビットラインＢＬとワードラインＷＬとが交差する番地に配置された複数個のメモリセルからメモリセルアレイ５が構成されている。
【００２１】
即ち、図１に示すように、例えば外部アドレス「０００」、「００１」、「００２」、「００３」、「００４」、「００５」、「００６」、「００７」・・・「０ＦＢ」、「０ＦＣ」、「０ＦＤ」、「０ＦＥ」、「０ＦＦ」に対応するデータは、ワードラインＷＬ［０］と各ビットラインＢＬ群（ＢＬ［０］、ＢＬ［１］、ＢＬ［２］、ＢＬ［３］、ＢＬ［４］、ＢＬ［５］、ＢＬ［６］、ＢＬ［７］・・・ＢＬ［ｆｂ］、ＢＬ［ｆｃ］、ＢＬ［ｆｄ］、ＢＬ［ｆｅ］、ＢＬ［ｆｆ］）と交差する各メモリセルに書き込まれている。
【００２２】
また、外部アドレス「１００」、「１０１」、「１０２」、「１０３」、「１０４」、「１０５」、「１０６」、「１０７」・・・「１ＦＢ」、「１ＦＣ」、「１ＦＤ」、「１ＦＥ」、「１ＦＦ」に対応するデータは、ワードラインＷＬ［１］と各ビットラインＢＬ群（ＢＬ［０］、ＢＬ［１］、ＢＬ［２］、ＢＬ［３］、ＢＬ［４］、ＢＬ［５］、ＢＬ［６］、ＢＬ［７］・・・ＢＬ［ｆｂ］、ＢＬ［ｆｃ］、ＢＬ［ｆｄ］、ＢＬ［ｆｅ］、ＢＬ［ｆｆ］）と交差する各メモリセルに書き込まれている。以下、同様である。
【００２３】
また、前記カラムデコーダ１は（第１の）センスアンプ８に接続されている。
【００２４】
ここまでの構成は、従来の回路構成と同様である。
【００２５】
そして、本発明の特徴は、図１に示すようにビットラインＢＬ［０］（カラムの０番地のアドレス）に対応するミラービットライン（Mirror ＢＬ、以下ＭＢＬ）６を設け、当該ミラービットラインＭＢＬ［０］と各ワードラインＷＬ［０］、ＷＬ［１］、ＷＬ［２］とが交差する位置（番地）に、「１００」、「２００」、「３００」の各データが書き込まれるメモリセル群７が配置されていることである。
【００２６】
このミラービットラインＭＢＬ［０］に対する各メモリセルには、ロウアドレスを１つインクリメントした異なるワードラインＷＬと前記ビットラインＢＬ［０］とが交差したメモリセル内のデータと同じデータが書き込まれている。従って、図１に示す本実施形態では、「１００」、「２００」、「３００」というアドレスに対応するデータは、ワードラインＷＬは異なるが、ビットラインＢＬ［０］とミラービットラインＭＢＬ［０］上に２つ存在している。
【００２７】
即ち、前記「１００」のアドレスに対応するデータは、本来あるべきビットラインＢＬ［０］とワードラインＷＬ［１］とが交差したメモリセル上と、前記ミラービットラインＭＢＬ［０］とワードラインＷＬ［０］とが交差したメモリセル上とに書き込まれている。
【００２８】
また、前記「２００」のアドレスに対応するデータは、本来あるべきビットラインＢＬ［０］とワードラインＷＬ［２］とが交差したメモリセル上と、前記ミラービットラインＭＢＬ［０］とワードラインＷＬ［１］とが交差したメモリセル上とに書き込まれている。
【００２９】
更に、前記「３００」のアドレスに対応するデータは、本来あるべきビットラインＢＬ［０］とワードラインＷＬ［３］（図示省略）とが交差したメモリセル上と、前記ミラービットラインＭＢＬ［０］とワードラインＷＬ［２］とが交差したメモリセル上とに書き込まれているものである。以下、同様である。
【００３０】
ここで、ワードラインＷＬ［０］内の連続アクセスを実行する場合、例えば「０ＦＤ」→「０ＦＥ」→「０ＦＦ」と読んだ後に、ワードラインＷＬ［０］上の「１００」セルを読み出すことで、「０ＦＦ」→「１００」への読み出し遅延が発生しなくなる。
【００３１】
また、９は前記ミラービットラインＭＢＬ［０］用の（第２の）センスアンプで、前記センスアンプ８は直接、後述する選択回路１２に接続されるが、当該センスアンプ９はラッチ回路１０を介して選択回路１２に接続されている。
【００３２】
ここで、選択回路１２は、選択制御回路１１からの選択信号に基づいて、前記センスアンプ８，９のいずれかを選択するものであり、当該選択回路１２により選択されたセンスアンプ側から任意のデータが出力される。
【００３３】
尚、前記選択回路１２として本実施形態では、図２に示すようにパスゲート回路構成を採用し、前記選択信号（連続読み出しを開始するスタート位置情報）が所望のトランスファゲート１３，１４に入力され、どちらかのトランスファゲートがオンすることで、所望のセンスアンプ出力が選択される。１５は、インバータである。
【００３４】
即ち、選択信号（スタート信号）が「０００」（「１００」、「２００」等）から始まる連続読み出し時においては、本来のセンスアンプ８側が選択され、通常のビットラインＢＬ［０］を使うことでワードライン遷移は発生しない。また、選択信号（スタート信号）がワードラインＷＬをまたぐ連続読み出し時においては、ミラービットラインＭＢＬ［０］６に接続されたセンスアンプ９側が選択されるように構成されている。
【００３５】
そして、予め、前記ミラービットラインＭＢＬ［０］用のセンスアンプ９を、前記「１００」アドレスの読み出しを必要とする前に、当該「１００」アドレスのデータをラッチ回路１０に格納しておくことで、実際の「１００」読み出しを必要とする段階で前記ワードラインＷＬの遷移を発生させ（ワードラインＷＬ［０］→ＷＬ［１］）、その間にラッチ回路１０のデータを出力データとして扱い、その後は、ビットラインＢＬ［０］の読み出しを飛ばし、ビットラインＢＬ［１］からまた連続読み出しを行うように内部的に処理することで、ワードラインＷＬをまたぐ連続読み出しであっても待ち時間が発生しなくなる。
【００３６】
尚、本発明は、カラムデコーダに接続されるビットライン群とロウデコーダに接続されるワードライン群と、両ラインが交差する位置に複数個のメモリセルが配置されて成る半導体記憶装置、ＬＳＩメモリ製品（例えば、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ及びマスクＲＯＭ等）に適用可能なものであり、データの高速読み出しを可能にするものである。
【００３７】
【発明の効果】
本発明によれば、ビットラインの所定番地に対応してミラービットラインを配置し、当該ミラービットライン上のメモリセル内に、ロウアドレスを１つインクリメントした異なるワードラインと当該ビットラインの所定番地とが交差するメモリセル内のデータと同じデータを書き込んでおき、予め、ミラービットラインに対応するメモリセル内のデータをラッチしておき、そこから出力させることで、ワードライン遷移が発生するアドレスのアクセス遅延を見かけ上なくすことができる。
【図面の簡単な説明】
【図１】本発明の一実施形態の半導体記憶装置の構成を示す回路図である。
【図２】本発明の半導体記憶装置に適用される選択回路の構成を示す回路図である。
【図３】従来の半導体記憶装置の構成を示す回路図である。
【符号の説明】
１ カラムデコーダ
２ ビットライン群
３ ロウデコーダ
４ ワードライン群
５ メモリセルアレイ
６ ミラービットライン
７ メモリセル
８ センスアンプ
９ センスアンプ
１０ ラッチ回路
１１ 選択制御回路
１２ 選択回路
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、更に言えば、ＬＳＩメモリ製品（例えば、ＤＲＡＭ、ＳＲＡＭ、不揮発性半導体記憶装置としてのフラッシュメモリ及びマスクＲＯＭ等）におけるデータの高速読み出しを可能にする技術に関する。
【０００２】
【従来の技術】
以下、従来の半導体記憶装置について図面を参照しながら説明する。
【０００３】
図３に示すようにカラムデコーダ５１に接続されたビットラインＢＬ群５２と、ロウデコーダ５３に接続されたワードラインＷＬ群５４と、各ビットラインＢＬとワードラインＷＬとが交差する番地に配置された複数個のメモリセルからメモリセルアレイ５５が構成されている。
【０００４】
即ち、図３に示すように、例えばワードラインＷＬ［０］と各ビットラインＢＬ群（ＢＬ［０］、ＢＬ［１］、ＢＬ［２］、ＢＬ［３］、ＢＬ［４］、ＢＬ［５］、ＢＬ［６］、ＢＬ［７］・・・ＢＬ［ｆｂ］、ＢＬ［ｆｃ］、ＢＬ［ｆｄ］、ＢＬ［ｆｅ］、ＢＬ［ｆｆ］）との交差する各位置（番地もしくはアドレスという。）に対応するメモリセル（図示省略）には、それぞれ「０００」、「００１」、「００２」、「００３」、「００４」、「００５」、「００６」、「００７」・・・「０ＦＢ」、「０ＦＣ」、「０ＦＤ」、「０ＦＥ」、「０ＦＦ」の各データが書き込まれている。
【０００５】
各外部アドレス「１００」、「１０１」、「１０２」、「１０３」、「１０４」、「１０５」、「１０６」、「１０７」・・・「１ＦＢ」、「１ＦＣ」、「１ＦＤ」、「１ＦＥ」、「１ＦＦ」に対応するデータは、ワードラインＷＬ［１］と各ビットラインＢＬ群（ＢＬ［０］、ＢＬ［１］、ＢＬ［２］、ＢＬ［３］、ＢＬ［４］、ＢＬ［５］、ＢＬ［６］、ＢＬ［７］・・・ＢＬ［ｆｂ］、ＢＬ［ｆｃ］、ＢＬ［ｆｄ］、ＢＬ［ｆｅ］、ＢＬ［ｆｆ］）と交差する各メモリセルに書き込まれている。以下、同様である。
【０００６】
そして、前記カラムデコーダ５１に接続されたセンスアンプ５６を介して所望のデータが出力される。
【０００７】
【発明が解決しようとする課題】
近年、ＣＰＵの高速化に伴い、メモリへのＣＰＵからのアクセスがシステム全体のボトルネックとなってきている。
【０００８】
これを解決するために、一度のアドレス入力に対し、そのアドレスから規則性のあるアドレスデータを順次自動的に出力させるメモリ製品（例えば、ＤＲＡＭ、ＳＲＡＭ、不揮発性半導体記憶装置としてのフラッシュメモリ及びマスクＲＯＭ等）が出現している。
【０００９】
ＬＳＩメモリ製品においては、外部アドレスを内部的にロウアドレス（ワードライン選択）とカラム（ビットライン選択）に分割し、効率良くメモリセルに対するアクセスを行っている。
【００１０】
一般には、下位のアドレスをカラムに、上位のアドレスをロウに割り振っている。このため、カラム内での連続アクセスに対しては、比較的高速読み出しが可能であるが、別のロウアドレス（異なるワードライン）にまたがる場合の、アクセスに対しては、読み出し時間の増加を招いていた。
【００１１】
そのため、規則性の連続読み出しが可能なメモリ製品において、「カラムアドレス内でのみ高速読み出し」、「ロウアドレスが異なる場合の待ち時間が発生する」等の制約があった。
【００１２】
即ち、図３に示すように、例えばアドレス「０００」→「００１」→「００２」→「００３」→・・・「０ＦＣ」→「０ＦＤ」→「０ＦＥ」→「０ＦＦ」といった同一ワードラインＷＬ［０］内の連続読み出しは、高速化が可能であった。
【００１３】
しかし、例えばアドレス「０ＦＦ」→「１００」や「１ＦＦ」→「２００」といった異なるワードライン（ＷＬ［０］→ＷＬ［１］やＷＬ［１］→ＷＬ［２］）をまたがる連続読み出しにはワードライン遷移のための時間が必要となり、データの高速読み出しが困難であった。
【００１４】
【課題を解決するための手段】
そこで、上記課題に鑑み本発明の半導体記憶装置は、カラムデコーダに接続されたビットライン群と、ロウデコーダに接続されたワードライン群と、各ビットラインとワードラインとが交差する番地に配置された複数個のメモリセルとから成る半導体記憶装置において、前記ビットラインの所定番地に対応するメモリセル内のデータと同じデータが書き込まれるメモリセルが配置されて成るミラービットラインを設け、次回選択されるワードラインの先頭のメモリ情報が、現在選択しているワードライン上の前記ミラービットライン上に書き込まれていることを特徴とするものである。
【００１６】
更に、前記ビットライン群用の第１のセンスアンプと、前記ミラービットライン用の第２のセンスアンプと、所望のセンスアンプを選択する選択回路とを具備したことを特徴とするものである。
【００１７】
また、前記選択回路は、連続読み出しの開始情報であるスタート信号に基づいて所望のセンスアンプを選択するパスゲート回路から成ることを特徴とするものである。
【００１８】
更に、前記第２のセンスアンプは、ラッチ回路を介して前記選択回路に接続されていることを特徴とするものである。
【００１９】
【発明の実施の形態】
以下、本発明の半導体記憶装置に係る一実施形態について図面を参照しながら説明する。
【００２０】
図１に示すようにカラムデコーダ１に接続されたビットラインＢＬ群２と、ロウデコーダ３に接続されたワードラインＷＬ群４と、各ビットラインＢＬとワードラインＷＬとが交差する番地に配置された複数個のメモリセルからメモリセルアレイ５が構成されている。
【００２１】
即ち、図１に示すように、例えば外部アドレス「０００」、「００１」、「００２」、「００３」、「００４」、「００５」、「００６」、「００７」・・・「０ＦＢ」、「０ＦＣ」、「０ＦＤ」、「０ＦＥ」、「０ＦＦ」に対応するデータは、ワードラインＷＬ［０］と各ビットラインＢＬ群（ＢＬ［０］、ＢＬ［１］、ＢＬ［２］、ＢＬ［３］、ＢＬ［４］、ＢＬ［５］、ＢＬ［６］、ＢＬ［７］・・・ＢＬ［ｆｂ］、ＢＬ［ｆｃ］、ＢＬ［ｆｄ］、ＢＬ［ｆｅ］、ＢＬ［ｆｆ］）と交差する各メモリセルに書き込まれている。
【００２２】
また、外部アドレス「１００」、「１０１」、「１０２」、「１０３」、「１０４」、「１０５」、「１０６」、「１０７」・・・「１ＦＢ」、「１ＦＣ」、「１ＦＤ」、「１ＦＥ」、「１ＦＦ」に対応するデータは、ワードラインＷＬ［１］と各ビットラインＢＬ群（ＢＬ［０］、ＢＬ［１］、ＢＬ［２］、ＢＬ［３］、ＢＬ［４］、ＢＬ［５］、ＢＬ［６］、ＢＬ［７］・・・ＢＬ［ｆｂ］、ＢＬ［ｆｃ］、ＢＬ［ｆｄ］、ＢＬ［ｆｅ］、ＢＬ［ｆｆ］）と交差する各メモリセルに書き込まれている。以下、同様である。
【００２３】
また、前記カラムデコーダ１は（第１の）センスアンプ８に接続されている。
【００２４】
ここまでの構成は、従来の回路構成と同様である。
【００２５】
そして、本発明の特徴は、図１に示すようにビットラインＢＬ［０］（カラムの０番地のアドレス）に対応するミラービットライン（Mirror ＢＬ、以下ＭＢＬ）６を設け、当該ミラービットラインＭＢＬ［０］と各ワードラインＷＬ［０］、ＷＬ［１］、ＷＬ［２］とが交差する位置（番地）に、「１００」、「２００」、「３００」の各データが書き込まれるメモリセル群７が配置されていることである。
【００２６】
このミラービットラインＭＢＬ［０］に対する各メモリセルには、ロウアドレスを１つインクリメントした異なるワードラインＷＬと前記ビットラインＢＬ［０］とが交差したメモリセル内のデータと同じデータが書き込まれている。従って、図１に示す本実施形態では、「１００」、「２００」、「３００」というアドレスに対応するデータは、ワードラインＷＬは異なるが、ビットラインＢＬ［０］とミラービットラインＭＢＬ［０］上に２つ存在している。
【００２７】
即ち、前記「１００」のアドレスに対応するデータは、本来あるべきビットラインＢＬ［０］とワードラインＷＬ［１］とが交差したメモリセル上と、前記ミラービットラインＭＢＬ［０］とワードラインＷＬ［０］とが交差したメモリセル上とに書き込まれている。
【００２８】
また、前記「２００」のアドレスに対応するデータは、本来あるべきビットラインＢＬ［０］とワードラインＷＬ［２］とが交差したメモリセル上と、前記ミラービットラインＭＢＬ［０］とワードラインＷＬ［１］とが交差したメモリセル上とに書き込まれている。
【００２９】
更に、前記「３００」のアドレスに対応するデータは、本来あるべきビットラインＢＬ［０］とワードラインＷＬ［３］（図示省略）とが交差したメモリセル上と、前記ミラービットラインＭＢＬ［０］とワードラインＷＬ［２］とが交差したメモリセル上とに書き込まれているものである。以下、同様である。
【００３０】
ここで、ワードラインＷＬ［０］内の連続アクセスを実行する場合、例えば「０ＦＤ」→「０ＦＥ」→「０ＦＦ」と読んだ後に、ワードラインＷＬ［０］上の「１００」セルを読み出すことで、「０ＦＦ」→「１００」への読み出し遅延が発生しなくなる。
【００３１】
また、９は前記ミラービットラインＭＢＬ［０］用の（第２の）センスアンプで、前記センスアンプ８は直接、後述する選択回路１２に接続されるが、当該センスアンプ９はラッチ回路１０を介して選択回路１２に接続されている。
【００３２】
ここで、選択回路１２は、選択制御回路１１からの選択信号に基づいて、前記センスアンプ８，９のいずれかを選択するものであり、当該選択回路１２により選択されたセンスアンプ側から任意のデータが出力される。
【００３３】
尚、前記選択回路１２として本実施形態では、図２に示すようにパスゲート回路構成を採用し、前記選択信号（連続読み出しを開始するスタート位置情報）が所望のトランスファゲート１３，１４に入力され、どちらかのトランスファゲートがオンすることで、所望のセンスアンプ出力が選択される。１５は、インバータである。
【００３４】
即ち、選択信号（スタート信号）が「０００」（「１００」、「２００」等）から始まる連続読み出し時においては、本来のセンスアンプ８側が選択され、通常のビットラインＢＬ［０］を使うことでワードライン遷移は発生しない。また、選択信号（スタート信号）がワードラインＷＬをまたぐ連続読み出し時においては、ミラービットラインＭＢＬ［０］６に接続されたセンスアンプ９側が選択されるように構成されている。
【００３５】
そして、予め、前記ミラービットラインＭＢＬ［０］用のセンスアンプ９を、前記「１００」アドレスの読み出しを必要とする前に、当該「１００」アドレスのデータをラッチ回路１０に格納しておくことで、実際の「１００」読み出しを必要とする段階で前記ワードラインＷＬの遷移を発生させ（ワードラインＷＬ［０］→ＷＬ［１］）、その間にラッチ回路１０のデータを出力データとして扱い、その後は、ビットラインＢＬ［０］の読み出しを飛ばし、ビットラインＢＬ［１］からまた連続読み出しを行うように内部的に処理することで、ワードラインＷＬをまたぐ連続読み出しであっても待ち時間が発生しなくなる。
【００３６】
尚、本発明は、カラムデコーダに接続されるビットライン群とロウデコーダに接続されるワードライン群と、両ラインが交差する位置に複数個のメモリセルが配置されて成る半導体記憶装置、ＬＳＩメモリ製品（例えば、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ及びマスクＲＯＭ等）に適用可能なものであり、データの高速読み出しを可能にするものである。
【００３７】
【発明の効果】
本発明によれば、ビットラインの所定番地に対応してミラービットラインを配置し、当該ミラービットライン上のメモリセル内に、ロウアドレスを１つインクリメントした異なるワードラインと当該ビットラインの所定番地とが交差するメモリセル内のデータと同じデータを書き込んでおき、予め、ミラービットラインに対応するメモリセル内のデータをラッチしておき、そこから出力させることで、ワードライン遷移が発生するアドレスのアクセス遅延を見かけ上なくすことができる。
【図面の簡単な説明】
【図１】本発明の一実施形態の半導体記憶装置の構成を示す回路図である。
【図２】本発明の半導体記憶装置に適用される選択回路の構成を示す回路図である。
【図３】従来の半導体記憶装置の構成を示す回路図である。
【符号の説明】
１ カラムデコーダ
２ ビットライン群
３ ロウデコーダ
４ ワードライン群
５ メモリセルアレイ
６ ミラービットライン
７ メモリセル
８ センスアンプ
９ センスアンプ
１０ ラッチ回路
１１ 選択制御回路
１２ 選択回路
Claims (4)
- カラムデコーダに接続されたビットライン群と、ロウデコーダに接続されたワードライン群と、各ビットラインとワードラインとが交差する番地に配置された複数個のメモリセルとから成る半導体記憶装置において、
前記ビットラインの所定番地に対応するメモリセル内のデータと同じデータが書き込まれるメモリセルが配置されて成るミラービットラインを設け、
次回選択されるワードラインの先頭のメモリ情報が、現在選択しているワードライン上の前記ミラービットライン上に書き込まれていることを特徴とする半導体記憶装置。 - 前記ビットライン群用の第１のセンスアンプと、前記ミラービットライン用の第２のセンスアンプと、所望のセンスアンプを選択する選択回路とを具備したことを特徴とする請求項１に記載の半導体記憶装置。
- 前記選択回路は、連続読み出しの開始情報であるスタート信号に基づいて所望のセンスアンプを選択するパスゲート回路から成ることを特徴とする請求項２に記載の半導体記憶装置。
- 前記第２のセンスアンプは、ラッチ回路を介して前記選択回路に接続されていることを特徴とする請求項２または請求項３に記載の半導体記憶装置。
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|---|---|---|---|
| JP2001313372A JP4043211B2 (ja) | 2001-10-11 | 2001-10-11 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001313372A JP4043211B2 (ja) | 2001-10-11 | 2001-10-11 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003123477A JP2003123477A (ja) | 2003-04-25 |
| JP4043211B2 true JP4043211B2 (ja) | 2008-02-06 |
Family
ID=19131851
Family Applications (1)
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