KR100437609B1 - 반도체 메모리 장치의 어드레스 변환 방법 및 그 장치 - Google Patents

반도체 메모리 장치의 어드레스 변환 방법 및 그 장치 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 어드레스 변환 방법 및 그 장치에 관한 것으로, 메모리 디바이스에 어드레스변환테이블을 사용하여 입력된 논리 어드레스를 물리 어드레스로 바꾸어 라이트/리드 동작을 수행함으로써, 데이타 라이트시 상위 어드레스부터 차례로 라이트 동작을 수행할 수 있다. 따라서, 시스템의 동작 속도를 향상시킬 수 있고 소비 전력을 줄일 수 있는 효과가 있다. 이를 위한 본 발명의 반도체 메모리 장치의 어드레스 변환 장치는 라이트 어드레스를 나타내는 논리 어드레스와 논리 메모리에 무효 데이타가 있는 어드레스를 나타내는 무효 논리 어드레스와 상기 논리 메모리와 물리 메모리 사이에 바뀐 어드레스 맵의 갱신을 알리는 어드레스 갱신 신호 및 상기 물리 메모리로 업데이트된 어드레스 맵신호를 수신하여, 수신된 상기 논리 어드레스를 물리 어드레스로 변환하고 변환된 상기 물리 어드레스 중 데이타 입력이 가능한 최상위 물리 어드레스부터 순차적으로 데이타를 저장하고, 수신된 상기 논리 어드레스와 변환된 상기 물리 어드레스가 일치되도록 저장하고, 상기 무효 논리 어드레스에 의해 상기 논리 어드레스의 무효 데이타를 삭제하고, 리드 동작시 수신된 논리 어드레스를 라이트시 저장한 상기 물리 어드레스로 변환하여 데이타를 리드하도록 제어하는 어드레스 변환부와, 상기 어드레스 변환부로 부터의 물리 어드레스와 외부로 부터의 컨트롤 신호를 수신하여 디코딩된 신호를 발생하는 어드레스 디코더부와, 상기 어드레스 디코더부로부터 수신된 신호에 의해 선택된 메모리셀로 데이타를 리드/라이트하는 다수개의 메모리 블록부를구비한 것을 특징으로 한다.

Description

반도체 메모리 장치의 어드레스 변환 방법 및 그 장치{METHOD FOR ADDRESS TRANSLATION OF SEMICONDUCTOR MEMORY DEVICE AND APPARATUS THE SAME}
본 발명은 반도체 메모리 장치의 어드레스 변환 방법 및 그 장치에 관한 것으로, 특히 메모리 디바이스에 어드레스변환테이블을 사용하여 입력된 논리어드레스(logical address)를 물리어드레스(physical address)로 바꾸어 라이트(write)/리드(read) 동작을 수행함으로써, 데이타 라이트시 상위 어드레스부터 차례로 라이트 동작을 수행하도록 한 반도체 메모리 장치의 어드레스 변환 방법 및 그 장치에 관한 것이다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 구성도로서, 외부로부터 컨트롤 신호(CTL)와 어드레스 신호(ADD_ext)를 수신하는 어드레스 디코더부(1)와, 상기 어드레스 디코더부(1)의 출력 신호에 의해 선택된 메모리셀로 데이타를 리드/라이트하는 다수개의 메모리 블록부(M0-Mn)로 구성되어 있다.
도 1과 같이 종래의 구조에서는 외부에서 메모리에 입력되는 어드레스(ADD_ext)가 실제 메모리의 물리 어드레스이다. 따라서 최상위 어드레스부터 라이트(write)되었던 데이타가 무효화(invalidation) - 삭제(erase)를 의미함. 실제 데이타가 메모리에서 지워지는 것이 아니고, 사용되었던 메모리영역의 데이타가 유효한 것으로 분류 함으로써 새로운 데이타를 오버라이트(overwrite)할 수 있음을 의미 - 될 때 도 2a와 같이 유효한 데이타 사이에 빈공간이 생기게 된다. 이때 다시 새로운 데이타가 라이트되고, 무효화되는 동작을 반복하면서 메모리내의 데이타는 최상위 어드레스부터 마지막 어드레스까지 여러 메모리 블록에 산재되어 저장된다.
따라서, 도 3b와 같이 새로 라이트 동작을 수행 하려는 데이타가 데이타 블록 사이의 빈공간 보다 클 경우 새로운 데이타는 하위 어드레스의 빈공간에 라이트 되고, 계속된 라이트/무효화 동작을 수행하면서 메모리 영역은 작은 데이타만을 저장할 수 있는 작은 영역들만이 빈공간으로 남아 사용에 제약을 받게 된다.
따라서 이 작은 공간들을 사용하기 위해서, 메모리를 운용하는 소프트웨어(OS) 또는 메모리 제어기는 새로운 데이타를 라이트할 때 하나의 데이타 블록을 여러 조각으로 분할해 저장하거나 이미 메모리에 저장되어 있던 데이타들을 한곳으로 몰아 재저장하여 공간을 확보하고, 확보된 공간에 새로운 데이타를 저장하여야 한다.
그러나, 종래의 반도체 메모리 장치는 새로운 데이타를 라이트할 때 하나의 데이타 블록을 여러 조각으로 분할하여 저장하는 경우 데이타를 분할하는 구조를 추가로 구성해야 하므로 시스템이 복잡해지고 동작 속도가 저하되는 문제점이 있었다. 그리고, 메모리에 저장되어 있던 데이타들을 한곳으로 몰아 재저장하여 공간을 확보하고 확보된 공간에 새로운 데이타를 저장하는 경우에는 동작 속도가 저하되는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 어드레스 입력단에 있는 어드레스변환테이블을 통해 외부에서 입력되는 논리 어드레스를 물리 어드레스로 변환하여 메모리에 라이트/리드를 수행하도록 함으로써, 즉 논리 어드레스와는 별개의 물리 어드레스로 메모리를 액세스하도록 하여 메모리를 운용하는 소프트웨어에서 데이타 정리 작업등을 수행할 때 메모리가 어드레스변환테이블을 갱신하는 것 만으로 작업을 완료할 수 있도록 함으로써, 시스템의 속도를 향상시키고 전력소비를 줄일 수 있는 반도체 메모리 장치의 어드레스 변환 방법 및 그 장치를 제공하는데 있다.
또한, 본 발명의 다른 목적은 메모리에 저장된 데이타가 항상 상위 메모리에 정렬되어 있어, 사용하지 않는 메모리 블록의 전력을 차단함으로써 소비전력을 효율적으로 관리할 수 있는 반도체 메모리 장치의 어드레스 변환 방법 및 그 장치를 제공하는데 있다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 블록도
도 2a는 종래의 반도체 메모리 장치에서 메모리 내의 특정 데이타가 무효화된 경우를 나타낸 조사 표
도 2b는 종래의 반도체 메모리 장치에서 새로운 데이타가 입력되었을 때 상위 어드레스 영역의 빈공간이 입력된 데이타보다 작아 하위 어드레스 영역의 어드레스에 기록된 경우를 나타낸 조사 표
도 3은 본 발명에 의한 어드레스변환테이블을 내장한 반도체 메모리 장치의 블록도
도 4a는 본 발명에서 사용된 어드레스변환테이블을 통해 논리메모리의 어드레스를 물리메모리의 어드레스로 할당하는 예를 나타낸 조사 표
도 4b는 본 발명의 메모리에서 0번 어드레스의 데이타가 무효화되고 새로운 데이타가 입력되었을 때 논리메모리와 물리메모리의 어드레스 변환을 예로써 나타낸 조사 표
도 5는 본 발명의 메모리에서 어드레스 재할당 및 동기화 과정을 나타낸 조사 표
* 도면의 주요부분에 대한 부호의 설명 *
10 : 어드레스 디코더부 20 : 어드레스 변환부
22 : 룩업테이블제어부 24 : 룩업테이블부
30 : 전원제어부 M0-Mn : 제 n 메모리 블록부
상기 목적을 달성하기 위하여, 본 발명에 의한 반도체 메모리 장치의 어드레스 변환 방법은 논리 어드레스를 물리 어드레스로 변환하는 어드레스변환테이블을 내장한 반도체 메모리 장치의 어드레스 변환 방법에 있어서, 입력된 논리 어드레스를 상기 어드레스변환테이블에서 물리 어드레스로 변환하고 변환된 상기 물리 어드레스에 데이타를 상위 어드레스부터 순차적으로 저장하고 상기 논리 어드레스와 물리 어드레스가 일치되도록 테이블에 저장하는 라이트 동작 단계와, 무효 데이타의 논리 어드레스를 입력 받아 상기 어드레스변환테이블에서 삭제하는 무효 데이타 삭제 단계와, 입력된 논리 어드레스를 상기 어드레스변환테이블에서 라이트시 저장된 물리 어드레스로 변환하여 데이타를 리드하는 리드 동작 단계과, 메모리를 사용하는 소프트웨어에서 메모리공간을 확보하기위해 논리 어드레스의 재할당 작업을 수행하고, 상기 논리 어드레스의 재할당 후 재할당된 어드레스맵을 상기 어드레스변환테이블에 로드하여 테이블을 갱신하는 논리 어드레스 재할당 단계를 구비한 것을 특징으로 한다.
상기 논리 어드레스를 물리 어드레스로 변환하는 과정에서 라이트 동작시 메모리에서 사용 가능한 최상위 어드레스를 할당하고, 상기 물리 어드레스로 변환된 결과를 상기 어드레스변환테이블에 저장하여 리드 동작시 입력된 논리 어드레스에 대해, 상기 라이트 동작시 변환된 물리 어드레스를 테이블에서 찾아 출력시켜주는 것을 특징으로 한다.
상기 어드레스변환테이블에서 받은 물리어드레스정보를 사용하여 메모리블록의 사용 유/무를 판별하고, 이에 따라 전원을 인가하거나 차단하여 전력 소모를 줄이는 전원 제어 단계를 더 구비한 것을 특징으로 한다.
상기 각 메모리 블록의 데이타 유/무를 나타내는 레지스터를 사용하여 메모리블록의 사용 유/무를 판별하고, 이에 따라 전원을 인가하거나 차단하여 전력 소모를 줄이는 전원 제어 단계를 더 구비한 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 어드레스 변환장치는 라이트 어드레스를 나타내는 논리 어드레스와 논리 메모리에 무효 데이타가 있는 어드레스를 나타내는 무효 논리 어드레스와 상기 논리 메모리와 물리 메모리 사이에 바뀐 어드레스 맵의 갱신을 알리는 어드레스 갱신 신호 및 상기 물리 메모리로 업데이트된 어드레스 맵신호를 수신하여, 수신된 상기 논리 어드레스를 물리 어드레스로 변환하고 변환된 상기 물리 어드레스 중 데이타 입력이 가능한 최상위 물리 어드레스부터 순차적으로 데이타를 저장하고, 수신된 상기 논리 어드레스와 변환된 상기 물리 어드레스가 매칭되도록 저장하고, 상기 무효 논리 어드레스에 의해 상기 논리 어드레스의 무효 데이타를 삭제하고, 리드 동작시 수신된 논리 어드레스를 라이트시 저장한 상기 물리 어드레스로 변환하여 데이타를 리드하도록 제어하는 어드레스 변환부를 구비한 것을 특징으로 한다.
상기 어드레스 변환부는 상기 논리 어드레스의 재할당 작업을 수행하고 상기 논리 어드레스의 재할당 후에 재할당된 어드레스맵을 어드레스변환테이블에 로드하여 테이블을 갱신하는 것을 더 구비한 것을 특징으로 한다.
상기 어드레스 변환부로부터 물리 어드레스 정보를 수신하여 메모리블록의 사용 유/무를 판별하고, 이에 따라 전원을 인가하거나 차단하여 전력 소모를 줄이는 전원 제어부는 더 구비한 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 다른 반도체 메모리 장치의 어드레스 변환 장치는 라이트 어드레스를 나타내는 논리 어드레스와 논리 메모리에 무효 데이타가 있는 어드레스를 나타내는 무효 논리 어드레스와 상기 논리 메모리와 물리 메모리 사이에 바뀐 어드레스 맵의 갱신을 알리는 어드레스 갱신 신호 및 상기 물리 메모리로 업데이트된 어드레스 맵신호를 수신하여, 수신된 상기 논리 어드레스를 물리 어드레스로 변환하고 변환된 상기 물리 어드레스 중 데이타 입력이 가능한 최상위 물리 어드레스부터 순차적으로 데이타를 저장하고, 수신된 상기 논리 어드레스와 변환된 상기 물리 어드레스가 매칭되도록 저장하고, 상기 무효 논리 어드레스에 의해 상기 논리 어드레스의 무효 데이타를 삭제하고, 리드 동작시 수신된 논리 어드레스를 라이트시 저장한 상기 물리 어드레스로 변환하여 데이타를 리드하도록 제어하는 어드레스 변환부와, 상기 어드레스 변환부로 부터의 물리 어드레스와 외부로 부터의 컨트롤 신호를 수신하여 디코딩된 신호를 발생하는 어드레스 디코더부와, 상기 어드레스 디코더부로부터 수신된 신호에 의해 선택된 메모리셀로 데이타를 리드/라이트하는 다수개의 메모리 블록부를 구비한 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 3은 본 발명에 의한 반도체 메모리 장치의 블록도로서, 다수개의 메모리 블록부(Mn), 어드레스 디코더부(10), 룩업테이블제어부(22) 및 룩업테이블부(24)로 구성된 어드레스 변환부(20), 전원 제어부(30)를 구비한다.
상기 어드레스 변환부(20)의 상기 룩업테이블제어부(22)는 외부로부터 논리 어드레스(ADD_ext)와 무효 논리 어드레스(INVADD)와 메모리에 바뀐 어드레스 맵의 갱신을 알리는 신호(UPDATE) 및 논리 어드레스 테이블로 업데이트된 어드레스맵신호(LADD: Logical ADDress table)를 수신하여 테이블제어신호(TC: Table Control)와 어드레스(ADD:ADDress)를 상기 룩업테이블부(24)로 발생한다.
상기 어드레스 변환부(20)의 상기 룩업테이블부(24)는 상기 룩업테이블제어부(22)로부터 상기 테이블제어신호(TC)와 어드레스(ADD)를 수신하여 물리 어드레스 신호(PADD: Physical ADDress)를 상기 어드레스 디코더부(10)로 발생한다.
상기 어드레스 변환부(20)는 외부로부터 수신된 논리 어드레스(라이트 어드레스)(ADD_ext)를 물리 어드레스로 변환하고 변환된 상기 물리 어드레스 중 데이타 입력이 가능한 최상위 물리 어드레스부터 순차적으로 데이타를 저장하고, 수신된 상기 논리 어드레스(ADD_ext)와 변환된 상기 물리 어드레스가 일치되도록 테이블에 저장한다. 그리고, 무효 논리어드레스(INVADD)를 수신 받아 상기 어드레스 변환부(20)에서 삭제한다.
또한, 리드 동작에서는 수신된 논리 어드레스(리드 어드레스)(ADD_ext)를 상기 어드레스 변환부(20)에서 라이트시 저장한 물리 어드레스로 변환하여 데이타를 리드한다.
또한, 논리 어드레스의 재할당 시에는 메모리를 사용하는 소프트웨어 또는 메모리 관리기에서 메모리 공간을 확보하기위해 논리 어드레스의 재할당 작업을 수행한다. 상기 논리 어드레스의 재할당 후 재할당된 어드레스 맵을 상기 어드레스 변환부(20)에 로드하여 테이블을 갱신한다.
상기 어드레스 디코더부(10)는 외부로부터 컨트롤 신호(CTL)와 상기 어드레스 변환부(20)로부터 상기 물리어드레스신호(PADD)를 수신하여 디코딩된 신호를 상기 메모리 블록부(Mn)로 발생한다.
상기 메모리 블록부(Mn)는 상기 어드레스 디코더부(10)로부터 수신된 신호에 의해 선택된 메모리셀로 데이타를 리드/라이트한다.
그리고, 상기 전원제어부(30)는 상기 어드레스 변환부(20)로부터 물리어드레스정보를 수신하여 상기 메모리 블록부(Mn)의 사용 유/무를 판별하고, 이에 따라 전원을 인가하거나 차단하여 전력소모를 최소화한다.
그러면, 상기 구성을 갖는 본 발명의 반도체 메모리 장치의 동작에 대해 설명하기로 한다.
먼저, 라이트 동작시 외부로부터 수신된 논리 어드레스(ADD_ext)는 어드레스 입력단에 있는 상기 어드레스 변환부(20)에 저장된다. 상기 어드레스 변환부(20)에서는 수신된 상기 논리 어드레스(ADD_ext)를 물리 어드레스로 변환하여 변환된 상기 물리 어드레스에 데이타를 저장한다.
상기 어드레스 변환부(20)는 라이트한 데이타의 논리 어드레스와 함께 물리 어드레스를 함께 저장하고 있으며, 리드시 수신된 논리 어드레스는 상기 어드레스 변환부(20)에서 물리 어드레스로 변환되어 데이타를 읽게 된다.
상기 어드레스 변환부(20)는 라이트 어드레스(논리 어드레스)가 입력되면 사용 가능한 물리 어드레스 중 최상위 어드레스를 출력한다. 이때의 최상위 어드레스는 무효화된 물리 어드레스가 있을 경우 이를 포함한다. 즉, 물리 메모리에 저장되는 데이타는 항상 상위 어드레스에 최적화되어 항시 사용할 수 있는 메모리 공간이 최대가 되도록 관리된다.
도 4는 본 발명에서 사용된 어드레스 변환부(20)를 통해 논리 어드레스를 물리 어드레스에 맵핑(mapping)하는 예를 나타낸 것이다. 메모리를 사용하는 소프트웨어 또는 운영체계(이하, '소프트웨어'로 통일)는 내부적으로 사용하고 있는 메모리의 어드레스 맵을 가지고 있으며, 도 4의 논리 메모리는 소프트웨어가 인식하고 있는 어드레스 및 저장된 데이타를 나타낸다. 참고로, 종래의 메모리를 사용하는 소프트웨어는 물리 메모리의 어드레스 맵을 가지고 메모리에 라이트/리드 동작을 수행한다.
먼저, 도 4a는 어드레스 변환부(20)를 통해 논리 메모리의 어드레스를 물리메모리의 어드레스로 할당하는 예를 나타낸 것이다. 도시된 바와 같이, 논리 어드레스 0, 2-3, 8-A 번지에 저장된 3개의 데이타 블록이 상기 어드레스 변환부(20)를 통해 물리 메모리에 순차적으로 저장된 것을 알 수 있다.
도 4b는 본 발명의 메모리에서 0번 어드레스의 데이타가 무효화되고 새로운 데이타가 입력되었을 때 논리 메모리와 물리 메모리의 어드레스변환의 예로써, 논리 어드레스 0번지에 저장되었던 데이타가 무효 데이타이고, 새로운 데이타가 논리 어드레스 8-A 번지에 라이트되었을 때를 나타낸 것이다.
도 4b에 도시된 바와 같이, 소프트웨어에서는 데이타를 연속적인 어드레스에 저장하려고 하기때문에 라이트할 데이타가 논리 어드레스 0-1, 또는 4-5번지에 들어가지 못하고 8-A번지에 라이트를 한다. 그러나, 상기 어드레스 변환부(20)에서는 비어있는 최상위 어드레스인 물리 어드레스 0, 5-6 번지를 할당하여 순차적으로 데이타를 저장한다. 하지만 논리 메모리상으로는 여전히 데이타들이 분산 저장되어 있다. 즉, 소프트웨어가 인식하는 메모리는 논리 메모리이므로 새로운 데이타를 메모리에 라이트하려 할 때 실제 메모리에 저장할 공간이 충분하지만 데이타를 라이트할 수 없는 경우가 발생할 수 있다. 이러한 경우 소프트웨어에서는 논리 메모리의 어드레스 공간을 재할당(address realocation)하는 작업을 하게 된다. 이는 소프트웨어 내부의 어드레스 맵을 수정하는 것이며, 실제 물리 메모리에서 리드/라이트 작업을 수행하지는 않는다. 어드레스 맵을 수정 한후 논리 메모리와 메모리 내부의 어드레스 변환부(20)의 어드레스 맵이 일치하지 않으므로 동기화 작업을 수행해야 한다. 이때, 메모리에 바뀐 어드레스 맵의 갱신을 알리는 신호(UPDATE)와 함께 논리 어드레스 테이블로 업데이트(Updata)된 어드레스 맵을 보냄으로써 동기화 작업이 행해진다.
도 5는 본 발명의 메모리에서 어드레스 재할당 및 동기화 과정을 나타낸 조사 표이다.
소프트웨어에서 내부적으로 논리 어드레스와 재할당 작업을 수행한 후 결과를 어드레스 변환부(20)에 로드하여 테이블을 갱신한다. 도시된 바와 같이, 실제 물리 메모리의 어드레스에는 변화가 없다.
종래의 메모리 구조와는 달리 본 발명의 메모리는 반복적인 라이트/무효 작업을 수행하여도 데이타는 항상 최상위 어드레스 영역에 저장된다. 메모리에 저장된 데이타가 증가함에 따라 상위 어드레스 영역의 메모리 블록부터 데이타가 채워지며, 하위 어드레스 영역의 메모리 블록은 비어있는 상태가 된다. 예를 들어, 도 4a의 물리 메모리에서 0-3번지, 4-7번지, 8-B 번지가 각각 메모리 블록 0,1,2의 어드레스를 나타낼 때 데이타는 0-4번지에만 존재하므로 메모리 블록 2, 3,......,n은 비어있다. 따라서 새로운 데이타가 라이트될 것을 대비하여 메모리 블록 0-2 또는 0-3 정도에만 전원을 인가하고, 하위 어드레스 영역의 메모리 블록(3-n 또는 4-n)은 전원을 차단하여도 동작에 영향을 주기 않는다. 다만, 새로운 데이타의 라이트가 있을 때 라이트되는 데이타량에 따라 미리 하위 어드레스 영역의 메모리 블록에 전원을 인가하여 후속 라이트 동작시 지장을 받지 않도록 전원제어를 하여야 한다. 이를 위해 본 발명의 반도체 메모리 장치는 전원 제어부(30)를 구비하고 있다.
상기 전원 제어부(30)는 상기 어드레스 변환부(20)에서 사용되지 않는 물리 어드레스 데이타를 받아 사용하지 않는 메모리 블록의 전원을 차단하여 전력소비를 최적화한다. 그러나, 어드레스 변환부(20)를 사용하지 않는 구조에서는 각 메모리블록의 데이타 유/무를 나타내는 레지스터(메모리 블록 별 1비트)를 사용하여 사용하지 않는 메모리 블록의 전원을 차단함으로써 전력소비를 줄일 수 있다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 메모리 장치의 어드레스 변환 방법 및 그 장치에 의하면, 어드레스 변환부(20)를 이용하여 외부에서 수신된 논리 어드레스를 물리 어드레스로 변환하여 메모리에 라이트/리드를 수행한다. 즉, 논리 어드레스와는 별개의 물리 어드레스로 메모리를 액세스하므로 메모리를 운용하는 소프트웨어에서 데이타 정리 작업등을 수행할 때 메모리는 어드레스 변환테이블을 갱신하는 것만으로 작업을 완료할 수 있어 시스템의 속도를 향상시킬 수 있고 전력 소비를 최소화 할 수 있는 효과가 있다.
또한, 본 발명에 의한 반도체 메모리 장치의 어드레스 변환 방법 및 그 장치는 저장된 데이타가 항상 상위 메모리에 정렬되어 있어, 사용하지 않는 메모리 블록의 전력을 차단함으로써 소비전력을 효율적으로 관리 할 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (11)

  1. 논리 어드레스를 물리 어드레스로 변환하는 어드레스변환테이블을 내장한 반도체 메모리 장치의 어드레스 변환 방법에 있어서,
    입력된 논리 어드레스를 상기 어드레스변환테이블에서 물리 어드레스로 변환하고 변환된 상기 물리 어드레스에 데이타를 상위 어드레스부터 순차적으로 저장하고 상기 논리 어드레스와 물리 어드레스가 일치되도록 테이블에 저장하는 라이트 동작 단계와,
    무효 데이타의 논리 어드레스를 입력 받아 상기 어드레스변환테이블에서 삭제하는 무효 데이타 삭제 단계와,
    입력된 논리 어드레스를 상기 어드레스변환테이블에서 라이트시 저장된 물리 어드레스로 변환하여 데이타를 리드하는 리드 동작 단계과,
    메모리를 사용하는 소프트웨어에서 메모리공간을 확보하기위해 논리 어드레스의 재할당 작업을 수행하고, 상기 논리 어드레스의 재할당 후 재할당된 어드레스맵을 상기 어드레스변환테이블에 로드하여 테이블을 갱신하는 논리 어드레스 재할당 단계를 구비한 것을 특징으로 하는 반도체 메모리 장치의 어드레스 변환 방법.
  2. 제 1 항에 있어서,
    상기 논리 어드레스를 물리 어드레스로 변환하는 과정에서 라이트 동작시 메모리에서 사용 가능한 최상위 어드레스를 할당하고, 상기 물리 어드레스로 변환된결과를 상기 어드레스변환테이블에 저장하여 리드 동작시 입력된 논리 어드레스에 대해, 상기 라이트 동작시 변환된 물리 어드레스를 테이블에서 찾아 출력시켜주는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 변환 방법.
  3. 제 1 항에 있어서,
    상기 어드레스변환테이블에서 받은 물리어드레스정보를 사용하여 메모리블록의 사용 유/무를 판별하고, 이에 따라 전원을 인가하거나 차단하여 전력 소모를 줄이는 전원 제어 단계를 더 구비한 것을 특징으로 하는 반도체 메모리 장치의 어드레스 변환 방법.
  4. 제 1 항에 있어서,
    각 메모리 블록의 데이타 유/무를 나타내는 레지스터를 사용하여 메모리블록의 사용 유/무를 판별하고, 이에 따라 전원을 인가하거나 차단하여 전력 소모를 줄이는 전원 제어 단계를 더 구비한 것을 특징으로 하는 반도체 메모리 장치의 어드레스 변환 방법.
  5. 반도체 메모리 장치의 어드레스 변환 장치에 있어서,
    라이트 어드레스를 나타내는 논리 어드레스와 논리 메모리에 무효 데이타가 있는 어드레스를 나타내는 무효 논리 어드레스와 상기 논리 메모리와 물리 메모리 사이에 바뀐 어드레스 맵의 갱신을 알리는 어드레스 갱신 신호 및 상기 물리 메모리로 업데이트된 어드레스 맵신호를 수신하여, 수신된 상기 논리 어드레스를 물리 어드레스로 변환하고 변환된 상기 물리 어드레스 중 데이타 입력이 가능한 최상위 물리 어드레스부터 순차적으로 데이타를 저장하고, 수신된 상기 논리 어드레스와 변환된 상기 물리 어드레스가 매칭되도록 저장하고, 상기 무효 논리 어드레스에 의해 상기 논리 어드레스의 무효 데이타를 삭제하고, 리드 동작시 수신된 논리 어드레스를 라이트시 저장한 상기 물리 어드레스로 변환하여 데이타를 리드하도록 제어하는 어드레스 변환부를 구비한 것을 특징으로 하는 어드레스 변환 장치.
  6. 제 5 항에 있어서, 상기 어드레스 변환부는,
    상기 논리 어드레스의 재할당 작업을 수행하고 상기 논리 어드레스의 재할당 후에 재할당된 어드레스맵을 어드레스변환테이블에 로드하여 테이블을 갱신하는 것을 더 구비한 것을 특징으로 하는 반도체 메모리 장치의 어드레스 변환 장치.
  7. 제 5 항에 있어서,
    상기 어드레스 변환부로부터 물리 어드레스 정보를 수신하여 메모리블록의 사용 유/무를 판별하고, 이에 따라 전원을 인가하거나 차단하여 전력 소모를 줄이는 전원 제어부는 더 구비한 것을 특징으로 하는 반도체 메모리 장치의 어드레스 변환 장치.
  8. 반도체 메모리 장치의 어드레스 변환 장치에 있어서,
    라이트 어드레스를 나타내는 논리 어드레스와 논리 메모리에 무효 데이타가 있는 어드레스를 나타내는 무효 논리 어드레스와 상기 논리 메모리와 물리 메모리 사이에 바뀐 어드레스 맵의 갱신을 알리는 어드레스 갱신 신호 및 상기 물리 메모리로 업데이트된 어드레스 맵신호를 수신하여, 수신된 상기 논리 어드레스를 물리 어드레스로 변환하고 변환된 상기 물리 어드레스 중 데이타 입력이 가능한 최상위 물리 어드레스부터 순차적으로 데이타를 저장하고, 수신된 상기 논리 어드레스와 변환된 상기 물리 어드레스가 매칭되도록 저장하고, 상기 무효 논리 어드레스에 의해 상기 논리 어드레스의 무효 데이타를 삭제하고, 리드 동작시 수신된 논리 어드레스를 라이트시 저장한 상기 물리 어드레스로 변환하여 데이타를 리드하도록 제어하는 어드레스 변환부와,
    상기 어드레스 변환부로 부터의 물리 어드레스와 외부로 부터의 컨트롤 신호를 수신하여 디코딩된 신호를 발생하는 어드레스 디코더부와,
    상기 어드레스 디코더부로부터 수신된 신호에 의해 선택된 메모리셀로 데이타를 리드/라이트하는 다수개의 메모리 블록부를 구비한 것을 특징으로 하는 반도체 메모리 장치의 어드레스 변환 장치.
  9. 제 8 항에 있어서, 상기 어드레스 변환부는,
    상기 논리 어드레스의 재할당 작업을 수행하고 상기 논리 어드레스의 재할당 후에 재할당된 어드레스맵을 어드레스변환테이블에 로드하여 테이블을 갱신하는 것을 더 구비한 것을 특징으로 하는 반도체 메모리 장치의 어드레스 변환 장치.
  10. 제 8 항에 있어서,
    상기 어드레스 변환부로부터 물리 어드레스 정보를 수신하여 메모리블록의 사용 유/무를 판별하고, 이에 따라 상기 메모리 블록부로 전원을 인가하거나 차단하여 전력 소모를 줄이는 전원 제어부는 더 구비한 것을 특징으로 하는 반도체 메모리 장치의 어드레스 변환 장치.
  11. 제 8 항에 있어서,
    상기 다수개의 메모리 블록부의 데이타 유/무를 나타내는 레지스터를 사용하여 상기 메모리 블록부의 사용 유/무를 판별하고, 이에 따라 상기 메모리 블록부로 전원을 인가하거나 차단하여 전력 소모를 줄이는 전원 제어부를 더 구비한 것을 특징으로 하는 반도체 메모리 장치의 어드레스 변환 장치.
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW594743B (en) * 2001-11-07 2004-06-21 Fujitsu Ltd Memory device and internal control method therefor
US7010656B2 (en) * 2003-01-28 2006-03-07 Intel Corporation Method and apparatus for memory management
US7447937B2 (en) * 2003-08-21 2008-11-04 International Business Machines Corporation Method for generating sparse logical volume mirrors within data storage systems
KR100611305B1 (ko) * 2004-11-25 2006-08-10 삼성전자주식회사 주소 맵핑 방법 및 장치
US8161524B2 (en) * 2005-01-13 2012-04-17 Samsung Electronics Co., Ltd. Method and portable storage device for allocating secure area in insecure area
US7728744B2 (en) * 2005-10-26 2010-06-01 Analog Devices, Inc. Variable length decoder system and method
US8024551B2 (en) * 2005-10-26 2011-09-20 Analog Devices, Inc. Pipelined digital signal processor
US8285972B2 (en) 2005-10-26 2012-10-09 Analog Devices, Inc. Lookup table addressing system and method
US20070180187A1 (en) * 2006-02-01 2007-08-02 Keith Olson Reducing power consumption by disabling refresh of unused portions of DRAM during periods of device inactivity
KR100721021B1 (ko) * 2006-02-15 2007-05-23 삼성전자주식회사 반도체 메모리 장치의 버스트 리드 회로 및 버스트 데이터출력 방법
US7515500B2 (en) * 2006-12-20 2009-04-07 Nokia Corporation Memory device performance enhancement through pre-erase mechanism
JP4497184B2 (ja) 2007-09-13 2010-07-07 ソニー株式会社 集積装置およびそのレイアウト方法、並びにプログラム
US8301990B2 (en) * 2007-09-27 2012-10-30 Analog Devices, Inc. Programmable compute unit with internal register and bit FIFO for executing Viterbi code
DE102007051345A1 (de) * 2007-10-26 2009-04-30 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Explosivstoffladung
KR101416879B1 (ko) 2008-10-06 2014-08-07 삼성전자주식회사 비휘발성 메모리의 동작 방법
US8412880B2 (en) * 2009-01-08 2013-04-02 Micron Technology, Inc. Memory system controller to manage wear leveling across a plurality of storage nodes
US9680608B2 (en) 2014-06-27 2017-06-13 Silicon Laboratories Inc. Communication protocol with reduced overhead
KR102395538B1 (ko) * 2017-04-28 2022-05-10 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
KR102540964B1 (ko) 2018-02-12 2023-06-07 삼성전자주식회사 입출력 장치의 활용도 및 성능을 조절하는 메모리 컨트롤러, 애플리케이션 프로세서 및 메모리 컨트롤러의 동작

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11110283A (ja) * 1997-08-08 1999-04-23 Toshiba Corp 不揮発性半導体メモリシステムの制御方法
KR19990075161A (ko) * 1998-03-18 1999-10-15 김영환 플래시 메모리 어레이 액세스 방법 및 장치
KR20000006562A (ko) * 1998-06-30 2000-01-25 이데이 노부유끼 데이타기억장치및데이타처리시스템및방법
KR20000070451A (ko) * 1997-12-05 2000-11-25 히가시 데쓰로 기억장치 및 액세스방법
JP2001067258A (ja) * 1999-08-25 2001-03-16 Mitsubishi Electric Corp フラッシュメモリ内蔵半導体装置及びフラッシュメモリアドレス変換方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07281948A (ja) 1994-04-06 1995-10-27 Mitsubishi Electric Corp メモリ制御装置
US5848247A (en) 1994-09-13 1998-12-08 Hitachi, Ltd. Microprocessor having PC card interface
US5844914A (en) 1996-05-15 1998-12-01 Samsung Electronics, Co. Ltd. Test circuit and method for refresh and descrambling in an integrated memory circuit
US6148388A (en) 1997-07-22 2000-11-14 Seagate Technology, Inc. Extended page mode with memory address translation using a linear shift register
JP2002007209A (ja) * 2000-06-26 2002-01-11 Fujitsu Ltd データ処理装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11110283A (ja) * 1997-08-08 1999-04-23 Toshiba Corp 不揮発性半導体メモリシステムの制御方法
KR20000070451A (ko) * 1997-12-05 2000-11-25 히가시 데쓰로 기억장치 및 액세스방법
KR19990075161A (ko) * 1998-03-18 1999-10-15 김영환 플래시 메모리 어레이 액세스 방법 및 장치
KR20000006562A (ko) * 1998-06-30 2000-01-25 이데이 노부유끼 데이타기억장치및데이타처리시스템및방법
JP2001067258A (ja) * 1999-08-25 2001-03-16 Mitsubishi Electric Corp フラッシュメモリ内蔵半導体装置及びフラッシュメモリアドレス変換方法

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