KR101416879B1 - 비휘발성 메모리의 동작 방법 - Google Patents

비휘발성 메모리의 동작 방법 Download PDF

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Abstract

본 발명의 실시예에 따른 비휘발성 메모리의 동작 방법은, 통상적인 프로그래밍 동작에서는 비휘발성 메모리의 상태를 한쪽 방향으로만 천이시킨다.

Description

비휘발성 메모리의 동작 방법{Operation method of non-volatile memory}
본 발명의 실시예는 비휘발성 메모리의 동작 방법에 관한 것으로써, 예를 들어, 비휘발성 메모리의 상태를 한쪽 방향으로만 천이시키는 비휘발성 메모리의 동작 방법에 관한 것이다.
기존의 DRAM이나 SRAM 과는 다른 종류의 형태로 정보를 저장할 수 있는 새로운 메모리 셀들이 개발되고 있다. 예를 들어, ferroelectric RAM (FeRAM), MRAM, PRAM 또는 ReRAM 등이 있다. 그 중에서 PRAM과 ReRAM 등은 기억저장장치가 실리콘이 아닌 재료로 구성되어 있기 때문에, 3차원적인 적층구조와도 결합할 수 있어 더욱 더 각광받고 있다.
본 발명의 실시예가 이루고자 하는 기술적 과제는, 비휘발성 메모리의 상태를 한쪽 방향으로만 천이시키는 비휘발성 메모리의 동작 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 비휘발성 메모리의 동작 방법은, 태그, 논리 주소(logical address)와 물리 주소(physical address)가 각각 기록되는 복수개의 행들을 포함하는 룩-업 테이블의 특정 행에 제1논리 주소와 제1물리 주소를 기록하고, 상기 제1논리 주소에 매핑되는 상기 제1물리 주소가 가리키는 데이터 저장 공간에 제1데이터를 프로그래밍 하는 단계; 및 상기 제1논리 주소에 매핑되어 있는 데이터를 제2데이터로 변경하라는 명령을 수신하면, 상기 룩-업 테이블의 다른 행에 상기 제1논리 주소와 제2물리 주소를 기록하고, 상기 제2물리 주소가 가리키는 데이터 저장 공간에 상기 제2데이터를 프로그래밍 하는 단계를 구비한다.
상기 룩-업 테이블과 상기 데이터 저장 공간을 구성하는 비트들은, 제1상태와 제2상태를 가지는 ReRAM으로 구현된다. 상기 단계들에서, 상기 룩-업 테이블과 상기 데이터 저장 공간을 구성하는 비트들의 값은, 상기 ReRAM의 제1상태에 대응되는 제1값에서 상기 ReRAM의 제2상태에 대응되는 제2값으로 변경된다. 상기 룩-업 테이블과 상기 데이터 저장 공간을 구성하는 비트들의 값은, 상기 제2값에서 상기 제1값으로는 변경되지 않을 수 있다.
상기 ReRAM의 제1상태는 저항이 낮은 상태일 수 있고, 상기 ReRAM의 제2상태는 저항이 높은 상태일 수 있다. 상기 ReRAM이 제2상태를 가지도록 하기 위한 제2전압 펄스의 전압 레벨은, 상기 ReRAM이 제1상태를 가지도록 하기 위한 제1전압 펄스의 전압 레벨보다 높을 수 있다. 상기 제2전압 펄스의 폭은 상기 제1전압 펄스의 폭보다 작을 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리의 동작 방법은, 상기 룩-업 테이블에서 상기 제1논리 주소가 기록되어 있는 행의 태그를 제1값에서 제2값으로 변경하는 단계를 더 구비할 수 있다. 상기 제1논리 주소에 매핑되어 있는 상기 제1데이터를 제2데이터로 변경하라는 명령을 수신하면, 상기 제2물리 주소가 가리키는 데이터 저장 공간에 상기 제2데이터를 기입하는 단계 이전에, 상기 제1논리 주소가 기록되어 있는 행의 태그를 제1값에서 제2값으로 변경한다.
본 발명의 실시예에 따른 비휘발성 메모리의 동작 방법은, 비휘발성 메모리의 상태를 한쪽 방향으로만 천이시킴으로써, 비휘발성 메모리의 상태를 신뢰성 있게 만들 수 있다.
본 발명의 실시예와 본 발명의 실시예의 동작상의 이점 및 본 발명의 실시예에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
ReRAM은 소정의 데이터 저장 물질을 구비한다. 데이터 저장 물질에는, 니켈 산화막(NiO), 바나듐 산화막(V2O5), 아연 산화막(ZnO), 니오븀 산화막(Nb2O5), 티타늄 산화막(TiO2), 텅스텐 산화막(WO3) 또는 코발트 산화막(CoO) 중 어느 하나가 사용될 수 있다.
데이터 저장 물질의 저항 값에 따라 ReRAM의 상태가 결정된다. ReRAM의 상태에는 셋 상태와 리셋 상태가 있다. 셋 상태는 저항이 낮은 상태이고 리셋 상태는 저항이 높은 상태이다. 데이터 저장 물질에 인가되는 전압 레벨을 조절함으로써, ReRAM의 상태를 셋 상태로 만들 수도 있고, 리셋 상태로 만들 수도 있다. 그리고, 소정 범위의 전압을 인가하면, ReRAM의 상태를 바꾸지 않으면서 ReRAM의 상태를 검출할 수 있다.
도 1은 본 발명의 실시예에 따른 비휘발성 메모리의 동작 방법이 적용되는 ReRAM의 전압-전류 특성 그래프이다.
도 1에서 가로축은 ReRAM(구체적으로는 데이터 저장 물질)에 인가되는 인가 전압을 나타내고, 세로축은 인가 전압에 따라 ReRAM(구체적으로는 데이터 저장 물질)에 흐르는 전류를 나타낸다. 이하에서, ReRAM에 인가되는 전압, ReRAM에 흐르는 전류, 또는 ReRAM의 저항은, 데이터 저장 물질에 인가되는 전압, 데이터 저장 물질에 흐르는 전류, 또는 데이터 저장 물질의 저항을 나타내는 것으로 한다.
도 1을 참조하면, ReRAM에 제2전압(V2)보다 큰 전압이 인가되면, 소프트 브레이크 다운(soft breakdown)이 발생한다. 소프트 브레이크 다운이 발생하면 ReRAM의 데이터 저장 물질은 도전성을 띄고, 그에 따라 ReRAM의 저항은 낮아진다. 즉, ReRAM은 셋 상태로 천이된다. 도 1의 도면부호 T2는 소프트 브레이크 다운이 발생함에 따라 ReRAM이 셋 상태로 천이되는 것을 표현한다. 또한, 도면부호 G1은 셋 상태의 ReRAM의 전류-전압 특성을 나타낸다. 도면부호 G1을 참조하면, 셋 상태에서 ReRAM의 저항이 낮은 것을 알 수 있다.
ReRAM에 제1전압(V1)보다 높고 제2전압(V2)보다 낮은 전압이 인가되면, ReRAM의 데이터 저장 물질의 도전성이 사라지고, 그에 따라 ReRAM의 저항은 높아진다. 즉, ReRAM은 리셋 상태로 천이된다. 도 1의 도면부호 T1은 ReRAM이 리셋 상태로 천이되는 것을 표현한다. 또한, 도면부호 G2은 리셋 상태의 ReRAM의 전류-전압 특성을 나타낸다. 도면부호 G2를 참조하면, 리셋 상태에서 ReRAM의 저항이 높은 것을 알 수 있다.
ReRAM의 리셋 상태를 데이터 '0'에 대응시키고, ReRAM의 셋 상태를 데이터 '1'에 대응시킬 수 있다. 그에 따라, ReRAM의 두 가지 상태에 기초하여 1비트의 데이터를 저장할 수 있다.
다시 도 1을 참조하면, ReRAM에 인가되는 전압이 제1전압(V1)보다 낮은 경우, ReRAM의 상태에 따라 ReRAM에 흐르는 전류량이 달라진다(도면부호 G1과 G2 참조). 이 점을 이용하여, 제1전압(V1) 이하의 전압을 ReRAM에 인가하면, ReRAM이 셋 상태에 있는지 리셋 상태에 있는지를 알 수 있다. 그에 따라, ReRAM에 저장된 데이터가 '1'인지 '0'인지 독출할 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리의 동작 방법은, 프로그래밍 할 때ReRAM을 리셋 상태에서 셋 상태로만 천이시키고 셋 상태에서 리셋 상태로는 천이시키지 않는다. 리셋 상태에 비하여 셋 상태는 신뢰성 있게 달성할 수 있다는 점을 이용한 것이다. 전압 펄스의 폭을 충분히 작게 하고, 전압 펄스의 전압 레벨을 충분히 크게 함으로써, 셋 상태를 신뢰성 있게 달성할 수 있다.
한편, ReRAM을 셋 상태에서 리셋 상태로 천이시키는 리프레시 동작은, 모든 ReRAM에 대하여 주기적으로 또는 비주기적으로 실시한다. 리프레시 동작은 프로그래밍 동작 횟수보다 훨씬 적은 횟수만이 수행되어도 무방하다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 비휘발성 메모리의 동작 방법을 설명하기 위한 도면이다.
도 2a를 참조하면, 룩-업 테이블(LUT)과 데이터 저장 공간을 구성하는 비트들은 '0'으로 초기화되어 있다. 여기에서 '0'은 ReRAM의 리셋 상태에 대응될 수 있다. 룩-업 테이블(LUT)은 복수개의 행들(ROW1~16)을 포함한다. 복수개의 행들(ROW1~16) 각각에는, 태그(TAG), 논리 주소(logical address ; LA)와 물리 주소(physical address ; PA)가 각각 기록된다. 데이터 저장 공간에는, 물리 주소(PA)에 따라 데이터가 기입된다.
도 2b는 제1논리 주소(0001)에 매핑되는 데이터 저장 공간에 제1데이터(D1)를 기입하는 과정을 설명하기 위한 도면이다.
도 2b를 참조하면, 룩-업 테이블(LUT)의 첫 번째 행(ROW1)에 제1논리 주 소(0001)와 제1물리 주소(0001)를 기록한다. 이 과정은 제1논리 주소(0001)와 제1물리 주소(0001)를 매핑하는 과정이다. 다음으로, 제1논리 주소(0001)에 매핑되는 제1물리 주소(0001)가 가리키는 데이터 저장 공간에 제1데이터(D1)를 프로그래밍 한다.
도 2c는 제2논리 주소(0010)에 매핑되는 데이터 저장 공간에 제2데이터(D2)를 기입하는 과정을 설명하기 위한 도면이다.
도 2c를 참조하면, 룩-업 테이블(LUT)의 두 번째 행(ROW2)에 제2논리 주소(0010)와 제2물리 주소(0010)를 기록한다. 이 과정은 제2논리 주소(0010)와 제2물리 주소(0010)를 매핑하는 과정이다. 다음으로, 제2논리 주소(0010)에 매핑되는 제2물리 주소(0010)가 가리키는 데이터 저장 공간에 제2데이터(D2)를 프로그래밍 한다. 여기에서는, 제2물리 주소(0010)는 제1물리 주소(0001)의 다음 물리 주소 인 것으로 설명되었으나, 제2물리 주소(0010)는 제1물리 주소(0001)와 무관한 임의의 물리 주소 일 수도 있다.
도 2d는 제1논리 주소(0001)에 매핑되어 있는 데이터를 제3데이터(D3)로 변경하는 과정을 설명하기 위한 도면이다.
도 2d를 참조하면, 룩-업 테이블(LUT)에서 제1논리 주소(0001)가 기록되어 있는 첫 번째 행(ROW1)에 위치하는 태그를 '0'에서 '1'로 변경한다. 이것은 첫 번째 행(ROW1)을 인밸리드(invalid) 행으로 만들겠다는 의미이다. 또한, 첫 번째 행(ROW1)에 기록되어 있는 제1물리 주소(0001)에 저장된 제1데이터(D1)는 인밸리드(invalid) 데이터라는 것을 의미한다.
다음으로, 룩-업 테이블(LUT)의 세 번째 행(ROW3)에 제1논리 주소(0001)와 제3물리 주소(0011)를 기록한다(매핑하는 과정). 다음으로, 제1논리 주소(0001)에 매핑되는 제3물리 주소(0011)가 가리키는 데이터 저장 공간에 제3데이터(D3)를 프로그래밍 한다.
도 3은 도 2의 과정 이후에 다른 데이터들을 프로그래밍 하는 모습을 나타낸다.
도 3을 참조하면, 제1논리 주소(0001)에 매핑되어 있는 데이터를 제4데이터(D4)로 변경하라는 명령이 수신되면, 룩-업 테이블(LUT)에서 제1논리 주소(0001)가 기록되어 있는 세 번째 행(ROW3)에 위치하는 태그를 '0'에서 '1'로 변경한다. 룩-업 테이블(LUT)의 첫 번째 행(ROW1)에도 제1논리 주소(0001)가 기록되어 있으나, 첫 번째 행(ROW1)은 인밸리드(invalid) 행으로 이미 설정되었기 때문에(도 2d와 관련 설명 참조), 첫 번째 행(ROW1)의 태그는 '1'로 유지된다. 다음으로, 룩-업 테이블(LUT)의 네 번째 행(ROW4)에 제1논리 주소(0001)와 제4물리 주소(0100)를 기록한다(매핑하는 과정). 다음으로, 제1논리 주소(0001)에 매핑되는 제4물리 주소(0100)가 가리키는 데이터 저장 공간에 제4데이터(D4)를 프로그래밍 한다.
이와 유사한 과정을 거쳐서, 제5데이터(D5), 제6데이터(D6)와 제7데이터(D7)가 데이터 저장 공간에 프로그래밍 된다.
이처럼, 본 발명의 실시예에 따른 비휘발성 메모리의 동작 방법은, 태그(TAG), 논리 주소(LA)와 물리 주소(PA)의 비트를 '0'에서 '1'로는 천이시키는 반면에, '1'에서 '0'으로는 천이시키지 않는다. 즉, 상기 비트를 표현하기 위한 ReRAM을 리셋 상태에서 셋 상태로만 천이시키고 셋 상태에서 리셋 상태로는 천이시키지 않는다.
또한, 데이터 저장 공간에도 데이터를 신규로 프로그래밍 할 뿐이고 데이터 저장 공간의 데이터를 수정하지 않는다. 그러므로, 데이터 저장 공간의 비트들을 '0'으로 초기화한다고 가정하면, 데이터 저장 공간의 비트들도 '0'에서 '1'로는 천이시키는 반면에 '1'에서 '0'으로는 천이시키지 않는다.
한편, 데이터 저장 공간의 비트들을 '0'으로 천이하는 리프레시 과정은, 모든 비트들을 대상으로 하여 한꺼번에 수행될 수 있다. 리프레시 과정은, 전기적 신호, 열, 또는 전자기파(electromagnetic wave)를 이용하여, ReRAM의 상태를 제2상태에서 제1상태로 천이시킬 수 있다.
리프레시 과정 이후에는, 프로그래밍 하는 과정이 다시 수행될 수 있다. 리프레시 단계 이후의 프로그래밍 단계는, 리프리시 단계 이전에 마지막으로 프로그래밍 되었던 물리 주소의 다음 물리 주소에 대하여 프로그래밍 할 수 있다. 예를 들어, 도 3의 상태에서 리프레시 과정이 수행된 경우, 다음 프로그래밍 단계는 제8행(ROW8)에 대응되는 논리 주소와 물리 주소부터 시작될 수 있다.
또는, 리프리시 단계 이전의 프로그래밍 단계가 물리 주소가 커지는 방향으로 프로그래밍 하였다면, 리프레시 단계 이후의 프로그래밍 단계는 물리 주소가 작아지는 방향으로 프로그래밍 할 수 있다. 반대로, 리프리시 단계 이전의 프로그래밍 단계가 물리 주소가 작아지는 방향으로 프로그래밍 하였다면, 리프레시 단계 이후의 프로그래밍 단계는 물리 주소가 커지는 방향으로 프로그래밍 할 수 있다. 예 를 들어, 도 3의 상태에서 리프레시 과정이 수행된 경우, 다음 프로그래밍 단계는 제16행(ROW16), 제15행(ROW15), 제14행(ROW14) 순서로 수행될 수 있다.
그에 따라, 데이터 저장 공간의 여러 물리 주소들을 골고루 이용할 수 있기 때문에, 메모리의 수명을 연장시킬 수 있다.
도 4a와 도 4b는 본 발명의 실시예에 따른 비휘발성 메모리의 동작 방법의 변형예를 설명하기 위한 도면이다.
도 4a와 도 4b를 참조하면, 본 발명의 실시예에 따른 비휘발성 메모리의 동작 방법의 변형예는 태그(TAG), 포인터(PT)와 데이터 저장 공간을 이용한다. 본 발명의 실시예에 따른 비휘발성 메모리의 동작 방법의 변형예에서도, 프로그래밍 동작에서는, 태그(TAG), 포인터(PT)와 데이터 저장 공간의 비트를 '0'에서 '1'로는 천이시키는 반면에, '1'에서 '0'으로는 천이시키지 않는다. 한편, 프로그래밍 동작보다 낮은 빈도로 수행되어도 무방한 리프레시 동작에서, 태그(TAG), 포인터(PT)와 데이터 저장 공간의 비트들을 한꺼번에 '1'에서 '0'으로 천이시킨다.
도 4a를 참조하면, 제1주소(0011)와 제2주소(0101)에 각각 제1데이터(D41)와 제2데이터(D42)를 기입한다. 다음으로 도 4b를 참조하면, 제1주소(0011)가 가리키는 데이터를 제3데이터(D43)으로 변경하라는 명령이 수신되면, 제1주소(0011)가 기록되어 있는 행의 포인터에 제3주소(1111)를 저장하고, 제3주소(1111)에 제3데이터(D43)를 저장한다. 즉, 제1주소(0011)에 저장되어 있는 데이터를 수정하는 것이 아니다. 아울러, 제1주소(0011)가 기록되어 있는 행의 태그를 '0'에서 '1'로 변경한다. 이것은 제1주소(0011)에 실제 저장되어 있는 데이터는 인밸리드(invalid) 데 이터라는 것을 의미한다.
도 5는 본 발명의 실시예에 따른 비휘발성 메모리의 동작 방법의 다른 변형예를 설명하기 위한 도면이다.
도 4(a)와 도 4(b)에 비하여, 도 5에는 하나의 행에 여러 개의 포인터가 존재한다. 이것은 하나의 주소에 대하여 데이터 변경이 여러 번 이루어질 가능성에 대비한 것이다. 즉, 하나의 주소에 대하여 데이터를 변경하라는 첫 번째 명령이 수신되면, 변경된 데이터가 저장되는 주소를 첫 번째 포인터에 기입한다. 다음으로, 상기 주소에 대하여 데이터를 변경하라는 두 번째 명령이 수신되면, 변경된 데이터가 저장되는 주소를 두 번째 포인터에 기입한다.
도 5에 도시된 본 발명의 실시예에 따른 비휘발성 메모리의 동작 방법의 변형예들에서도, 태그(TAG), 포인터(PT)와 데이터 저장 공간의 비트를 '0'에서 '1'로는 천이시키는 반면에, '1'에서 '0'으로는 천이시키지 않는다.
도 1 내지 도 5에서는 본 발명의 실시예에 따른 비휘발성 메모리의 동작 방법이 ReRAM으로 구현된 비휘발성 메모리에 적용되는 것으로 설명되었다. 그러나, 본 발명의 실시예에 따른 비휘발성 메모리의 동작 방법은 PRAM에도 적용될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 비휘발성 메모리의 동작 방법이 적용되는 PRAM의 전압 펄스를 나타낸다.
도 6에 도시된 제1펄스(P1)를 PRAM에 인가하면 PRAM은 리셋 상태가 되고 제2펄스(P2)를 PRAM에 인가하면 PRAM은 셋 상태가 된다. PRAM을 리셋 상태로 만들기 위한 제1펄스(P1)는 상대적으로 큰 진폭을 가지고 상대적으로 짧은 지속시간을 가진다. PRAM을 셋 상태로 만들기 위한 제2펄스(P2)는 상대적으로 작은 진폭을 가지고 상대적으로 긴 지속시간을 가진다.
본 발명의 다른 실시예에 따른 비휘발성 메모리의 동작 방법은, 프로그래밍 동작에서는, PRAM을 셋 상태에서 리셋 상태로만 천이시키고 리셋 상태에서 셋 상태로는 천이시키지 않을 수 있다. PRAM을 셋 상태에서 리셋 상태로 천이시키는 리프레시 동작은, 모든 PRAM에 대하여 주기적으로 또는 비주기적으로 실시할 수 있다. 리프레시 동작은 프로그래밍 동작 횟수보다 훨씬 적은 횟수만이 수행되어도 무방하다.
이와는 반대로, 프로그래밍 동작에서, PRAM을 리셋 상태에서 셋 상태로만 천이시키고 셋 상태에서 리셋 상태로는 천이시키지 않을 수도 있다. 이 경우, 프로그래밍 동작보다 낮은 빈도로 수행되는 리프레시 동작에서는, PRAM을 리셋 상태에서 셋 상태로 천이시킬 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명의 실시예를 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 실시예의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 실시예의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 비휘발성 메모리의 동작 방법이 적용되는 ReRAM의 전압-전류 특성 그래프이다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 비휘발성 메모리의 동작 방법을 설명하기 위한 도면이다.
도 3은 도 2의 과정 이후에 다른 데이터들이 프로그래밍 된 모습을 나타낸다.
도 4a와 도 4b는 본 발명의 실시예에 따른 비휘발성 메모리의 동작 방법의 변형예를 설명하기 위한 도면이다.
도 5는 본 발명의 실시예에 따른 비휘발성 메모리의 동작 방법의 다른 변형예를 설명하기 위한 도면이다.
도 6은 본 발명의 실시예에 따른 비휘발성 메모리의 동작 방법이 적용되는 PRAM의 전압 펄스를 나타낸다.

Claims (16)

  1. 태그, 논리 주소(logical address)와 물리 주소(physical address)가 각각 기록되는 복수개의 행들을 포함하는 룩-업 테이블의 특정 행에 제1논리 주소와 제1물리 주소를 기록하고, 상기 제1논리 주소에 매핑되는 상기 제1물리 주소가 가리키는 데이터 저장 공간에 제1데이터를 프로그래밍 하는 단계; 및
    상기 제1논리 주소에 매핑되어 있는 데이터를 제2데이터로 변경하라는 명령을 수신하면, 상기 룩-업 테이블의 다른 행에 상기 제1논리 주소와 제2물리 주소를 기록하고, 상기 제2물리 주소가 가리키는 데이터 저장 공간에 상기 제2데이터를 프로그래밍 하는 단계를 구비하고,
    상기 룩-업 테이블과 상기 데이터 저장 공간을 구성하는 비트들은, 제1상태와 제2상태를 가지는 ReRAM으로 구현되고,
    상기 단계들에서, 상기 룩-업 테이블과 상기 데이터 저장 공간을 구성하는 비트들의 값은, 상기 ReRAM의 제1상태에 대응되는 제1값에서 상기 ReRAM의 제2상태에 대응되는 제2값으로 변경되는 것을 특징으로 하는 비휘발성 메모리의 동작 방법.
  2. 제1항에 있어서, 상기 단계들에서,
    상기 룩-업 테이블과 상기 데이터 저장 공간을 구성하는 비트들의 값은,
    상기 제2값에서 상기 제1값으로는 변경되지 않는 것을 특징으로 하는 비휘발 성 메모리의 동작 방법.
  3. 제1항에 있어서,
    상기 ReRAM의 제1상태는, 저항이 낮은 상태이고,
    상기 ReRAM의 제2상태는, 저항이 높은 상태인 것을 특징으로 하는 비휘발성 메모리의 동작 방법.
  4. 제1항에 있어서,
    상기 ReRAM이 제2상태를 가지도록 하기 위한 제2전압 펄스의 전압 레벨은, 상기 ReRAM이 제1상태를 가지도록 하기 위한 제1전압 펄스의 전압 레벨보다 높고,
    상기 제2전압 펄스의 폭은, 상기 제1전압 펄스의 폭보다 작은 것을 특징으로 하는 비휘발성 메모리의 동작 방법.
  5. 제1항에 있어서, 상기 제2물리 주소는,
    상기 제1물리 주소의 다음 물리 주소인 것을 특징으로 하는 비휘발성 메모리의 동작 방법.
  6. 제1항에 있어서, 상기 제1논리 주소에 매핑되어 있는 상기 제1데이터를 제2데이터로 변경하라는 명령을 수신하면,
    상기 제2물리 주소가 가리키는 데이터 저장 공간에 상기 제2데이터를 기입하 는 단계 이전에,
    상기 룩-업 테이블에서 상기 제1논리 주소가 기록되어 있는 행의 태그를 제1값에서 제2값으로 변경하는 단계를 더 구비하는 것을 특징으로 하는 비휘발성 메모리의 동작 방법.
  7. 제6항에 있어서, 상기 제1논리 주소가 가리키는 데이터를 독출하라는 명령을 수신하면,
    상기 룩-업 테이블에서 상기 제1논리 주소를 포함하면서 제1값을 가지는 태그를 포함하는 행을 검색하고,
    상기 검색된 행에 포함되어 있는 상기 제2물리 주소가 가리키는 데이터를 독출하는 것을 특징으로 하는 비휘발성 메모리의 동작 방법.
  8. 제1항에 있어서, 상기 단계들 이후에,
    상기 룩-업 테이블과 상기 데이터 저장 공간을 구성하는 모든 비트들의 값을 제2값에서 제1값으로 변경하는, 리프레시 단계를 더 구비하는 것을 특징으로 하는 비휘발성 메모리의 동작 방법.
  9. 제8항에 있어서, 상기 리프레시 단계는,
    전기적 신호, 열, 또는 전자기파(electromagnetic wave)를 이용하여, 상기 ReRAM의 상태를 상기 제2상태에서 상기 제1상태로 천이하는 것을 특징으로 하는 비 휘발성 메모리의 동작 방법.
  10. 제8항에 있어서,
    상기 리프레시 단계 이후에, 상기 프로그래밍 하는 단계를 다시 수행하고,
    상기 리프레시 단계 이전의 프로그래밍 단계가 물리 주소가 커지는 방향으로 프로그래밍 하였다면, 상기 리프레시 단계 이후의 프로그래밍 단계는, 물리 주소가 작아지는 방향으로 프로그래밍 하고,
    상기 리프레시 단계 이전의 프로그래밍 단계가 물리 주소가 작아지는 방향으로 프로그래밍 하였다면, 상기 리프레시 단계 이후의 프로그래밍 단계는, 물리 주소가 커지는 방향으로 프로그래밍 하는 것을 특징으로 하는 비휘발성 메모리의 동작 방법.
  11. 제8항에 있어서,
    상기 리프레시 단계 이후에, 상기 프로그래밍 하는 단계를 다시 수행하고,
    상기 리프레시 단계 이후의 프로그래밍 단계는, 상기 리프레시 단계 이전에 마지막으로 프로그래밍 되었던 물리 주소의 다음 물리 주소에 대하여 프로그래밍 하는 것을 특징으로 하는 비휘발성 메모리의 동작 방법.
  12. 제1항에 있어서, 상기 제1데이터를 프로그래밍 하는 단계 이후에,
    제2논리 주소에 매핑되는 제3물리 주소가 가리키는 데이터 저장 공간에 제3 데이터를 프로그래밍 하는 단계를 더 구비하고,
    상기 제2데이터를 프로그래밍 하는 단계는, 상기 제3데이터를 프로그래밍 하는 단계 이전에 수행되거나, 또는 상기 제3데이터를 프로그래밍 하는 단계 이후에 수행되는 것을 특징으로 하는 비휘발성 메모리의 동작 방법.
  13. 제12항에 있어서, 상기 제3물리 주소는,
    상기 데이터 저장 공간에 프로그래밍 되어있는 물리 주소들 중에서 마지막 물리 주소의 다음 물리 주소인 것을 특징으로 하는 비휘발성 메모리의 동작 방법.
  14. 태그, 논리 주소(logical address)와 물리 주소(physical address)가 각각 기록되는 복수개의 행들을 포함하는 룩-업 테이블의 특정 행에 제1논리 주소와 제1물리 주소를 기록하고, 상기 제1논리 주소에 매핑되는 상기 제1물리 주소가 가리키는 데이터 저장 공간에 제1데이터를 프로그래밍 하는 단계; 및
    상기 제1논리 주소에 매핑되어 있는 상기 제1데이터를 제2데이터로 변경하라는 명령을 수신하면, 상기 룩-업 테이블의 다른 행에 상기 제1논리 주소와 제2물리 주소를 기록하고, 상기 제2물리 주소가 가리키는 데이터 저장 공간에 상기 제2데이터를 프로그래밍 하는 단계를 구비하고,
    상기 룩-업 테이블과 상기 데이터 저장 공간을 구성하는 비트들은, 제1상태와 제2상태를 가지는 PRAM으로 구현되고,
    상기 단계들에서, 상기 룩-업 테이블과 상기 데이터 저장 공간을 구성하는 비트들의 값은, 상기 PRAM의 제1상태에 대응되는 제1값에서 상기 PRAM의 제2상태에 대응되는 제2값으로 변경되는 것을 특징으로 하는 비휘발성 메모리의 동작 방법.
  15. 제14항에 있어서, 상기 단계들에서,
    상기 룩-업 테이블과 상기 데이터 저장 공간을 구성하는 비트들의 값은,
    상기 제2값에서 상기 제1값으로는 변경되지 않는 것을 특징으로 하는 비휘발성 메모리의 동작 방법.
  16. 제14항에 있어서,
    상기 PRAM의 제1상태는, 셋 상태이고,
    상기 PRAM의 제2상태는, 리셋 상태인 것을 특징으로 하는 비휘발성 메모리의 동작 방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014039329A1 (en) * 2012-09-07 2014-03-13 Being Advanced Memory Corporation Systems, methods, and devices with write optimization in phase change memory
US9859013B2 (en) * 2014-05-06 2018-01-02 Sandisk Technologies Llc Data operations in non-volatile memory
US9836277B2 (en) * 2014-10-01 2017-12-05 Samsung Electronics Co., Ltd. In-memory popcount support for real time analytics

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09161491A (ja) * 1995-12-04 1997-06-20 Fujitsu Ltd フラッシュメモリ制御方法及びフラッシュメモリ制御ユニット
WO2006067923A1 (ja) 2004-12-22 2006-06-29 Matsushita Electric Industrial Co., Ltd. メモリコントローラ、不揮発性記憶装置、不揮発性記憶システム及びメモリ制御方法
KR20060090744A (ko) * 2005-02-10 2006-08-16 가부시끼가이샤 르네사스 테크놀로지 반도체집적회로 장치
JP2007310927A (ja) 2006-05-16 2007-11-29 Matsushita Electric Ind Co Ltd 不揮発性メモリ、メモリコントローラ、不揮発性記憶装置、及び不揮発性記憶システム

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5644545A (en) * 1996-02-14 1997-07-01 United Memories, Inc. Bimodal refresh circuit and method for using same to reduce standby current and enhance yields of dynamic memory products
CA2277717C (en) 1999-07-12 2006-12-05 Mosaid Technologies Incorporated Circuit and method for multiple match detection in content addressable memories
JP2001195491A (ja) * 1999-11-02 2001-07-19 Matsushita Electric Works Ltd 住空間関連商品の販売支援方法と課金方法及びそのためのシステムと記録媒体
JP2002041452A (ja) * 2000-07-27 2002-02-08 Hitachi Ltd マイクロプロセッサ、半導体モジュール及びデータ処理システム
US20020124203A1 (en) * 2001-02-20 2002-09-05 Henry Fang Method for utilizing DRAM memory
KR100437609B1 (ko) 2001-09-20 2004-06-30 주식회사 하이닉스반도체 반도체 메모리 장치의 어드레스 변환 방법 및 그 장치
KR100502257B1 (ko) 2003-02-14 2005-07-20 넥스비(주) 비공개 영상 출력 장치에서의 셔터개폐신호의 전송 방법
US8041878B2 (en) * 2003-03-19 2011-10-18 Samsung Electronics Co., Ltd. Flash file system
JP4492218B2 (ja) 2004-06-07 2010-06-30 ソニー株式会社 半導体記憶装置
US20060044934A1 (en) 2004-09-02 2006-03-02 Micron Technology, Inc. Cluster based non-volatile memory translation layer
JP4956922B2 (ja) 2004-10-27 2012-06-20 ソニー株式会社 記憶装置
US7707385B2 (en) 2004-12-14 2010-04-27 Sony Computer Entertainment Inc. Methods and apparatus for address translation from an external device to a memory of a processor
KR20080034895A (ko) 2005-06-24 2008-04-22 나노칩 인코포레이티드 고해상 도메인 라이팅을 위한 매체
US7565479B2 (en) * 2005-08-04 2009-07-21 Rambus Inc. Memory with refresh cycle donation to accommodate low-retention-storage rows
JP5076411B2 (ja) 2005-11-30 2012-11-21 ソニー株式会社 記憶装置、コンピュータシステム

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09161491A (ja) * 1995-12-04 1997-06-20 Fujitsu Ltd フラッシュメモリ制御方法及びフラッシュメモリ制御ユニット
WO2006067923A1 (ja) 2004-12-22 2006-06-29 Matsushita Electric Industrial Co., Ltd. メモリコントローラ、不揮発性記憶装置、不揮発性記憶システム及びメモリ制御方法
KR20060090744A (ko) * 2005-02-10 2006-08-16 가부시끼가이샤 르네사스 테크놀로지 반도체집적회로 장치
JP2007310927A (ja) 2006-05-16 2007-11-29 Matsushita Electric Ind Co Ltd 不揮発性メモリ、メモリコントローラ、不揮発性記憶装置、及び不揮発性記憶システム

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