JPH09161491A - フラッシュメモリ制御方法及びフラッシュメモリ制御ユニット - Google Patents
フラッシュメモリ制御方法及びフラッシュメモリ制御ユニットInfo
- Publication number
- JPH09161491A JPH09161491A JP31524495A JP31524495A JPH09161491A JP H09161491 A JPH09161491 A JP H09161491A JP 31524495 A JP31524495 A JP 31524495A JP 31524495 A JP31524495 A JP 31524495A JP H09161491 A JPH09161491 A JP H09161491A
- Authority
- JP
- Japan
- Prior art keywords
- address
- block
- data
- flash memory
- physical
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】
【課題】 本発明は、フラッシュメモリ制御方法及びフ
ラッシュメモリ制御ユニットに関し、現用ブロックの消
去と変更データの交代ブロックへの書込とを並行して行
い、フラッシュメモリ更新処理の高速化を図ることを目
的とする。 【解決手段】 論理ブロックアドレスでアドレス変換テ
ーブルから現用ブロックアドレスを読出し、現用ブロッ
クの次から現用ブロックまでアドレスを一巡させて空き
ブロック管理テーブルを検索し、使用中フラグが未使用
を示しているブロックを交代ブロックとして現用ブロッ
クの変更データを除く領域を交代ブロックにコピーし、
交代ブロックが現用ブロックと異なる素子中に存在する
場合には変更データの交代ブロックへの書込みとテーブ
ルの更新とを現用ブロックの消去と同時に行い、交代ブ
ロックが現用ブロックと同一素子中に存在する場合には
テーブルの更新と現用ブロックの消去とを同時に行う。
ラッシュメモリ制御ユニットに関し、現用ブロックの消
去と変更データの交代ブロックへの書込とを並行して行
い、フラッシュメモリ更新処理の高速化を図ることを目
的とする。 【解決手段】 論理ブロックアドレスでアドレス変換テ
ーブルから現用ブロックアドレスを読出し、現用ブロッ
クの次から現用ブロックまでアドレスを一巡させて空き
ブロック管理テーブルを検索し、使用中フラグが未使用
を示しているブロックを交代ブロックとして現用ブロッ
クの変更データを除く領域を交代ブロックにコピーし、
交代ブロックが現用ブロックと異なる素子中に存在する
場合には変更データの交代ブロックへの書込みとテーブ
ルの更新とを現用ブロックの消去と同時に行い、交代ブ
ロックが現用ブロックと同一素子中に存在する場合には
テーブルの更新と現用ブロックの消去とを同時に行う。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のフラッシュ
メモリ素子で構成されるフラッシュメモリユニットに格
納されているデータの変更を制御するフラッシュメモリ
制御方法及びフラッシュメモリ制御ユニットに関する。
メモリ素子で構成されるフラッシュメモリユニットに格
納されているデータの変更を制御するフラッシュメモリ
制御方法及びフラッシュメモリ制御ユニットに関する。
【０００２】データ処理を行う本体装置は、高速でデー
タを処理する中央処理装置と、処理に必要なデータを中
央処理装置に供給し、また中央処理装置から出力される
処理結果を保持する主記憶装置から構成される。
タを処理する中央処理装置と、処理に必要なデータを中
央処理装置に供給し、また中央処理装置から出力される
処理結果を保持する主記憶装置から構成される。
【０００３】主記憶装置は中央処理装置の処理速度に追
随して動作する必要があるため、一般的に動作速度が速
く任意のアドレスで読み書き出来る比較的安価なダイナ
ミックメモリ素子（以下、「ＤＲＡＭ」と略す）や高価
ではあるがリフレッシュ処理が不要なスタティックメモ
リ素子（以下、「ＳＲＡＭ」と略す）等のランダムアク
セスメモリ素子（以下、「ＲＡＭ」と略す）を用いて構
成される。
随して動作する必要があるため、一般的に動作速度が速
く任意のアドレスで読み書き出来る比較的安価なダイナ
ミックメモリ素子（以下、「ＤＲＡＭ」と略す）や高価
ではあるがリフレッシュ処理が不要なスタティックメモ
リ素子（以下、「ＳＲＡＭ」と略す）等のランダムアク
セスメモリ素子（以下、「ＲＡＭ」と略す）を用いて構
成される。
【０００４】これらのＲＡＭは電源の供給が途絶えると
保持するデータを喪失する揮発性の記憶素子であるた
め、保存する必要があるデータは磁気ディスクや磁気テ
ープ等の非揮発性の記憶媒体に保存し格納している。
保持するデータを喪失する揮発性の記憶素子であるた
め、保存する必要があるデータは磁気ディスクや磁気テ
ープ等の非揮発性の記憶媒体に保存し格納している。
【０００５】しかしながら、これらの記憶媒体に記録す
るためには振動に弱い、機械的に動作する駆動装置が必
要なため、振動のある環境下では非揮発性のフラッシュ
メモリ素子を用いたフラッシュメモリユニットが補助記
憶媒体として用いられる。
るためには振動に弱い、機械的に動作する駆動装置が必
要なため、振動のある環境下では非揮発性のフラッシュ
メモリ素子を用いたフラッシュメモリユニットが補助記
憶媒体として用いられる。
【０００６】ところが、フラッシュメモリ素子はデータ
を書き込む前に、素子毎に決められたブロック（例え
ば、６４KByte ）の単位で、一旦書き込まれているデー
タを消去する必要があり、消去に要する所要時間が長く
（例えば、０．３ｓ）、データの読出し時間（例えば、
２００ｎｓ）に比して書込時間が長い（例えば、６μ
ｓ）という特徴があるため書込方法の効率化が必要であ
る。
を書き込む前に、素子毎に決められたブロック（例え
ば、６４KByte ）の単位で、一旦書き込まれているデー
タを消去する必要があり、消去に要する所要時間が長く
（例えば、０．３ｓ）、データの読出し時間（例えば、
２００ｎｓ）に比して書込時間が長い（例えば、６μ
ｓ）という特徴があるため書込方法の効率化が必要であ
る。
【０００７】
【従来の技術】図１０はアドレス変換テーブルの構成図
であり、図１１はレジスタ及びカウンタの構成図であ
り、図１２は従来例の構成図であり、図１３は従来例の
空きブロック管理テーブルの構成図であり、図１４は従
来例のフローチャート図（その１）であり、図１５は従
来例のフローチャート図（その２）であり、図１６は従
来例のフローチャート図（その３）であり、図１７は従
来例のフローチャート図（その４）である。
であり、図１１はレジスタ及びカウンタの構成図であ
り、図１２は従来例の構成図であり、図１３は従来例の
空きブロック管理テーブルの構成図であり、図１４は従
来例のフローチャート図（その１）であり、図１５は従
来例のフローチャート図（その２）であり、図１６は従
来例のフローチャート図（その３）であり、図１７は従
来例のフローチャート図（その４）である。
【０００８】図１２の従来例の構成図において、１はメ
モリ制御ユニットであり、２は本体装置であり、３はフ
ラッシュメモリユニットであって、メモリ制御ユニット
１と本体装置２とはアドレス線９１及び制御線９３を介
して接続され、本体装置２とフラッシュメモリユニット
３とはデータ線９５を介して接続され、メモリ制御ユニ
ット１とフラッシュメモリユニット３とはアドレス線９
２及び制御線９４を介して接続される。
モリ制御ユニットであり、２は本体装置であり、３はフ
ラッシュメモリユニットであって、メモリ制御ユニット
１と本体装置２とはアドレス線９１及び制御線９３を介
して接続され、本体装置２とフラッシュメモリユニット
３とはデータ線９５を介して接続され、メモリ制御ユニ
ット１とフラッシュメモリユニット３とはアドレス線９
２及び制御線９４を介して接続される。
【０００９】メモリ制御ユニット１は、論理アドレスレ
ジスタ４０と、物理アドレスレジスタ５０と、変更前ア
ドレスレジスタ５１と、変更先アドレスレジスタ５２
と、アドレス変換テーブル６０と、空きブロック管理テ
ーブル７０’と、制御回路８０と、データ長カウンタ８
１とから構成され、本体装置２に指示されてフラッシュ
メモリユニット３と本体装置２の間のデータ転送を制御
するユニットである。
ジスタ４０と、物理アドレスレジスタ５０と、変更前ア
ドレスレジスタ５１と、変更先アドレスレジスタ５２
と、アドレス変換テーブル６０と、空きブロック管理テ
ーブル７０’と、制御回路８０と、データ長カウンタ８
１とから構成され、本体装置２に指示されてフラッシュ
メモリユニット３と本体装置２の間のデータ転送を制御
するユニットである。
【００１０】本体装置２は、図示されないプロセッサ及
び主記憶回路から構成され、フラッシュメモリユニット
３の領域の先頭アドレスを示す論理アドレスとデータの
転送量を示すデータ長とを指定して、図示されない主記
憶回路とフラッシュメモリユニット３の間のデータ転送
をメモリ制御ユニット１に指示する装置である。
び主記憶回路から構成され、フラッシュメモリユニット
３の領域の先頭アドレスを示す論理アドレスとデータの
転送量を示すデータ長とを指定して、図示されない主記
憶回路とフラッシュメモリユニット３の間のデータ転送
をメモリ制御ユニット１に指示する装置である。
【００１１】フラッシュメモリユニット３は、複数のフ
ラッシュメモリ素子で構成され、メモリ制御ユニット１
に制御されて本体装置１から転送されたデータが格納さ
れ、格納されているデータが本体装置１に送出されるユ
ニットであって、本例ではフラッシュメモリ素子３１〜
３ｎのＮ個の素子から構成されている。
ラッシュメモリ素子で構成され、メモリ制御ユニット１
に制御されて本体装置１から転送されたデータが格納さ
れ、格納されているデータが本体装置１に送出されるユ
ニットであって、本例ではフラッシュメモリ素子３１〜
３ｎのＮ個の素子から構成されている。
【００１２】論理アドレスレジスタ４０は、アドレス線
９１を介して本体装置２に接続され、アドレス線４５を
介してアドレス変換テーブル６０に接続され、アドレス
線４６を介して物理アドレスレジスタ５０に接続され、
図示されない制御線を介して制御回路８０に接続され、
本体装置２から送出された論理アドレス（アドレス変換
テーブル６０の領域を指定するための論理ブロックアド
レスと、ブロック内のワードアドレスとを図１１に示さ
れる如く結合したアドレス）が保持されるレジスタであ
る。
９１を介して本体装置２に接続され、アドレス線４５を
介してアドレス変換テーブル６０に接続され、アドレス
線４６を介して物理アドレスレジスタ５０に接続され、
図示されない制御線を介して制御回路８０に接続され、
本体装置２から送出された論理アドレス（アドレス変換
テーブル６０の領域を指定するための論理ブロックアド
レスと、ブロック内のワードアドレスとを図１１に示さ
れる如く結合したアドレス）が保持されるレジスタであ
る。
【００１３】物理アドレスレジスタ５０は、アドレス線
５４を介して変更前アドレスレジスタ５１と変更先アド
レスレジスタ５２とに接続され、アドレス線４６を介し
て論理アドレスレジスタ４０に接続され、図示されない
制御線を介して制御回路８０に接続され、物理アドレス
（フラッシュメモリユニット３の領域を指定するための
物理ブロックアドレスと、ブロック内のワードアドレス
とを図１１に示される如く結合したアドレスであって、
ワードアドレスは論理アドレスと物理アドレスとで共
通）を保持されるレジスタである。
５４を介して変更前アドレスレジスタ５１と変更先アド
レスレジスタ５２とに接続され、アドレス線４６を介し
て論理アドレスレジスタ４０に接続され、図示されない
制御線を介して制御回路８０に接続され、物理アドレス
（フラッシュメモリユニット３の領域を指定するための
物理ブロックアドレスと、ブロック内のワードアドレス
とを図１１に示される如く結合したアドレスであって、
ワードアドレスは論理アドレスと物理アドレスとで共
通）を保持されるレジスタである。
【００１４】変更前アドレスレジスタ５１は、アドレス
線５１を介してアドレス変換テーブル６０と接続され、
アドレス線５４を介して物理アドレスレジスタ５０と接
続され、図示されない制御線を介して制御回路８０に接
続され、フラッシュメモリユニットの、現用ブロック
（変更前データの格納されているブロック）の物理ブロ
ックアドレスが保持されるレジスタである。
線５１を介してアドレス変換テーブル６０と接続され、
アドレス線５４を介して物理アドレスレジスタ５０と接
続され、図示されない制御線を介して制御回路８０に接
続され、フラッシュメモリユニットの、現用ブロック
（変更前データの格納されているブロック）の物理ブロ
ックアドレスが保持されるレジスタである。
【００１５】変更先アドレスレジスタ５２は、アドレス
線５４を介して物理アドレスレジスタ５０と接続され、
図示されない制御線を介して制御回路８０に接続され、
フラッシュメモリユニットの、交代ブロック（変更後デ
ータの格納されるブロック）の物理ブロックアドレスが
保持されるレジスタである。
線５４を介して物理アドレスレジスタ５０と接続され、
図示されない制御線を介して制御回路８０に接続され、
フラッシュメモリユニットの、交代ブロック（変更後デ
ータの格納されるブロック）の物理ブロックアドレスが
保持されるレジスタである。
【００１６】アドレス変換テーブル６０は、アドレス線
４５を介して論理アドレスレジスタ４０の論理ブロック
アドレス部に接続され、アドレス線６５を介して変更前
アドレスレジスタ５１に接続され、図示されない制御線
を介して制御回路８０に接続され、図１０に示される如
く論理ブロックアドレスで指定される領域に物理ブロッ
クアドレスが格納されているテーブルである。
４５を介して論理アドレスレジスタ４０の論理ブロック
アドレス部に接続され、アドレス線６５を介して変更前
アドレスレジスタ５１に接続され、図示されない制御線
を介して制御回路８０に接続され、図１０に示される如
く論理ブロックアドレスで指定される領域に物理ブロッ
クアドレスが格納されているテーブルである。
【００１７】空きブロック管理テーブル７０’は、図示
されない制御線を介して制御回路８０に接続され、図１
３に示される如く物理ブロックアドレスで指定される領
域に使用表示フラグ（フラッシュメモリユニット３の、
前記物理ブロックアドレスで指定されるブロックが使用
中の場合には‘１’を、初期状態及び使用中で無い場合
には‘０’を表示するフラグ）と、消去済フラグ（フラ
ッシュメモリユニット３の、前記物理ブロックアドレス
で指定されるブロックが初期状態及び消去済、即ち、消
去することなく書込み可能な場合には‘１’を、消去さ
れておらず書込みの前に消去が必要な場合には‘０’を
表示するフラグ）とが保持されているテーブルである。
されない制御線を介して制御回路８０に接続され、図１
３に示される如く物理ブロックアドレスで指定される領
域に使用表示フラグ（フラッシュメモリユニット３の、
前記物理ブロックアドレスで指定されるブロックが使用
中の場合には‘１’を、初期状態及び使用中で無い場合
には‘０’を表示するフラグ）と、消去済フラグ（フラ
ッシュメモリユニット３の、前記物理ブロックアドレス
で指定されるブロックが初期状態及び消去済、即ち、消
去することなく書込み可能な場合には‘１’を、消去さ
れておらず書込みの前に消去が必要な場合には‘０’を
表示するフラグ）とが保持されているテーブルである。
【００１８】データ長カウンタ８１は、制御線９３を介
して本体装置２と接続され、図示されない制御線を介し
て制御回路８０に接続され、本体装置２から送出された
データ長（本体装置２とフラッシュメモリユニット３の
間の転送データ量）が保持され、本体装置２とフラッシ
ュメモリユニット３の間でデータ転送が行われる際、転
送量を計数するカウンタである。
して本体装置２と接続され、図示されない制御線を介し
て制御回路８０に接続され、本体装置２から送出された
データ長（本体装置２とフラッシュメモリユニット３の
間の転送データ量）が保持され、本体装置２とフラッシ
ュメモリユニット３の間でデータ転送が行われる際、転
送量を計数するカウンタである。
【００１９】制御回路８０は、制御線９３を介して本体
装置２と接続され、制御線９４を介してフラッシュメモ
リユニット３と接続され、図示されない制御線を介して
論理アドレスレジスタ４０と物理アドレスレジスタ５０
と変更前アドレスレジスタ５１と変更先アドレスレジス
タ５２とアドレス変換テーブル６０と空きブロック管理
テーブル７０’と、データ長カウンタ８１とに接続さ
れ、フラッシュメモリユニット３と本体装置２の間のデ
ータ転送を制御する回路である。
装置２と接続され、制御線９４を介してフラッシュメモ
リユニット３と接続され、図示されない制御線を介して
論理アドレスレジスタ４０と物理アドレスレジスタ５０
と変更前アドレスレジスタ５１と変更先アドレスレジス
タ５２とアドレス変換テーブル６０と空きブロック管理
テーブル７０’と、データ長カウンタ８１とに接続さ
れ、フラッシュメモリユニット３と本体装置２の間のデ
ータ転送を制御する回路である。
【００２０】従来例について、図１０〜図１７を参照し
ながら説明する。尚、以下の説明において、同一部分ま
たは相当部分については同一符号を付す。最初に、本体
装置２から変更データの格納先領域の先頭を示す論理ア
ドレスと、変更データのデータ長と、変更を指示する指
示語とがメモリ制御ユニット１に送出され、論理アドレ
スは論理アドレスレジスタ４０に、データ長はデータ長
カウンタ８１に、指示語は制御回路８０に設定され、ス
テップＳ２に進む。（ステップＳ１） 制御回路８０により、論理アドレスレジスタ４０の論理
ブロックアドレス部がアドレス変換テーブル６０に入力
され、現用ブロックの物理ブロックアドレスが出力され
て変更前アドレスレジスタ５１に設定され、ステップＳ
３に進む。（ステップＳ２） 制御回路８０により、空きブロック管理テーブル７０の
使用表示フラグが‘０’の領域が１ブロックづつ検索さ
れ、検索中のブロックを示す物理ブロックアドレスが検
索の都度変更先アドレスレジスタ５２に設定される。未
使用のブロックが検出されない場合、即ち交代ブロック
が無い場合には現用ブロックに保持されているデータを
書き替えるためにステップＳ２８に進み、未使用のブロ
ックが検出された場合、即ち交代ブロックが有る場合に
は変更先アドレスレジスタ５２に設定されたアドレスが
交代ブロックの物理ブロックアドレスとされ、現用ブロ
ックのデータを、変更対象領域にあるデータのみ変更デ
ータに置き換えて、交代ブロックにコピー（異なるブロ
ックの間で、ワードアドレスが同一の領域に保持される
データが同一のデータとなる様に転送する）するために
ステップＳ６に進む。（ステップＳ３〜Ｓ５） 制御回路８０により、消去済フラグがチェックされ、
‘０’即ち、交代ブロックが消去されていない場合には
消去のためステップＳ２５に進み、‘１’即ち、交代ブ
ロックが消去されている場合には書込のためステップＳ
７に進む。（ステップＳ６） 制御回路８０により物理アドレスレジスタ５０のワード
アドレス部に０が設定される。（ステップＳ７） 制御回路８０により、現用ブロックの変更対象領域以外
の領域のデータが交代ブロックに以下の手順でコピーさ
れる。即ち、論理アドレスレジスタ４０のワードアドレ
ス部と物理アドレスレジスタ５０のワードアドレス部が
一致するまで繰り返し、物理アドレスレジスタ５０の物
理ブロックアドレス部に変更前アドレスレジスタ５１に
保持されている現用ブロックの物理ブロックアドレスが
転送され、フラッシュメモリユニット３の物理アドレス
レジスタ５０で指定される領域からデータが読み出され
ると同時に、物理アドレスレジスタ５０の物理ブロック
アドレス部が変更先アドレスレジスタ５２に保持されて
いる交代ブロックの物理ブロックアドレスで置き換えら
れ、フラッシュメモリユニット３の物理アドレスレジス
タ５０で指定される領域に前記データが格納されて、そ
の都度、物理アドレスレジスタ５０のワードアドレス部
が＋１され、論理アドレスレジスタ４０のワードアドレ
ス部と物理アドレスレジスタ５０のワードアドレス部が
一致するとステップＳ１３に進む。（ステップＳ８〜Ｓ
１２） 制御回路８０により、物理アドレスレジスタ５０のブロ
ックアドレス部に変更先アドレスレジスタ５２に保持さ
れている交代ブロックの物理ブロックアドレスが転送さ
れ、ステップＳ１４に進む。（ステップＳ１３） 制御回路８０により、本体装置２にデータ送出が依頼さ
れ、本体装置２から送出されたデータが、フラッシュメ
モリユニット３の物理アドレスレジスタ５０で指定され
た交代ブロックの変更対象領域に以下の手順で１語づつ
格納される。即ち、制御回路８０により、データ長カウ
ンタ８１が０になるまで繰り返して、フラッシュメモリ
ユニット３の物理アドレスレジスタ５０で指定された領
域に本体装置２から送出されたデータが書込まれ、同時
に物理アドレスレジスタ５０のワードアドレス部が＋１
され、データ長カウンタ８１が−１され、データ長カウ
ンタ８１が０になるとステップＳ１７に進む。（ステッ
プＳ１４〜Ｓ１６） 制御回路８０により、物理アドレスレジスタ５０のブロ
ックアドレス部に変更前アドレスレジスタ５１に保持さ
れている現用ブロックの物理ブロックアドレスが転送さ
れ、ステップＳ１８に進む。（ステップＳ１７） 制御回路８０により、変更のある部分を除いた現用ブロ
ックから交代ブロックへのデータのコピーが以下の手順
で行われる。即ち、物理アドレスレジスタ５０のワード
アドレス部がブロックの最終アドレスを越して最終アド
レスの次のアドレスを示す０となるまで繰り返し、物理
アドレスレジスタ５０の物理ブロックアドレス部に変更
前アドレスレジスタ５１に保持されている現用ブロック
の物理ブロックアドレスが転送され、フラッシュメモリ
ユニット３の物理アドレスレジスタ５０で指定される領
域からデータが読み出されると同時に、物理アドレスレ
ジスタ５０の物理ブロックアドレス部が変更先アドレス
レジスタ５２に保持されている交代ブロックの物理ブロ
ックアドレスで置き換えられ、フラッシュメモリユニッ
ト３の物理アドレスレジスタ５０で指定される領域に前
記データが格納されて、その都度、物理アドレスレジス
タ５０のワードアドレス部が＋１され、物理アドレスレ
ジスタ５０のワードアドレス部が０になるとステップＳ
２２に進む。（ステップＳ１８〜Ｓ２１） 制御回路８０により、空きブロック管理テーブル７０’
の変更前アドレスレジタ５１で指定される領域に保持さ
れる現用ブロックの使用表示フラグに‘０’が、消去済
フラグに‘０’が書き込まれ、変更先アドレスレジスタ
５２で指定される領域に保持される交代ブロックの使用
表示フラグに‘１’が、消去済フラグに‘０’が書き込
まれ、アドレス変換テーブル６０の論理アドレスレジス
タ４０で指定される領域に変更先アドレスレジスタ５２
に保持されている交代ブロックの物理ブロックアドレス
が格納され処理を終了する。（ステップＳ２２〜Ｓ２
５） 空きブロック管理テーブル７０’は、制御回路８０によ
り、フラッシュメモリユニット３に対するアクセスがな
されていない時にチェックされ、消去済フラグに‘０’
が、使用表示フラグに‘０’が設定されているブロック
が選択されて、フラッシュメモリユニット３の前記ブロ
ックが消去される。
ながら説明する。尚、以下の説明において、同一部分ま
たは相当部分については同一符号を付す。最初に、本体
装置２から変更データの格納先領域の先頭を示す論理ア
ドレスと、変更データのデータ長と、変更を指示する指
示語とがメモリ制御ユニット１に送出され、論理アドレ
スは論理アドレスレジスタ４０に、データ長はデータ長
カウンタ８１に、指示語は制御回路８０に設定され、ス
テップＳ２に進む。（ステップＳ１） 制御回路８０により、論理アドレスレジスタ４０の論理
ブロックアドレス部がアドレス変換テーブル６０に入力
され、現用ブロックの物理ブロックアドレスが出力され
て変更前アドレスレジスタ５１に設定され、ステップＳ
３に進む。（ステップＳ２） 制御回路８０により、空きブロック管理テーブル７０の
使用表示フラグが‘０’の領域が１ブロックづつ検索さ
れ、検索中のブロックを示す物理ブロックアドレスが検
索の都度変更先アドレスレジスタ５２に設定される。未
使用のブロックが検出されない場合、即ち交代ブロック
が無い場合には現用ブロックに保持されているデータを
書き替えるためにステップＳ２８に進み、未使用のブロ
ックが検出された場合、即ち交代ブロックが有る場合に
は変更先アドレスレジスタ５２に設定されたアドレスが
交代ブロックの物理ブロックアドレスとされ、現用ブロ
ックのデータを、変更対象領域にあるデータのみ変更デ
ータに置き換えて、交代ブロックにコピー（異なるブロ
ックの間で、ワードアドレスが同一の領域に保持される
データが同一のデータとなる様に転送する）するために
ステップＳ６に進む。（ステップＳ３〜Ｓ５） 制御回路８０により、消去済フラグがチェックされ、
‘０’即ち、交代ブロックが消去されていない場合には
消去のためステップＳ２５に進み、‘１’即ち、交代ブ
ロックが消去されている場合には書込のためステップＳ
７に進む。（ステップＳ６） 制御回路８０により物理アドレスレジスタ５０のワード
アドレス部に０が設定される。（ステップＳ７） 制御回路８０により、現用ブロックの変更対象領域以外
の領域のデータが交代ブロックに以下の手順でコピーさ
れる。即ち、論理アドレスレジスタ４０のワードアドレ
ス部と物理アドレスレジスタ５０のワードアドレス部が
一致するまで繰り返し、物理アドレスレジスタ５０の物
理ブロックアドレス部に変更前アドレスレジスタ５１に
保持されている現用ブロックの物理ブロックアドレスが
転送され、フラッシュメモリユニット３の物理アドレス
レジスタ５０で指定される領域からデータが読み出され
ると同時に、物理アドレスレジスタ５０の物理ブロック
アドレス部が変更先アドレスレジスタ５２に保持されて
いる交代ブロックの物理ブロックアドレスで置き換えら
れ、フラッシュメモリユニット３の物理アドレスレジス
タ５０で指定される領域に前記データが格納されて、そ
の都度、物理アドレスレジスタ５０のワードアドレス部
が＋１され、論理アドレスレジスタ４０のワードアドレ
ス部と物理アドレスレジスタ５０のワードアドレス部が
一致するとステップＳ１３に進む。（ステップＳ８〜Ｓ
１２） 制御回路８０により、物理アドレスレジスタ５０のブロ
ックアドレス部に変更先アドレスレジスタ５２に保持さ
れている交代ブロックの物理ブロックアドレスが転送さ
れ、ステップＳ１４に進む。（ステップＳ１３） 制御回路８０により、本体装置２にデータ送出が依頼さ
れ、本体装置２から送出されたデータが、フラッシュメ
モリユニット３の物理アドレスレジスタ５０で指定され
た交代ブロックの変更対象領域に以下の手順で１語づつ
格納される。即ち、制御回路８０により、データ長カウ
ンタ８１が０になるまで繰り返して、フラッシュメモリ
ユニット３の物理アドレスレジスタ５０で指定された領
域に本体装置２から送出されたデータが書込まれ、同時
に物理アドレスレジスタ５０のワードアドレス部が＋１
され、データ長カウンタ８１が−１され、データ長カウ
ンタ８１が０になるとステップＳ１７に進む。（ステッ
プＳ１４〜Ｓ１６） 制御回路８０により、物理アドレスレジスタ５０のブロ
ックアドレス部に変更前アドレスレジスタ５１に保持さ
れている現用ブロックの物理ブロックアドレスが転送さ
れ、ステップＳ１８に進む。（ステップＳ１７） 制御回路８０により、変更のある部分を除いた現用ブロ
ックから交代ブロックへのデータのコピーが以下の手順
で行われる。即ち、物理アドレスレジスタ５０のワード
アドレス部がブロックの最終アドレスを越して最終アド
レスの次のアドレスを示す０となるまで繰り返し、物理
アドレスレジスタ５０の物理ブロックアドレス部に変更
前アドレスレジスタ５１に保持されている現用ブロック
の物理ブロックアドレスが転送され、フラッシュメモリ
ユニット３の物理アドレスレジスタ５０で指定される領
域からデータが読み出されると同時に、物理アドレスレ
ジスタ５０の物理ブロックアドレス部が変更先アドレス
レジスタ５２に保持されている交代ブロックの物理ブロ
ックアドレスで置き換えられ、フラッシュメモリユニッ
ト３の物理アドレスレジスタ５０で指定される領域に前
記データが格納されて、その都度、物理アドレスレジス
タ５０のワードアドレス部が＋１され、物理アドレスレ
ジスタ５０のワードアドレス部が０になるとステップＳ
２２に進む。（ステップＳ１８〜Ｓ２１） 制御回路８０により、空きブロック管理テーブル７０’
の変更前アドレスレジタ５１で指定される領域に保持さ
れる現用ブロックの使用表示フラグに‘０’が、消去済
フラグに‘０’が書き込まれ、変更先アドレスレジスタ
５２で指定される領域に保持される交代ブロックの使用
表示フラグに‘１’が、消去済フラグに‘０’が書き込
まれ、アドレス変換テーブル６０の論理アドレスレジス
タ４０で指定される領域に変更先アドレスレジスタ５２
に保持されている交代ブロックの物理ブロックアドレス
が格納され処理を終了する。（ステップＳ２２〜Ｓ２
５） 空きブロック管理テーブル７０’は、制御回路８０によ
り、フラッシュメモリユニット３に対するアクセスがな
されていない時にチェックされ、消去済フラグに‘０’
が、使用表示フラグに‘０’が設定されているブロック
が選択されて、フラッシュメモリユニット３の前記ブロ
ックが消去される。
【００２１】制御回路８０により、物理アドレスレジス
タ５０のブロックアドレス部に変更先アドレスレジスタ
５２に保持されている交代ブロックの物理ブロックアド
レスが転送され、フラッシュメモリユニット３の物理ア
ドレスレジスタ５０で指定されるブロックが消去され、
消去が完了するとステップＳ７に進む。（ステップＳ２
６〜Ｓ２８） 制御回路８０により、現用ブロックの変更対象領域以外
の領域に保持されるデータが図示されないバッファメモ
リにコピーされ、本体装置２から送出された変更データ
が、前記図示されないバッファメモリの変更対象領域に
格納され、１ブロック分のデータが揃うと、制御回路８
０により現用ブロックに対して消去が指示され、消去が
完了すると前記図示されないバッファメモリからフラッ
シュメモリユニット３の現用ブロックに１ブロック分の
データがコピーされ、処理を終了する。（ステップＳ２
９〜Ｓ３３）
タ５０のブロックアドレス部に変更先アドレスレジスタ
５２に保持されている交代ブロックの物理ブロックアド
レスが転送され、フラッシュメモリユニット３の物理ア
ドレスレジスタ５０で指定されるブロックが消去され、
消去が完了するとステップＳ７に進む。（ステップＳ２
６〜Ｓ２８） 制御回路８０により、現用ブロックの変更対象領域以外
の領域に保持されるデータが図示されないバッファメモ
リにコピーされ、本体装置２から送出された変更データ
が、前記図示されないバッファメモリの変更対象領域に
格納され、１ブロック分のデータが揃うと、制御回路８
０により現用ブロックに対して消去が指示され、消去が
完了すると前記図示されないバッファメモリからフラッ
シュメモリユニット３の現用ブロックに１ブロック分の
データがコピーされ、処理を終了する。（ステップＳ２
９〜Ｓ３３）
【００２２】
【発明が解決しようとする課題】上述した様に、フラッ
シュメモリユニットの中に未使用のブロックが存在する
場合であっても、未使用のブロックが消去される前にデ
ータ転送が指示され、変更データの転送に先立ちブロッ
クの消去を行わねばならなくなる場合が生じるという問
題があった。
シュメモリユニットの中に未使用のブロックが存在する
場合であっても、未使用のブロックが消去される前にデ
ータ転送が指示され、変更データの転送に先立ちブロッ
クの消去を行わねばならなくなる場合が生じるという問
題があった。
【００２３】更に、フラッシュメモリユニットが複数の
ブロックからなるフラッシュメモリ素子で構成される場
合には、同一フラッシュメモリ素子に対して、異なるブ
ロックであっても消去と書込みを同時には出来ないた
め、前述した方法を使用できないという問題があった。
ブロックからなるフラッシュメモリ素子で構成される場
合には、同一フラッシュメモリ素子に対して、異なるブ
ロックであっても消去と書込みを同時には出来ないた
め、前述した方法を使用できないという問題があった。
【００２４】本発明は、フラッシュメモリユニットが複
数のブロックからなるフラッシュメモリ素子で構成され
る場合も含んで、フラッシュメモリユニットに対するア
クセスの頻度が上がった場合も未使用のブロックを確実
に短時間で消去し、フラッシュメモリの書換え時間を短
縮する方法を提供することを目的とする。
数のブロックからなるフラッシュメモリ素子で構成され
る場合も含んで、フラッシュメモリユニットに対するア
クセスの頻度が上がった場合も未使用のブロックを確実
に短時間で消去し、フラッシュメモリの書換え時間を短
縮する方法を提供することを目的とする。
【００２５】
【課題を解決するための手段】図１は本発明の原理図で
ある。図１において、１はメモリ制御ユニットであり、
２は本体装置であり、３はフラッシュメモリユニットで
あって、メモリ制御ユニット１と本体装置２とはアドレ
ス線９１及び制御線９３を介して接続され、本体装置２
とフラッシュメモリユニット３とはデータ線９５を介し
て接続され、メモリ制御ユニット１とフラッシュメモリ
ユニット３とはアドレス線９２及び制御線９４を介して
接続される。
ある。図１において、１はメモリ制御ユニットであり、
２は本体装置であり、３はフラッシュメモリユニットで
あって、メモリ制御ユニット１と本体装置２とはアドレ
ス線９１及び制御線９３を介して接続され、本体装置２
とフラッシュメモリユニット３とはデータ線９５を介し
て接続され、メモリ制御ユニット１とフラッシュメモリ
ユニット３とはアドレス線９２及び制御線９４を介して
接続される。
【００２６】メモリ制御ユニット１は論理アドレス保持
手段４と、物理アドレス保持手段５と、アドレス変換手
段６と、空きブロック管理手段７と、メモリ制御手段８
と、変更データ書込領域生成手段９と、ブロックアドレ
ス保持手段Ａとから構成され、本体装置２の指示に基づ
き、フラッシュメモリユニット３と本体装置２の間のデ
ータ転送を制御するユニットである。
手段４と、物理アドレス保持手段５と、アドレス変換手
段６と、空きブロック管理手段７と、メモリ制御手段８
と、変更データ書込領域生成手段９と、ブロックアドレ
ス保持手段Ａとから構成され、本体装置２の指示に基づ
き、フラッシュメモリユニット３と本体装置２の間のデ
ータ転送を制御するユニットである。
【００２７】本体装置２は図示されないプロセッサ及び
主記憶回路から構成され、フラッシュメモリユニット３
から読み出したデータを処理し、処理した結果得られた
データを主記憶回路に一旦保持し、フラッシュメモリユ
ニット３の格納先領域の先頭を示す論理アドレスと、格
納するデータのデータ長とを指定してデータ転送をメモ
リ制御ユニットに指示する装置である。
主記憶回路から構成され、フラッシュメモリユニット３
から読み出したデータを処理し、処理した結果得られた
データを主記憶回路に一旦保持し、フラッシュメモリユ
ニット３の格納先領域の先頭を示す論理アドレスと、格
納するデータのデータ長とを指定してデータ転送をメモ
リ制御ユニットに指示する装置である。
【００２８】フラッシュメモリユニット３は複数のフラ
ッシュメモリ素子から構成され、メモリ制御ユニット１
に制御されて本体装置２から転送されたデータを格納
し、格納しているデータを本体装置２に送出するユニッ
トであって、本例ではフラッシュメモリ素子３ａ〜３ｎ
のＮ個の素子から構成されている。
ッシュメモリ素子から構成され、メモリ制御ユニット１
に制御されて本体装置２から転送されたデータを格納
し、格納しているデータを本体装置２に送出するユニッ
トであって、本例ではフラッシュメモリ素子３ａ〜３ｎ
のＮ個の素子から構成されている。
【００２９】本体装置２より送出された書換えデータ格
納先の先頭領域を示す論理アドレスが論理アドレス保持
手段４に設定され、書換えデータのデータ長と書換えを
指示する指示語とがメモリ制御手段８に設定されると、
メモリ制御手段８により論理アドレス保持手段４に保持
された論理ブロックアドレスがアドレス変換手段６に入
力され、アドレス変換手段６から出力された現用ブロッ
クを示す物理ブロックアドレスが変更前物理ブロックア
ドレスとして物理アドレス保持手段５に設定される。
納先の先頭領域を示す論理アドレスが論理アドレス保持
手段４に設定され、書換えデータのデータ長と書換えを
指示する指示語とがメモリ制御手段８に設定されると、
メモリ制御手段８により論理アドレス保持手段４に保持
された論理ブロックアドレスがアドレス変換手段６に入
力され、アドレス変換手段６から出力された現用ブロッ
クを示す物理ブロックアドレスが変更前物理ブロックア
ドレスとして物理アドレス保持手段５に設定される。
【００３０】次に、前記変更前物理ブロックアドレスが
ブロックアドレス保持手段Ａに転送され、前記変更前物
理ブロックアドレスの素子アドレス部が＋１され素子内
ブロックアドレスと結合されて空きブロック管理手段７
を検索する際のアドレスとされる。
ブロックアドレス保持手段Ａに転送され、前記変更前物
理ブロックアドレスの素子アドレス部が＋１され素子内
ブロックアドレスと結合されて空きブロック管理手段７
を検索する際のアドレスとされる。
【００３１】前記アドレスを１づつ更新しながら、最終
アドレスに到達した場合には０に戻って、前記アドレス
が前記変更前物理ブロックアドレスの素子アドレス部の
示す値と一致するまで空きブロック管理手段７が検索さ
れる。
アドレスに到達した場合には０に戻って、前記アドレス
が前記変更前物理ブロックアドレスの素子アドレス部の
示す値と一致するまで空きブロック管理手段７が検索さ
れる。
【００３２】使用表示フラグが未使用を表示している領
域が読み出されると、前記領域を指定するアドレスが交
代ブロックを示す変更先物理ブロックアドレスとして物
理アドレス保持手段５に保持される。
域が読み出されると、前記領域を指定するアドレスが交
代ブロックを示す変更先物理ブロックアドレスとして物
理アドレス保持手段５に保持される。
【００３３】メモリ制御手段８により、フラッシュメモ
リユニット３の変更前物理ブロックアドレスにワードア
ドレス０を付加したアドレスを先頭として、変更前物理
ブロックアドレスに論理アドレスのワードアドレス部を
付加したアドレスの直前までの領域のデータが、また、
フラッシュメモリユニット３の変更前物理ブロックアド
レスに、変更データ書込領域生成手段により論理アドレ
スのワードアドレス部にデータ長を加え更に１を加えて
生成したワードアドレスを付加したアドレスを先頭とし
て、変更前物理ブロックの最終アドレスまでの領域のデ
ータが読み出され、フラッシュメモリユニット３の変更
先物理ブロックの対応する領域にコピーされる。
リユニット３の変更前物理ブロックアドレスにワードア
ドレス０を付加したアドレスを先頭として、変更前物理
ブロックアドレスに論理アドレスのワードアドレス部を
付加したアドレスの直前までの領域のデータが、また、
フラッシュメモリユニット３の変更前物理ブロックアド
レスに、変更データ書込領域生成手段により論理アドレ
スのワードアドレス部にデータ長を加え更に１を加えて
生成したワードアドレスを付加したアドレスを先頭とし
て、変更前物理ブロックの最終アドレスまでの領域のデ
ータが読み出され、フラッシュメモリユニット３の変更
先物理ブロックの対応する領域にコピーされる。
【００３４】変更先物理ブロックアドレスの素子アドレ
スが変更前物理ブロックアドレスの素子アドレスと異な
る場合には、メモリ制御手段により、変更前物理ブロッ
クアドレスで指定される現用ブロックに消去が指示さ
れ、同時にフラッシュメモリユニット３の変更先物理ブ
ロックの書換えデータ格納領域に本体装置２から転送さ
れたデータが格納され、更に空きブロック管理手段７に
保持されている変更前物理ブロックの使用状況を表示す
る使用表示フラグが未使用とされ、変更先物理ブロック
の使用状況を表示する使用表示フラグが使用中とされ、
アドレス変換手段６に保持されている変更前物理ブロッ
クアドレスが変更先物理ブロックアドレスと置き換えら
れて処理を終了する。
スが変更前物理ブロックアドレスの素子アドレスと異な
る場合には、メモリ制御手段により、変更前物理ブロッ
クアドレスで指定される現用ブロックに消去が指示さ
れ、同時にフラッシュメモリユニット３の変更先物理ブ
ロックの書換えデータ格納領域に本体装置２から転送さ
れたデータが格納され、更に空きブロック管理手段７に
保持されている変更前物理ブロックの使用状況を表示す
る使用表示フラグが未使用とされ、変更先物理ブロック
の使用状況を表示する使用表示フラグが使用中とされ、
アドレス変換手段６に保持されている変更前物理ブロッ
クアドレスが変更先物理ブロックアドレスと置き換えら
れて処理を終了する。
【００３５】変更先物理ブロックアドレスの素子アドレ
スが変更前物理ブロックアドレスの素子アドレスと等し
い場合には、メモリ制御手段により、フラッシュメモリ
ユニット３の変更先物理ブロックの書換えデータ格納領
域に本体装置２から転送されたデータが格納され、次い
で変更前物理ブロックアドレスで指定される現用ブロッ
クに消去が指示され、同時に空きブロック管理手段７に
保持されている変更前物理ブロックの使用状況を表示す
る使用表示フラグが未使用とされ、変更先物理ブロック
の使用状況を表示する使用表示フラグが使用中とされ、
アドレス変換手段６に保持されている変更前物理ブロッ
クアドレスが変更先物理ブロックアドレスと置き換えら
れて処理を終了する。
スが変更前物理ブロックアドレスの素子アドレスと等し
い場合には、メモリ制御手段により、フラッシュメモリ
ユニット３の変更先物理ブロックの書換えデータ格納領
域に本体装置２から転送されたデータが格納され、次い
で変更前物理ブロックアドレスで指定される現用ブロッ
クに消去が指示され、同時に空きブロック管理手段７に
保持されている変更前物理ブロックの使用状況を表示す
る使用表示フラグが未使用とされ、変更先物理ブロック
の使用状況を表示する使用表示フラグが使用中とされ、
アドレス変換手段６に保持されている変更前物理ブロッ
クアドレスが変更先物理ブロックアドレスと置き換えら
れて処理を終了する。
【００３６】使用表示フラグが未使用を表示している領
域が検出されない場合は、メモリ制御手段８により、フ
ラッシュメモリユニット３の現用ブロックに保持されて
いる変更対象外のデータが図示されないバッファメモリ
にコピーされ、本体装置２から転送された変更データが
図示されないバッファメモリの変更対象領域に格納され
た後、フラッシュメモリユニット３の現用ブロックに消
去が指示され、消去が終了すると、前記バッファメモリ
からフラッシュメモリユニット３の現用ブロックにデー
タがコピーされて処理を終了する。
域が検出されない場合は、メモリ制御手段８により、フ
ラッシュメモリユニット３の現用ブロックに保持されて
いる変更対象外のデータが図示されないバッファメモリ
にコピーされ、本体装置２から転送された変更データが
図示されないバッファメモリの変更対象領域に格納され
た後、フラッシュメモリユニット３の現用ブロックに消
去が指示され、消去が終了すると、前記バッファメモリ
からフラッシュメモリユニット３の現用ブロックにデー
タがコピーされて処理を終了する。
【００３７】
【発明の実施の形態】図２は本発明の第１の実施の形態
構成図であり、図３は本発明の第１の実施の形態レジス
タ及びカウンタの構成図であり、図４は本発明の第１の
実施の形態空きブロック管理テーブルの構成図であり、
図５は本発明の第１の実施の形態フローチャート図（そ
の１）であり、図６は本発明の第１の実施の形態フロー
チャート図（その２）であり、図７は本発明の第１の実
施の形態フローチャート図（その３）であり、図８は本
発明の第１の実施の形態フローチャート図（その４）で
あり、図９は本発明の第１の実施の形態フローチャート
図（その５）である。
構成図であり、図３は本発明の第１の実施の形態レジス
タ及びカウンタの構成図であり、図４は本発明の第１の
実施の形態空きブロック管理テーブルの構成図であり、
図５は本発明の第１の実施の形態フローチャート図（そ
の１）であり、図６は本発明の第１の実施の形態フロー
チャート図（その２）であり、図７は本発明の第１の実
施の形態フローチャート図（その３）であり、図８は本
発明の第１の実施の形態フローチャート図（その４）で
あり、図９は本発明の第１の実施の形態フローチャート
図（その５）である。
【００３８】図２において、従来例の構成図（図１２）
で用いられている符号と同一の符号は従来例の構成図
（図１２）で果たしているのと同一の機能を表してい
る。図２の本発明の第１の実施の形態構成図において、
１はメモリ制御ユニットであり、２は本体装置であり、
３はフラッシュメモリユニットであって、メモリ制御ユ
ニット１と本体装置２とはアドレス線９１及び制御線９
３を介して接続され、本体装置２とフラッシュメモリユ
ニット３とはデータ線９５を介して接続され、メモリ制
御ユニット１とフラッシュメモリユニット３とはアドレ
ス線９２及び制御線９４を介して接続される。
で用いられている符号と同一の符号は従来例の構成図
（図１２）で果たしているのと同一の機能を表してい
る。図２の本発明の第１の実施の形態構成図において、
１はメモリ制御ユニットであり、２は本体装置であり、
３はフラッシュメモリユニットであって、メモリ制御ユ
ニット１と本体装置２とはアドレス線９１及び制御線９
３を介して接続され、本体装置２とフラッシュメモリユ
ニット３とはデータ線９５を介して接続され、メモリ制
御ユニット１とフラッシュメモリユニット３とはアドレ
ス線９２及び制御線９４を介して接続される。
【００３９】メモリ制御ユニット１は論理アドレスレジ
スタ４０と、物理アドレスレジスタ５０と、変更前アド
レスレジスタ５１と、変更先アドレスレジスタ５２と、
アドレス変換テーブル６０と、空きブロック管理テーブ
ル７０と、制御回路８０と、データ長カウンタ８１と、
素子アドレスレジスタ５３と、ブロックアドレスカウン
タＡ０と、加算回路９０とから構成され、本体装置２の
指示に基づき、フラッシュメモリユニット３と本体装置
２の間のデータ転送を制御するユニットである。
スタ４０と、物理アドレスレジスタ５０と、変更前アド
レスレジスタ５１と、変更先アドレスレジスタ５２と、
アドレス変換テーブル６０と、空きブロック管理テーブ
ル７０と、制御回路８０と、データ長カウンタ８１と、
素子アドレスレジスタ５３と、ブロックアドレスカウン
タＡ０と、加算回路９０とから構成され、本体装置２の
指示に基づき、フラッシュメモリユニット３と本体装置
２の間のデータ転送を制御するユニットである。
【００４０】空きブロック管理テーブル７０は図示され
ない制御線を介して制御回路８０に接続され、図４に示
される如く物理ブロックアドレスで指定される領域に、
フラッシュメモリユニット３の前記物理ブロックアドレ
スで指定されるブロックが使用中であるか否かを表示す
る使用表示フラグが格納されているテーブルである。
ない制御線を介して制御回路８０に接続され、図４に示
される如く物理ブロックアドレスで指定される領域に、
フラッシュメモリユニット３の前記物理ブロックアドレ
スで指定されるブロックが使用中であるか否かを表示す
る使用表示フラグが格納されているテーブルである。
【００４１】加算回路９０はアドレス線４６を介して論
理アドレスレジスタ４０と物理アドレスレジスタ５０と
に接続され、データ長を示す制御線８２を介してデータ
長カウンタ８１と接続され、制御回路８０により論理ア
ドレスレジスタ４０に保持されるワードアドレス部の値
にデータ長カウンタ８１に保持されるデータ長を加え、
更に＋１された値を生成し、物理アドレスレジスタ５０
に対して出力する回路である。
理アドレスレジスタ４０と物理アドレスレジスタ５０と
に接続され、データ長を示す制御線８２を介してデータ
長カウンタ８１と接続され、制御回路８０により論理ア
ドレスレジスタ４０に保持されるワードアドレス部の値
にデータ長カウンタ８１に保持されるデータ長を加え、
更に＋１された値を生成し、物理アドレスレジスタ５０
に対して出力する回路である。
【００４２】素子アドレスレジスタ５３は、アドレス線
５４を介して変更前アドレスレジスタ５１及びブロック
アドレスカウンタＡ０に接続され、変更前アドレスレジ
スタに保持されるブロックアドレスの素子アドレス部が
設定されるレジスタである。
５４を介して変更前アドレスレジスタ５１及びブロック
アドレスカウンタＡ０に接続され、変更前アドレスレジ
スタに保持されるブロックアドレスの素子アドレス部が
設定されるレジスタである。
【００４３】ブロックアドレスカウンタＡ０は、アドレ
ス線５４を介して素子アドレスレジスタ５３と接続さ
れ、素子内ブロックを示すビットと結合されてブロック
アドレスを表示し、制御回路８０に制御されて１づつ歩
進し、フラッシュメモリユニットを構成するブロックの
最終に達した後はフラッシュメモリユニットを構成する
ブロックの先頭から歩進するカウンタである。
ス線５４を介して素子アドレスレジスタ５３と接続さ
れ、素子内ブロックを示すビットと結合されてブロック
アドレスを表示し、制御回路８０に制御されて１づつ歩
進し、フラッシュメモリユニットを構成するブロックの
最終に達した後はフラッシュメモリユニットを構成する
ブロックの先頭から歩進するカウンタである。
【００４４】本発明の第１の実施例について、図２〜図
１１を参照しながら説明する。最初に、本体装置２から
書換えデータの格納先領域の先頭を示す論理アドレス
と、書換えデータのデータ長と、書換えを指示する指示
語とがメモリ制御ユニット１に送出され、論理アドレス
は論理アドレスレジスタ４０に、データ長はデータ長カ
ウンタ８１に、指示語は制御回路８０に設定され、ステ
ップＳ２に進む。（ステップＳ１） 制御回路８０により、論理アドレスレジスタ４０の論理
ブロックアドレス部がアドレス変換テーブルに入力さ
れ、現用ブロックの物理ブロックアドレスが出力されて
変更前アドレスレジスタ５１に設定され、ステップＳ３
に進む。（ステップＳ２） 制御回路８０により、変更前アドレスレジスタ５１に保
持される現用ブロックの物理ブロックアドレスの中の素
子アドレスが素子アドレスレジスタ５３に転送され、更
に、素子アドレスに＋１されたアドレスがブロックアド
レスカウンタＡ０に転送され、ブロックアドレスカウン
タＡ０の素子内ブロックアドレスに０が設定され、ステ
ップＳ５に進む。（ステップＳ３〜Ｓ４） 制御回路８０により、素子アドレスレジスタ５３に保持
される素子アドレスと一致するまでブロックアドレスカ
ウンタＡ０が１づつ歩進され、空きブロック管理テーブ
ル７０のブロックアドレスカウンタＡ０により指定され
る領域が検索され、使用表示フラグが‘０’のブロック
が検出される、即ち、現用ブロックと交代ブロックとが
異なる素子の中に存在する場合にはステップＳ８に進
み、使用表示フラグが‘０’のブロックが検出できな
い、即ち、現用ブロックと交代ブロックとが異なる素子
の中に存在しない場合にはステップＳ２９に進む。（ス
テップＳ５〜Ｓ７） 制御回路８０により、物理アドレスレジスタ５０のワー
ドアドレス部に０が設定され、ステップＳ９に進む。
（ステップＳ８） 制御回路８０により、変更のある部分を除いた現用ブロ
ックから交代ブロックへのデータのコピーが以下の手順
で行われる。即ち、論理アドレスレジスタ４０のワード
アドレス部と物理アドレスレジスタ５０のワードアドレ
ス部が一致するまで繰り返し、物理アドレスレジスタ５
０の物理ブロックアドレス部に変更前アドレスレジスタ
５１に保持されている現用ブロックの物理ブロックアド
レスが転送され、フラッシュメモリユニット３の物理ア
ドレスレジスタ５０で指定される領域からデータが読み
出されると同時に、物理アドレスレジスタ５０の物理ブ
ロックアドレス部が変更先アドレスレジスタ５２に保持
されている交代ブロックの物理ブロックアドレスで置き
換えられ、フラッシュメモリユニット３の物理アドレス
レジスタ５０で指定される領域に前記データが格納され
て、その都度、物理アドレスレジスタ５０のワードアド
レス部が＋１され、論理アドレスレジスタ４０のワード
アドレス部と物理アドレスレジスタ５０のワードアドレ
ス部が一致するとステップＳ１４に進む。（ステップＳ
９〜Ｓ１３） 制御回路８０により、物理アドレスレジスタ５０のワー
ドアドレス部に論理アドレスレジスタのワードアドレス
部の値とデータ長カウンタ８１に保持されるデータ長と
１を加えた値が設定され、ステップＳ１５に進む。（ス
テップＳ１４） 制御回路８０により、変更のある部分を除いた現用ブロ
ックから交代ブロックへのデータのコピーが以下の手順
で行われる。即ち、物理アドレスレジスタ５０のワード
アドレス部がブロックの最終アドレスを越して最終アド
レスの次のアドレスを示す‘０’となるまで繰り返し、
物理アドレスレジスタ５０の物理ブロックアドレス部に
変更前アドレスレジスタ５１に保持されている現用ブロ
ックの物理ブロックアドレスが転送され、フラッシュメ
モリユニット３の物理アドレスレジスタ５０で指定され
る領域からデータが読み出されると同時に、物理アドレ
スレジスタ５０の物理ブロックアドレス部が変更先アド
レスレジスタ５２に保持されている交代ブロックの物理
ブロックアドレスで置き換えられ、フラッシュメモリユ
ニット３の物理アドレスレジスタ５０で指定される領域
に前記データが格納されて、その都度、物理アドレスレ
ジスタ５０のワードアドレス部が＋１され、物理アドレ
スレジスタ５０のワードアドレス部が‘０’になるとス
テップＳ１９に進む。（ステップＳ１５〜Ｓ１８） 制御回路８０により、ブロックアドレスカウンタＡ０の
上位の素子アドレス部が素子アドレスレジスタ５３の値
と一致するか否かチェックされ、一致する場合には交代
ブロックが現用ブロックと同一素子内にあるためステッ
プＳ３２に進み、異なる場合には交代ブロックが異なる
素子内にあるためステップＳ２０に進む。（ステップＳ
１９） 制御回路８０により、物理アドレスレジスタ５０で指定
されるフラッシュメモリユニットの領域に対し消去が指
示されると同時に、空きブロック管理テーブル７０の変
更前アドレスレジスタ５１により指定される現用ブロッ
クの状況を表示する使用表示フラグに未使用を示す
‘０’が設定され、変更先アドレスレジスタ５２により
指定される交代ブロックの状況を表示する使用表示フラ
グに使用中を示す‘１’が設定され、アドレス変換テー
ブル６０の論理アドレスレジスタ４０で指定される領域
に変更先物理ブロックアドレスが設定され、ステップＳ
２５に進む。（ステップＳ２０〜Ｓ２４） 制御回路８０により本体装置２にデータ送出が依頼さ
れ、本体装置２から送出されたデータが、フラッシュメ
モリユニット３の物理アドレスレジスタ５０で指定され
た交代ブロックの変更データ格納領域に以下の手順で１
語づつ格納される。即ち、制御回路８０により、データ
長カウンタ８１が０になるまで繰り返して、フラッシュ
メモリユニット３の物理アドレスレジスタ５０で指定さ
れた領域に本体装置２から送出されたデータが書込ま
れ、同時に物理アドレスレジスタ５０のワードアドレス
部が＋１され、データ長カウンタ８１がマイナス１さ
れ、データ長カウンタ８１が０になるとステップＳ２８
に進む。（ステップＳ２５〜Ｓ２７） 制御回路８０により、フラッシュメモリユニット３の消
去完了が確認され、処理を終了する。（ステップＳ２
８） 制御回路８０により、素子アドレスレジスタ５３に保持
される素子アドレスに１加えた値と一致するまでブロッ
クアドレスカウンタＡ０が１づつ歩進され、空きブロッ
ク管理テーブル７０のブロックアドレスカウンタＡ０に
より指定される領域が検索され、使用表示フラグが
‘０’のブロックが検出される、即ち、交代ブロックが
同一素子の中に存在する場合にはステップＳ８に進み、
使用表示フラグが‘０’のブロックが検出できない、即
ち、交代ブロックが存在しない場合にはステップＳ４１
に進む。（ステップＳ２９〜Ｓ３１） 制御回路８０により、物理アドレスレジスタの物理ブロ
ックアドレス部に変更先アドレスレジスタ５２の値が、
ワードアドレス部に論理アドレスレジスタのワードアド
レス部のデータが設定され、ステップＳ３３に進む。
（ステップＳ３２） 制御回路８０により本体装置２にデータ送出が依頼さ
れ、本体装置２から送出されたデータが、フラッシュメ
モリユニット３の物理アドレスレジスタ５０で指定され
た交代ブロックの変更データ格納領域に以下の手順で１
語づつ格納される。即ち、制御回路８０により、データ
長カウンタ８１が０になるまで繰り返して、フラッシュ
メモリユニット３の物理アドレスレジスタ５０で指定さ
れた領域に本体装置２から送出されたデータが書込ま
れ、同時に物理アドレスレジスタ５０のワードアドレス
部が＋１され、データ長カウンタ８１がマイナス１さ
れ、データ長カウンタ８１が０になるとステップＳ３６
に進む。（ステップＳ３３〜Ｓ３５） 制御回路８０により、物理アドレスレジスタ５０のブロ
ックアドレス部に変更前アドレスレジスタ５１に保持さ
れている現用ブロックの物理アドレスが転送され、ステ
ップＳ３７に進む。（ステップＳ３６） 制御回路８０により、物理アドレスレジスタ５０で指定
されるフラッシュメモリユニットの領域に対し消去が指
示されると同時に、空きブロック管理テーブルの変更前
アドレスレジスタ５１により指定される現用ブロックの
状況を表示する使用表示フラグに未使用を示す‘０’が
設定され、変更先アドレスレジスタ５２により指定さ
れる交代ブロックの状況を表示する使用表示フラグに使
用中を示す‘１’が設定され、アドレス変換テーブル６
０の論理アドレスレジスタ４０で指定される領域に変更
先物理ブロックアドレスが設定され、ステップＳ２８に
進む。（ステップＳ３７〜Ｓ４０） 制御回路８０により、変更のある部分を除いた現用ブロ
ックから図示されないバッファメモリへのデータのコピ
ーが行われ、本体装置２から送出されたデータが、前記
図示されないバッファメモリの変更データ格納領域に格
納される。
１１を参照しながら説明する。最初に、本体装置２から
書換えデータの格納先領域の先頭を示す論理アドレス
と、書換えデータのデータ長と、書換えを指示する指示
語とがメモリ制御ユニット１に送出され、論理アドレス
は論理アドレスレジスタ４０に、データ長はデータ長カ
ウンタ８１に、指示語は制御回路８０に設定され、ステ
ップＳ２に進む。（ステップＳ１） 制御回路８０により、論理アドレスレジスタ４０の論理
ブロックアドレス部がアドレス変換テーブルに入力さ
れ、現用ブロックの物理ブロックアドレスが出力されて
変更前アドレスレジスタ５１に設定され、ステップＳ３
に進む。（ステップＳ２） 制御回路８０により、変更前アドレスレジスタ５１に保
持される現用ブロックの物理ブロックアドレスの中の素
子アドレスが素子アドレスレジスタ５３に転送され、更
に、素子アドレスに＋１されたアドレスがブロックアド
レスカウンタＡ０に転送され、ブロックアドレスカウン
タＡ０の素子内ブロックアドレスに０が設定され、ステ
ップＳ５に進む。（ステップＳ３〜Ｓ４） 制御回路８０により、素子アドレスレジスタ５３に保持
される素子アドレスと一致するまでブロックアドレスカ
ウンタＡ０が１づつ歩進され、空きブロック管理テーブ
ル７０のブロックアドレスカウンタＡ０により指定され
る領域が検索され、使用表示フラグが‘０’のブロック
が検出される、即ち、現用ブロックと交代ブロックとが
異なる素子の中に存在する場合にはステップＳ８に進
み、使用表示フラグが‘０’のブロックが検出できな
い、即ち、現用ブロックと交代ブロックとが異なる素子
の中に存在しない場合にはステップＳ２９に進む。（ス
テップＳ５〜Ｓ７） 制御回路８０により、物理アドレスレジスタ５０のワー
ドアドレス部に０が設定され、ステップＳ９に進む。
（ステップＳ８） 制御回路８０により、変更のある部分を除いた現用ブロ
ックから交代ブロックへのデータのコピーが以下の手順
で行われる。即ち、論理アドレスレジスタ４０のワード
アドレス部と物理アドレスレジスタ５０のワードアドレ
ス部が一致するまで繰り返し、物理アドレスレジスタ５
０の物理ブロックアドレス部に変更前アドレスレジスタ
５１に保持されている現用ブロックの物理ブロックアド
レスが転送され、フラッシュメモリユニット３の物理ア
ドレスレジスタ５０で指定される領域からデータが読み
出されると同時に、物理アドレスレジスタ５０の物理ブ
ロックアドレス部が変更先アドレスレジスタ５２に保持
されている交代ブロックの物理ブロックアドレスで置き
換えられ、フラッシュメモリユニット３の物理アドレス
レジスタ５０で指定される領域に前記データが格納され
て、その都度、物理アドレスレジスタ５０のワードアド
レス部が＋１され、論理アドレスレジスタ４０のワード
アドレス部と物理アドレスレジスタ５０のワードアドレ
ス部が一致するとステップＳ１４に進む。（ステップＳ
９〜Ｓ１３） 制御回路８０により、物理アドレスレジスタ５０のワー
ドアドレス部に論理アドレスレジスタのワードアドレス
部の値とデータ長カウンタ８１に保持されるデータ長と
１を加えた値が設定され、ステップＳ１５に進む。（ス
テップＳ１４） 制御回路８０により、変更のある部分を除いた現用ブロ
ックから交代ブロックへのデータのコピーが以下の手順
で行われる。即ち、物理アドレスレジスタ５０のワード
アドレス部がブロックの最終アドレスを越して最終アド
レスの次のアドレスを示す‘０’となるまで繰り返し、
物理アドレスレジスタ５０の物理ブロックアドレス部に
変更前アドレスレジスタ５１に保持されている現用ブロ
ックの物理ブロックアドレスが転送され、フラッシュメ
モリユニット３の物理アドレスレジスタ５０で指定され
る領域からデータが読み出されると同時に、物理アドレ
スレジスタ５０の物理ブロックアドレス部が変更先アド
レスレジスタ５２に保持されている交代ブロックの物理
ブロックアドレスで置き換えられ、フラッシュメモリユ
ニット３の物理アドレスレジスタ５０で指定される領域
に前記データが格納されて、その都度、物理アドレスレ
ジスタ５０のワードアドレス部が＋１され、物理アドレ
スレジスタ５０のワードアドレス部が‘０’になるとス
テップＳ１９に進む。（ステップＳ１５〜Ｓ１８） 制御回路８０により、ブロックアドレスカウンタＡ０の
上位の素子アドレス部が素子アドレスレジスタ５３の値
と一致するか否かチェックされ、一致する場合には交代
ブロックが現用ブロックと同一素子内にあるためステッ
プＳ３２に進み、異なる場合には交代ブロックが異なる
素子内にあるためステップＳ２０に進む。（ステップＳ
１９） 制御回路８０により、物理アドレスレジスタ５０で指定
されるフラッシュメモリユニットの領域に対し消去が指
示されると同時に、空きブロック管理テーブル７０の変
更前アドレスレジスタ５１により指定される現用ブロッ
クの状況を表示する使用表示フラグに未使用を示す
‘０’が設定され、変更先アドレスレジスタ５２により
指定される交代ブロックの状況を表示する使用表示フラ
グに使用中を示す‘１’が設定され、アドレス変換テー
ブル６０の論理アドレスレジスタ４０で指定される領域
に変更先物理ブロックアドレスが設定され、ステップＳ
２５に進む。（ステップＳ２０〜Ｓ２４） 制御回路８０により本体装置２にデータ送出が依頼さ
れ、本体装置２から送出されたデータが、フラッシュメ
モリユニット３の物理アドレスレジスタ５０で指定され
た交代ブロックの変更データ格納領域に以下の手順で１
語づつ格納される。即ち、制御回路８０により、データ
長カウンタ８１が０になるまで繰り返して、フラッシュ
メモリユニット３の物理アドレスレジスタ５０で指定さ
れた領域に本体装置２から送出されたデータが書込ま
れ、同時に物理アドレスレジスタ５０のワードアドレス
部が＋１され、データ長カウンタ８１がマイナス１さ
れ、データ長カウンタ８１が０になるとステップＳ２８
に進む。（ステップＳ２５〜Ｓ２７） 制御回路８０により、フラッシュメモリユニット３の消
去完了が確認され、処理を終了する。（ステップＳ２
８） 制御回路８０により、素子アドレスレジスタ５３に保持
される素子アドレスに１加えた値と一致するまでブロッ
クアドレスカウンタＡ０が１づつ歩進され、空きブロッ
ク管理テーブル７０のブロックアドレスカウンタＡ０に
より指定される領域が検索され、使用表示フラグが
‘０’のブロックが検出される、即ち、交代ブロックが
同一素子の中に存在する場合にはステップＳ８に進み、
使用表示フラグが‘０’のブロックが検出できない、即
ち、交代ブロックが存在しない場合にはステップＳ４１
に進む。（ステップＳ２９〜Ｓ３１） 制御回路８０により、物理アドレスレジスタの物理ブロ
ックアドレス部に変更先アドレスレジスタ５２の値が、
ワードアドレス部に論理アドレスレジスタのワードアド
レス部のデータが設定され、ステップＳ３３に進む。
（ステップＳ３２） 制御回路８０により本体装置２にデータ送出が依頼さ
れ、本体装置２から送出されたデータが、フラッシュメ
モリユニット３の物理アドレスレジスタ５０で指定され
た交代ブロックの変更データ格納領域に以下の手順で１
語づつ格納される。即ち、制御回路８０により、データ
長カウンタ８１が０になるまで繰り返して、フラッシュ
メモリユニット３の物理アドレスレジスタ５０で指定さ
れた領域に本体装置２から送出されたデータが書込ま
れ、同時に物理アドレスレジスタ５０のワードアドレス
部が＋１され、データ長カウンタ８１がマイナス１さ
れ、データ長カウンタ８１が０になるとステップＳ３６
に進む。（ステップＳ３３〜Ｓ３５） 制御回路８０により、物理アドレスレジスタ５０のブロ
ックアドレス部に変更前アドレスレジスタ５１に保持さ
れている現用ブロックの物理アドレスが転送され、ステ
ップＳ３７に進む。（ステップＳ３６） 制御回路８０により、物理アドレスレジスタ５０で指定
されるフラッシュメモリユニットの領域に対し消去が指
示されると同時に、空きブロック管理テーブルの変更前
アドレスレジスタ５１により指定される現用ブロックの
状況を表示する使用表示フラグに未使用を示す‘０’が
設定され、変更先アドレスレジスタ５２により指定さ
れる交代ブロックの状況を表示する使用表示フラグに使
用中を示す‘１’が設定され、アドレス変換テーブル６
０の論理アドレスレジスタ４０で指定される領域に変更
先物理ブロックアドレスが設定され、ステップＳ２８に
進む。（ステップＳ３７〜Ｓ４０） 制御回路８０により、変更のある部分を除いた現用ブロ
ックから図示されないバッファメモリへのデータのコピ
ーが行われ、本体装置２から送出されたデータが、前記
図示されないバッファメモリの変更データ格納領域に格
納される。
【００４５】１ブロック分のデータが揃うと、制御回路
８０により現用ブロックに対して消去が指示され、消去
が完了すると前記図示されないバッファメモリからフラ
ッシュメモリユニット３の現用ブロックに１ブロック分
のデータがコピーされ、処理を終了する。（ステップＳ
４１〜Ｓ４５）
８０により現用ブロックに対して消去が指示され、消去
が完了すると前記図示されないバッファメモリからフラ
ッシュメモリユニット３の現用ブロックに１ブロック分
のデータがコピーされ、処理を終了する。（ステップＳ
４１〜Ｓ４５）
【００４６】
【発明の効果】以上説明した様に、本発明によれは交代
ブロックが現用ブロックと異なる素子の中にある場合に
は、現用ブロックの消去と、交代ブロックへの変更デー
タの書込み，アドレス変換テーブル及び空きブロック管
理テーブルの更新を同時に処理することが出来、交代ブ
ロックと現用ブロックが同一の素子の中にある場合には
現用ブロックの消去とアドレス変換テーブル及び空きブ
ロック管理テーブルの更新を同時に処理することが出来
るため、フラッシュメモリユニットの書替えが短時間と
なり、また、書替え終了後には確実に消去済の交代ブロ
ックが容易出来るという工業的効果がある。
ブロックが現用ブロックと異なる素子の中にある場合に
は、現用ブロックの消去と、交代ブロックへの変更デー
タの書込み，アドレス変換テーブル及び空きブロック管
理テーブルの更新を同時に処理することが出来、交代ブ
ロックと現用ブロックが同一の素子の中にある場合には
現用ブロックの消去とアドレス変換テーブル及び空きブ
ロック管理テーブルの更新を同時に処理することが出来
るため、フラッシュメモリユニットの書替えが短時間と
なり、また、書替え終了後には確実に消去済の交代ブロ
ックが容易出来るという工業的効果がある。
【図１】 本発明の原理図
【図２】 本発明の第１の実施の形態構成図
【図３】 本発明の第１の実施の形態レジスタ及びカウ
ンタの構成図
ンタの構成図
【図４】 本発明の第１の実施の形態空きブロック管理
テーブルの構成図
テーブルの構成図
【図５】 本発明の第１の実施の形態フローチャート図
（その１）
（その１）
【図６】 本発明の第１の実施の形態フローチャート図
（その２）
（その２）
【図７】 本発明の第１の実施の形態フローチャート図
（その３）
（その３）
【図８】 本発明の第１の実施の形態フローチャート図
（その４）
（その４）
【図９】 本発明の第１の実施の形態フローチャート図
（その５）
（その５）
【図１０】 アドレス変換テーブルの構成図
【図１１】 レジスタ及びカウンタの構成図
【図１２】 従来例の構成図
【図１３】 従来例の空きブロック管理テーブルの構成
図
図
【図１４】 従来例のフローチャート図（その１）
【図１５】 従来例のフローチャート図（その２）
【図１６】 従来例のフローチャート図（その３）
【図１７】 従来例のフローチャート図（その４）
１ メモリ制御ユニット ２ 本体装置 ３ フラッシュメモリユニット ４ 論理アドレス保持手段 ５ 物理アドレス保持手段 ６ アドレス変換手段 ７ 空きブロック管理手段 ８ メモリ制御手段 ９ 変更データ書込領域生成手段 ４０ 論理アドレスレジスタ ５０ 物理アドレスレジスタ ５１ 変更前アドレスレジスタ ５２ 変更先アドレスレジスタ ５３ 素子アドレスレジスタ ６０ アドレス変換テーブル ７０，７０’ 空きブロック管理テーブル ８０ 制御回路 ８１ データ長カウンタ ９０ 加算回路 Ａ０ ブロックアドレスカウンタ ３１，３ｎ フラッシュメモリ素子 ９１，９２，４５，４６，５４，５５，６５ アドレス
線 ９３，９４，８２ 制御線 ９５ データ線
線 ９３，９４，８２ 制御線 ９５ データ線
Claims (5)
- 【請求項１】 複数のフラッシュメモリ素子から構成さ
れるフラッシュメモリユニットに対するデータ転送の転
送領域が、前記転送領域の先頭を示す論理アドレスと転
送データ量を示すデータ長で指定され、該論理アドレス
がアドレス変換されて得られる物理アドレスでフラッシ
ュメモリユニットの読出しと書込みが制御されるフラッ
シュメモリ制御方法であって、 論理アドレスで指定される物理アドレスを持つ、変更前
のデータが保持される現用ブロックとは異なるブロック
を交代ブロックとし、現用ブロックの変更対象領域以外
の領域に保持されているデータを交代ブロックにコピー
し、次に現用ブロックの消去を指示すると同時に変更デ
ータを交代ブロックの変更対象領域に転送し、論理アド
レスで指定されるブロックの物理アドレスを交代ブロッ
クの物理アドレスに置き換えることを特徴とするフラッ
シュメモリ制御方法。 - 【請求項２】 現用ブロックの先頭アドレスと変更対象
領域の先頭アドレスの直前のアドレスにより指定される
領域のデータを交代ブロックにコピーし、 物理アドレスとデータ長とから生成された変更対象領域
の最終アドレスの直後のアドレスと現用ブロックの最終
アドレスにより指定される領域のデータを交代ブロック
にコピーし、 物理アドレスのブロックアドレス部を現用ブロックを示
すブロックアドレスから交代ブロックのブロックアドレ
スに置き換えたアドレスを先頭アドレスとし、データ長
で指定される転送量の変更データを交代ブロックに格納
することを特徴とする請求項１に記載のフラッシュメモ
リ制御方法。 - 【請求項３】 物理アドレスのブロックアドレス部をフ
ラッシュメモリ素子を示す素子アドレスと素子内ブロッ
クアドレスとに区分し、 現用ブロックと異なる素子アドレスの範囲を対象として
交代ブロックを検索し、前記範囲で交代ブロックが検出
出来ない場合に同一素子アドレスの範囲を対象として交
代ブロックを検索することを特徴とする、請求項１に記
載のフラッシュメモリ制御方法。 - 【請求項４】 論理アドレス保持手段と物理アドレス保
持手段と空きブロック管理手段とアドレス変換手段とメ
モリ制御手段とから構成され、論理アドレス保持手段に
保持される論理アドレスからアドレス変換手段により物
理アドレスを生成して物理アドレス保持手段に保持し、
データ長で指定されるデータの転送量をメモリ制御手段
に保持し、該物理アドレスを現用ブロックのアドレスと
して空きブロック管理手段により交代ブロックのアドレ
スを検索し、現用ブロックのアドレスと交代ブロックの
アドレスとデータ長とで複数のフラッシュメモリ素子で
構成されるフラッシュメモリユニットに対するデータ転
送を制御するフラッシュメモリ制御ユニットであって、 変更データ書込領域生成手段を有して論理アドレスのワ
ードアドレス部とデータ長とから変更データ格納領域の
最終ワードアドレスの直後のアドレスを生成し、現用ブ
ロックのアドレスのワードアドレス部と置換したアドレ
スと交代ブロックのアドレスのワードアドレス部と置換
したアドレスとを生成し、 現用ブロックの変更対象領域以外の領域に保持されてい
るデータを交代ブロックにコピーし、しかるのちに変更
データを交代ブロックの変更対象領域に転送することを
特徴とするフラッシュメモリ制御ユニット。 - 【請求項５】 物理アドレスのブロックアドレス部と、
前記ブロックアドレス部の中のフラッシュメモリ素子を
示す素子アドレスとを保持するブロックアドレス保持手
段を有し、 現用ブロックと異なる素子アドレスの範囲を対象として
交代ブロックを検索し、前記範囲で交代ブロックが検出
出来ない場合に同一素子アドレスの範囲を対象として交
代ブロックを検索することを特徴とする、請求項４に記
載のフラッシュメモリ制御ユニット。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31524495A JP3702515B2 (ja) | 1995-12-04 | 1995-12-04 | フラッシュメモリ制御方法及びフラッシュメモリ制御ユニット |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31524495A JP3702515B2 (ja) | 1995-12-04 | 1995-12-04 | フラッシュメモリ制御方法及びフラッシュメモリ制御ユニット |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09161491A true JPH09161491A (ja) | 1997-06-20 |
| JP3702515B2 JP3702515B2 (ja) | 2005-10-05 |
Family
ID=18063111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31524495A Expired - Fee Related JP3702515B2 (ja) | 1995-12-04 | 1995-12-04 | フラッシュメモリ制御方法及びフラッシュメモリ制御ユニット |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3702515B2 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999031592A1 (fr) * | 1997-12-16 | 1999-06-24 | Tdk Corporation | Systeme de memoire flash |
| GB2349242A (en) * | 1999-04-20 | 2000-10-25 | Inventec Corp | Flash memory architecture and rewrite method |
| US6201736B1 (en) | 1999-06-16 | 2001-03-13 | Fujitsu Limited | Flash memory with copy and transfer function |
| JP2002366420A (ja) * | 2001-06-08 | 2002-12-20 | Nec Corp | 不揮発性記憶装置及びその書き換え制御方法 |
| WO2003012647A1 (fr) * | 2001-07-27 | 2003-02-13 | Matsushita Electric Industrial Co., Ltd. | Appareil a memoire flash et procede de fusion de donnees stockees dans celle-ci |
| WO2004031966A1 (ja) * | 2002-10-02 | 2004-04-15 | Matsushita Electric Industrial Co., Ltd. | 不揮発性記憶装置の制御方法 |
| KR100479170B1 (ko) * | 2002-06-14 | 2005-03-28 | 주식회사 포인칩스 | 메모리 억세스 제어장치 및 방법 |
| KR100742849B1 (ko) * | 1998-06-30 | 2007-07-25 | 소니 가부시끼 가이샤 | 데이타 기억 장치, 데이타 처리 시스템, 데이타 처리 방법 및 데이타 처리 장치 |
| US7526600B2 (en) | 2003-12-26 | 2009-04-28 | Samsung Electronics Co., Ltd. | Data management device and method for flash memory |
| KR101017941B1 (ko) * | 2003-04-08 | 2011-03-04 | 르네사스 일렉트로닉스 가부시키가이샤 | 메모리 카드 |
| KR101416879B1 (ko) * | 2008-10-06 | 2014-08-07 | 삼성전자주식회사 | 비휘발성 메모리의 동작 방법 |
-
1995
- 1995-12-04 JP JP31524495A patent/JP3702515B2/ja not_active Expired - Fee Related
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6581132B1 (en) | 1997-12-16 | 2003-06-17 | Tdk Corporation | Flash memory system including a memory manager for managing data |
| WO1999031592A1 (fr) * | 1997-12-16 | 1999-06-24 | Tdk Corporation | Systeme de memoire flash |
| KR100742849B1 (ko) * | 1998-06-30 | 2007-07-25 | 소니 가부시끼 가이샤 | 데이타 기억 장치, 데이타 처리 시스템, 데이타 처리 방법 및 데이타 처리 장치 |
| GB2349242A (en) * | 1999-04-20 | 2000-10-25 | Inventec Corp | Flash memory architecture and rewrite method |
| US6201736B1 (en) | 1999-06-16 | 2001-03-13 | Fujitsu Limited | Flash memory with copy and transfer function |
| JP2002366420A (ja) * | 2001-06-08 | 2002-12-20 | Nec Corp | 不揮発性記憶装置及びその書き換え制御方法 |
| US7039781B2 (en) | 2001-07-27 | 2006-05-02 | Matsushtia Electric Industrial Co., Ltd. | Flash memory apparatus and method for merging stored data items |
| WO2003012647A1 (fr) * | 2001-07-27 | 2003-02-13 | Matsushita Electric Industrial Co., Ltd. | Appareil a memoire flash et procede de fusion de donnees stockees dans celle-ci |
| JP2003044351A (ja) * | 2001-07-27 | 2003-02-14 | Matsushita Electric Ind Co Ltd | フラッシュメモリ装置、及び、それに記憶されたデータのマージ方法 |
| KR100479170B1 (ko) * | 2002-06-14 | 2005-03-28 | 주식회사 포인칩스 | 메모리 억세스 제어장치 및 방법 |
| JPWO2004031966A1 (ja) * | 2002-10-02 | 2006-02-02 | 松下電器産業株式会社 | 不揮発性記憶装置の制御方法 |
| WO2004031966A1 (ja) * | 2002-10-02 | 2004-04-15 | Matsushita Electric Industrial Co., Ltd. | 不揮発性記憶装置の制御方法 |
| US7321959B2 (en) | 2002-10-02 | 2008-01-22 | Matsushita Electric Industrial Co., Ltd. | Control method of a non-volatile memory apparatus |
| CN100377120C (zh) * | 2002-10-02 | 2008-03-26 | 松下电器产业株式会社 | 非易失性存储器装置的控制方法 |
| JP4560408B2 (ja) * | 2002-10-02 | 2010-10-13 | パナソニック株式会社 | 不揮発性記憶装置の制御方法 |
| KR101017941B1 (ko) * | 2003-04-08 | 2011-03-04 | 르네사스 일렉트로닉스 가부시키가이샤 | 메모리 카드 |
| US7526600B2 (en) | 2003-12-26 | 2009-04-28 | Samsung Electronics Co., Ltd. | Data management device and method for flash memory |
| KR101416879B1 (ko) * | 2008-10-06 | 2014-08-07 | 삼성전자주식회사 | 비휘발성 메모리의 동작 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3702515B2 (ja) | 2005-10-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100871027B1 (ko) | 데이터 기록 장치 및 플래시 메모리에 대한 데이터 기입방법 | |
| US5905993A (en) | Flash memory card with block memory address arrangement | |
| US6978353B2 (en) | Low overhead snapshot in a storage array using a tree-of-slabs metadata | |
| JP2006294061A (ja) | メモリ管理 | |
| JP2008016003A (ja) | メモリー格納装置及びその読み書き方法 | |
| JP2006031696A (ja) | バッドブロック管理部を含むフラッシュメモリシステム | |
| JPH10124381A (ja) | 半導体記憶装置 | |
| JP2000076117A (ja) | 電子機器及びその制御方法及び記憶媒体 | |
| JP3702515B2 (ja) | フラッシュメモリ制御方法及びフラッシュメモリ制御ユニット | |
| KR20000048112A (ko) | 일괄 소거형 비휘발성 메모리 장치 및 플래시 메모리의제어 방법 | |
| JP2003076605A (ja) | ブロック消去型不揮発メモリを搭載した半導体記憶装置とそのデータの書込み・読出し方法 | |
| JP2003058417A (ja) | 記憶装置 | |
| TW201621668A (zh) | 資料儲存裝置及其資料寫入方法 | |
| US10559359B2 (en) | Method for rewriting data in nonvolatile memory and semiconductor device | |
| JPH0778485A (ja) | 不揮発性半導体記憶装置とデータ書換／読出方法 | |
| JPH0955091A (ja) | フラッシュメモリ装置 | |
| JP2004206615A (ja) | 記憶装置 | |
| JP3166659B2 (ja) | 記憶装置 | |
| JPH08241599A (ja) | 不揮発性メモリを使用した記憶装置 | |
| JPH04137077A (ja) | メモリカードにおけるデータ記録方法およびメモリカードシステム | |
| US7996598B2 (en) | Memory management module | |
| JPH08272654A (ja) | ファイル管理装置 | |
| JP2008097526A (ja) | データ管理方法 | |
| JP2003140979A (ja) | Ｅｅｐｒｏｍへの記録方法 | |
| JP2004126945A (ja) | 記憶装置及びその制御方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041019 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041109 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041224 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050628 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050711 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080729 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090729 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100729 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100729 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110729 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110729 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120729 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120729 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130729 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |