JP2007310927A - 不揮発性メモリ、メモリコントローラ、不揮発性記憶装置、及び不揮発性記憶システム - Google Patents

Abstract

【課題】不揮発性記憶装置においてメモリコントローラ内の制御メモリを削減すると共に、メモリコントローラと不揮発性メモリを結ぶメモリバスの配線数を少なくし、ひいては不揮発性メモリへの書き込み速度を向上させることを目的とする。
【解決手段】メモリセルアレイ２１に、ＣＰＵ用の命令コード用メモリやワークＲＡＭ等を格納するための制御メモリ領域２３を確保し、メモリコントローラ１０からの指示により、ＡＶコンテンツ等の大きいサイズのデータのアクセス時は、フラッシュメモリタイプ入出力インタフェース３０を介してメモリセルアレイ２１にアクセスし、ＣＰＵ１１の命令コード等の小さいサイズのデータのアクセス時は、ＳＲＡＭタイプ入出力インタフェース４０を介してメモリセルアレイ２１の制御メモリ領域２３にアクセスする。
【選択図】図４

Description

本発明は、不揮発性メモリと、不揮発性メモリを備えた半導体メモリカード等の不揮発性記憶装置と、それに内蔵されるメモリコントローラ、及び不揮発性記憶装置にアクセス装置を加えた不揮発性記憶システムに関する。

書き換え可能な不揮発性メモリを備えた不揮発性記憶装置は、半導体メモリカードを中心にその需要が高まっている。また半導体メモリカードを使った不揮発性記憶システムも、デジタルスチルカメラや携帯電話等を中心にその需要が高まっている。かかる半導体メモリカードには様々な種類があり、その一つとしてＳＤメモリカードがある。このＳＤメモリカードは、不揮発性メモリとしてのフラッシュメモリと、そのフラッシュメモリを制御するメモリコントローラとを備えている。メモリコントローラは、デジタルスチルカメラ等のアクセス装置からの読み書き指示に応じて、フラッシュメモリに対するデータの読み書き制御を行うものである。

このようなＳＤメモリカードをデジタルスチルカメラ等のアクセス装置に取り付けると、アクセス装置はＳＤメモリカードをリムーバブルディスクと見なしてＦＡＴファイルシステムで管理し、データの読み書き指示を行う。ＦＡＴファイルシステムは、記録デバイスにファイルやデータを記録する際にファイル・アローケション・テーブル（以下、ＦＡＴという）を用いてデータの読み書きを指示するシステムである。

ＳＤメモリカードを構成するフラッシュメモリは、例えば非特許文献１に示すようなＮＡＮＤフラッシュメモリが主流である。以下に、このＮＡＮＤフラッシュメモリを搭載した従来の不揮発性記憶装置のデータの書き込みについて図１〜図３を用いて説明する。

図１は、従来の不揮発性記憶システムを表すブロック図である。不揮発性記憶システムは、アクセス装置１００と不揮発性記憶装置１１０とで構成され、さらに不揮発性記憶装置１１０は、不揮発性メモリ１２０とメモリコントローラ１３０を有している。不揮発性メモリ１２０は、例えば非特許文献１に示されている１ＧバイトのＮＡＮＤフラッシュメモリである。不揮発性メモリ１２０内のメモリセルアレイ１２１は８１９２個の物理ブロックから構成される。物理ブロックは消去単位であり、各物理ブロックは６４個のページから構成される。ページとは書き込み単位であり、１ページのサイズは２ｋバイトである。一般的にフラッシュメモリは書き込み速度が遅いため、２ｋバイトなどの比較的大きなサイズで一括して書き込む仕様にすることで、単位容量あたりの書き込み速度、すなわち書き込みレートを高めている。

メモリコントローラ１３０は、データを一時記憶する為のバッファＲＡＭ１３１、ＣＰＵ１３２が実行する命令コードを記憶した命令ＲＯＭ１３３及び命令ＲＡＭ１３４、ＣＰＵ１３２の作業用エリアとしてのワークＲＡＭ１３５を有する。またメモリコントローラ１３０は、不揮発性メモリ１２０内のメモリセルアレイ１２１を構成する物理ブロックの状態を管理する物理領域管理テーブルを記憶した物理領域管理テーブル１３６、論理アドレスを物理アドレスに変換する際に必要となる論物変換テーブルを記憶する論物変換テーブル１３７も有する。これらの内、バッファＲＡＭ１３１以外のメモリをまとめて制御メモリ１３８とする。なお、前述した各種テーブルを用いた論物変換の方法等については一般的な技術を用いて実現できるものなので、簡単のため説明を省略する。

データの書き込み手順はまず、アクセス装置１００からのデータ書き込み命令に伴って転送されたデータをメモリコントローラ１３０が受信する。次に、アクセス装置１００から転送された論理アドレスに基づいてメモリコントローラ１３０が不揮発性メモリ１２０の書き込み先アドレスである物理アドレスを決定し、読み書き制御部１３９を介して該データを不揮発性メモリ１２０に書き込む。

不揮発性メモリ１２０のピン配置を図２に示す。不揮発性メモリ１２０は、このピン配置に従ってメモリコントローラ１３０と接続される。不揮発性メモリ１２０への読み書き指示において、コマンド、アドレス及びデータは、Ｉ／Ｏ［７：０］で表記する８ビット幅のＩ／Ｏバスを介し転送される。非特許文献１に示されるように、Ｉ／Ｏバスの他に、／ＲＥなどの各種制御ピンがある。なお、各ピン端子の名称において“／”の記号が付記されたものは負論理であることを示す。メモリコントローラ１３０からのデータの書き込みや読み出しは、基本的にＩ／Ｏバスを介してシーケンシャルに行われる。尚、データの書き込みは、通常ページ単位で実行される。

図３は、不揮発性メモリ１２０へのデータの書き込みを表すタイムチャートである。Ｉ／Ｏ［７：０］において、まず書き込み開始を指示するためのシリアルデータ入力コマンド８０ｈの転送の後、ページアドレスが５サイクルに分けて転送される。その後データが１バイトずつ２１１２回に分けて転送される。データが２ｋバイト分全て転送され、次に書き込みコマンド１０ｈが転送された直後から書き込み状態となり、所定時間経過した後に書き込みの全行程が終了する。図中ハッチングの部分は、値が１または０のいずれでも構わない区間を表している。

ここでページアドレスとは、ページを構成するバイト単位の各カラムにおいて先頭のカラムアドレスに対応するアドレスのことである。不揮発性メモリ１２０内のアドレス制御回路１２２は先頭のカラムアドレスを受信した後、データが１バイトずつ２１１２回に分けて転送される毎に、カラムアドレスを内部で自動的にインクリメントするようになっている。このような自動インクリメント機能により、転送時間を合理化している。

このようなフラッシュメモリを搭載する半導体メモリカード等の不揮発性記憶装置は、主にデジタルスチルカメラ等のＡＶ用途に使用されるものであり、画像などのＡＶデータを書き込む場合は、通常クラスタ単位（１６ｋバイト）などのまとまった単位で書き込んでおり、特にＳＤメモリカードにおいては、書き込みを含む最小アクセス単位は５１２バイトと決められているので、５１２バイト未満の小容量のアクセスはなされない。

したがって、前述したフラッシュメモリはページ単位のようなまとまった単位で書き込むことができるので、フラッシュメモリを搭載した半導体メモリカードは、特にＡＶ用途において好都合のメモリデバイスであると言える。更に、半導体メモリカードは小型の記憶装置であるので、省スペース設計が必要であり、メモリコントローラ１３０と不揮発性メモリ１２０とを接続する配線数は少ない方が好ましい。この点からも、コマンドとアドレスとデータを時分割転送形式とすることにより配線数を削減したフラッシュメモリのインターフェース仕様は、小型メモリ装置における主記憶メモリとして好都合であると言える。

なお、不揮発性メモリのメモリセルとして、特許文献１に示す抵抗変化型メモリ（以下、ＲｅＲＡＭという）、あるいは強誘電体メモリ（以下、ＦｅＲＡＭという）などを応用した不揮発性ＲＡＭも存在する。不揮発性ＲＡＭは、文字通りスタティックＲＡＭ（以下、ＳＲＡＭという）のような１バイト程度の小さなサイズでランダムアクセスができる不揮発性メモリであり、フラッシュメモリと比べると書き込み速度が速く、書き換え保証回数が桁違いに多い。ＦｅＲＡＭは、あまり大容量化に向いていないため、非特許文献２が示すように機器組込用途として既に実用化されている。一方ＲｅＲＡＭは実用化には至っていないが、大容量化に向いているため、前述したようなＡＶ用途にも適用できるメモリカードの主記憶メモリとして、すなわちフラッシュメモリの代替としての期待が大きい。
特開２００４−１８５７５４号公報 Ｓａｍｓｕｎｇ製ＮＡＮＤフラッシュメモリＫ９Ｋ８Ｇ０８Ｕ０Ｍのデータシート、［平成１８年４月１８日検索］、インターネット＜ＵＲＬ：ｈｔｔｐ：／／ｗｗｗ．ｓａｍｓｕｎｇ．ｃｏｍ／Ｐｒｏｄｕｃｔｓ／Ｓｅｍｉｃｏｎｄｕｃｔｏｒ／ＮａｎｄＦｌａｓｈ／ＳＬＣ＿ＬａｒｇｅＢｌｏｃｋ／８Ｇｂｉｔ／Ｋ９Ｋ８Ｇ０８Ｕ０Ｍ／ｄｓ＿ｋ９ｘｘｇ０８ｕｘｍ＿ｒｅｖ１０．ｐｄｆ＞ ＲＡＭＴＲＯＮ製 ＦｅＲＡＭメモリＦＭ１６０８のデータシート、［平成１８年４月１８日検索］、インターネット＜ＵＲＬ：ｈｔｔｐ：／／ｗｗｗ．ｒａｍｔｒｏｎ．ｃｏｍ／ｌｉｂ／ｌｉｔｅｒａｔｕｒｅ／ｄａｔａｓｈｅｅｔｓ／ＦＭ１６０８ｄｓ＿ｒ３．０．ｐｄｆ＞

図１に示した不揮発性記憶装置１１０はメモリコントローラ１３０を内蔵しているので、メモリコントローラを内蔵しないメモリカードと比較すると、アクセス装置側の処理が簡素化できるといったメリットがある。これはアクセス装置の標準的な着脱型記録媒体として受け入れられやすいものである。

しかしその反面、メモリコントローラ１３０を実装している分、不揮発性記憶装置１１０は高価であるというデメリットがある。通常メモリコントローラ１３０は１チップのＬＳＩとして不揮発性記憶装置に実装されているが、このＬＳＩコストのかなりの部分を制御メモリ１３８が占めている。

また、ＳＤメモリカードをはじめとした小型の不揮発性記憶装置を実装するにあたって、次のような課題も存在する。例えば、小型の不揮発性記憶装置の１つであるＳＤメモリカードの外形寸法は、縦３２ｍｍ×横２４ｍｍ×厚さ２．１ｍｍと非常に小さい。ｍｉｎｉＳＤメモリカード（登録商標）はさらに小さく、外形寸法は縦２１．５ｍｍ×横２０ｍｍ×厚さ１．４ｍｍである。この小さな筐体の中に基板が組み込まれており、該基板上にメモリコントローラと不揮発性メモリが実装されている。メモリコントローラと不揮発性メモリはメモリバスによって接続されているが、概ね５０本以上の配線になると実装が困難であるので、メモリバスはそれ未満のできる限り少ない配線数にする必要がある。メモリコントローラと不揮発性メモリを接続するメモリバスの端子数も、図２に示すものと同様に４８本としている（ＶｃｃとＧＮＤを含む）。しかしＳＲＡＭに対する入出力インターフェースが、１Ｇバイトの全アドレス空間をアドレスできるようにすると、アドレス線だけで３０本を占めてしまうため、実装が困難となる。

そこで本発明は、上記問題点に鑑み、メモリコントローラ内の制御メモリを削減し、メモリコントローラと不揮発性メモリとをつなぐメモリバスの配線数を合理化した不揮発性メモリを提案すると共に、該不揮発性メモリの読み書き制御を行うメモリコントローラ、該不揮発性メモリを備えた不揮発性記憶装置、該不揮発性記憶装置とアクセス装置とから構成される不揮発性記憶システムを提供することを目的とする。

この課題を解決するために、本発明の不揮発性メモリは、メモリセルアレイと、外部からの指示に応じて前記メモリセルアレイへのデータの書き込み及び読み出しを行う入出力インターフェース部と、を具備し、前記入出力インターフェース部は、少なくともアドレスとデータを時分割転送し、前記メモリセルアレイに対し、バイトより大きな所定単位でデータ転送と読み出し及び書き込みを行う第１の入出力インターフェースと、少なくともアドレスとデータを異なるバスを介して並列に転送し、前記メモリセルアレイに対し、少なくとも１バイト単位でデータ転送と読み出し及び書き込みを行う第２の入出力インターフェースと、を有するものである。

その不揮発性メモリは、アクセス装置から転送されるデータを書き込む場合は、フラッシュメモリの入出力インターフェースと同様の入出力インターフェース仕様を有する第１の入出力インターフェース手段を介して前記メモリアレイに書き込み、データの書き込み制御に用いる制御メモリにアクセスする場合は、スタティックＲＡＭの入出力インターフェースと同様の入出力インターフェース仕様を有する第２の入出力インターフェース手段を介して行う。

ここで前記入出力インターフェース部は、外部からの指示に応じて、前記第１の入出力インターフェースと前記第２の入出力インターフェースのいずれか一方を使用するように切り替えを行う入出力インターフェース切替部を更に有するようにしてもよい。

ここで前記メモリセルアレイは、該メモリセルアレイ内に前記第２の入出力インターフェースだけがアクセスする制御メモリ領域を有するようにしてもよい。尚、不揮発性メモリの容量に対する制御メモリ領域の容量の割合は無視できる程度に小さく、制御メモリ領域を不揮発性メモリ内にアロケートしてもコスト的に無視できるものであるので、従来のメモリコントローラに内蔵されていた制御メモリを、不揮発性メモリ内のメモリアレイの一部の領域にアロケートしてもよい。

ここで前記制御メモリ領域は、前記メモリセルアレイの物理アドレス内で、特定の物理アドレスの範囲に固定的に割り付けられているようにしてもよい。

ここで前記メモリセルアレイにおいて前記制御メモリ領域が割り付けられる物理アドレスの範囲は、外部から与えられるコマンドに応じて変更できるようにしてもよい。

ここで前記メモリセルアレイは、抵抗変化型メモリのＲｅＲＡＭとしてもよい。

この課題を解決するために、本発明のメモリコントローラは、少なくともアドレスとデータを時分割転送し、前記メモリセルアレイに対し、バイトより大きな所定単位でデータ転送と読み出し及び書き込みを行う第１の入出力インターフェースと、少なくともアドレスとデータを異なるバスを介して並列に転送し、前記メモリセルアレイに対し、少なくとも１バイト単位でデータ転送と読み出し及び書き込みを行う第２の入出力インターフェースとを有する入出力インターフェース部と、メモリセルアレイと、を備える不揮発性メモリへのデータの書き込み及び読み出しを行うメモリコントローラであって、前記不揮発性メモリへの書き込み及び読み出しを行うデータの論理アドレスに応じて、前記第１の入出力インターフェースあるいは前記第２の入出力インターフェースのいずれを介して前記メモリセルアレイにアクセスするかを決定する入出力インターフェース決定部を有するものである。

この課題を解決するために、本発明の不揮発性記憶装置は、外部からのアクセス指示に応じてデータの読み出し及び書き込みを行う不揮発性記憶装置であって、少なくともアドレスとデータを時分割転送し、前記メモリセルアレイに対し、バイトより大きな所定単位でデータ転送と読み出し及び書き込みを行う第１の入出力インターフェースと、少なくともアドレスとデータを異なるバスを介して並列に転送し、前記メモリセルアレイに対し、少なくとも１バイト単位でデータ転送と読み出し及び書き込みを行う第２の入出力インターフェースとを有する入出力インターフェース部と、メモリセルアレイと、を備える不揮発性メモリと、前記不揮発性メモリへの書き込み及び読み出しを行うデータの論理アドレスに応じて、前記第１の入出力インターフェースあるいは前記第２の入出力インターフェースのいずれを介して前記メモリセルアレイにアクセスするかを決定する入出力インターフェース決定部を有するメモリコントローラと、を具備するものである。

この課題を解決するために、本発明の不揮発性記憶システムは、不揮発性記憶装置と、前記不揮発性記憶装置へのデータの書き込み及び読み出しを指示するアクセス装置と、を具備する不揮発性記憶システムであって、前記不揮発性装置は、少なくともアドレスとデータを時分割転送し、前記メモリセルアレイに対し、バイトより大きな所定単位でデータ転送と読み出し及び書き込みを行う第１の入出力インターフェースと、少なくともアドレスとデータを異なるバスを介して並列に転送し、前記メモリセルアレイに対し、少なくとも１バイト単位でデータ転送と読み出し及び書き込みを行う第２の入出力インターフェースとを有する入出力インターフェース部と、メモリセルアレイと、を備える不揮発性メモリと、前記不揮発性メモリへの書き込み及び読み出しを行うデータの論理アドレスに応じて、前記第１の入出力インターフェースあるいは前記第２の入出力インターフェースのいずれを介して前記メモリセルアレイにアクセスするかを決定する入出力インターフェース決定部を有するメモリコントローラと、を備えるものである。

本発明のメモリコントローラは、上記のようにインターフェースを選択することができるので、不揮発性メモリ内のメモリアレイの一部の領域に制御メモリ領域を設けることができる。このことによりメモリコントローラが制御メモリを内蔵する必要がなくなり、メモリコントローラの低コスト化を実現することができる。また、不揮発性メモリ内の２つの入出力インターフェース手段を使い分けることで、メモリコントローラと不揮発性メモリとの接続を少ない配線数で行うことができるとともに、不揮発性メモリに高速かつ簡単にアクセスすることができる。

図４は、本発明の実施の形態に於ける不揮発性記憶システムを示すブロック図である。本実施の形態の不揮発性記憶システムは、アクセス装置１と不揮発性記憶装置２とを有している。不揮発性記憶装置２は、メモリコントローラ１０と不揮発性メモリ２０とを有する。さらにメモリコントローラ１０は、ＣＰＵ１１、入出力インターフェース（入出力ＩＦ）決定部１２、ホストインターフェース（ホストＩＦ）１３、バッファＲＡＭ１４、読み書き制御部１５を有する。

読み書き制御部１５は、フラッシュメモリタイプ（Ｆタイプ）読み書き制御部１６とＳＲＡＭタイプ（Ｓタイプ）読み書き制御部１７を含み、これらのうちいずれかを選択的に用いて不揮発性メモリ２０へのデータの読み書きを制御する。ＣＰＵ１１は、メモリコントローラ１０全体を制御すると共に、アクセス装置１から受信した論理アドレスに基づいて不揮発性メモリ２０の物理アドレスを生成するものである。入出力ＩＦ決定部１２は、不揮発性メモリ２０にアクセスする際に使用する入出力インターフェースを選択的に決定するものである。

不揮発性メモリ２０は、ＲｅＲＡＭや、ＦｅＲＡＭ、磁性記録式随時書き込み読み出しメモリ（ＭＲＡＭ）、あるいはオボニックユニファイドメモリ（ＯＵＭ）などの不揮発性ＲＡＭで構成されたメモリセルアレイ２１を含んでいる。尚、メモリセルアレイ２１のデータ容量は１Ｇバイトである。さらに不揮発性メモリ２０は、入出力インターフェース（入出力ＩＦ）切替部２２と、第１の入出力インターフェースであるフラッシュメモリタイプ入出力インターフェース（Ｆタイプ入出力ＩＦ）３０と、第２の入出力インターフェースであるＳＲＡＭタイプ入出力インターフェース（Ｓタイプ入出力ＩＦ）４０とを有する。尚本実施の形態では、入出力ＩＦ切替部２２と、Ｆタイプ入出力ＩＦ３０と、Ｓタイプ入出力ＩＦ４０とで入出力インターフェース部を構成している。

Ｆタイプ入出力ＩＦ３０は、入出力制御回路３１と、データレジスタ３２と、アドレス制御回路３３とを有する。入出力制御回路３１はメモリバスをデータレジスタ３２及びアドレス制御回路３３に接続するかあるいは切り離すかのスイッチングを行うと共に、時分割で転送されてきたアドレスとデータの振り分けを行う回路である。データレジスタ３２は書き込み単位、例えば２ｋバイト分のデータを一時保持するためのレジスタである。アドレス制御回路３３はカラムアドレスを内部で自動的にインクリメントし、メモリセルアレイ２１にアドレスを逐次指定する回路である。

Ｓタイプ入出力ＩＦ４０は、入出力制御回路４１と、データラッチ４２と、アドレス制御回路４３とを有する。入出力制御回路４１はメモリバスをデータラッチ４２及びアドレス制御回路４３に接続するかあるいは切り離すかのスイッチングを行う回路である。データラッチ４２は、例えば２バイト分のデータを一時保持するためのラッチ回路である。アドレス制御回路４３はメモリバスを介して転送されたアドレスＡ０〜Ａ１６と内部で値１に固定化されたＡ１７〜Ａ２９の３０ビットでメモリセルアレイ２１にアドレスを指定する回路である。

Ｆタイプ入出力ＩＦ３０は、フラッシュメモリの標準的なインターフェースであり、下記の２つの特徴を有する。
１．少なくともアドレスとデータを時分割転送する。
２．バイトより大きな所定単位でデータ転送と読み出し及び書き込みを実施する。

これに対して、Ｓタイプ入出力ＩＦ４０は、後述する通り、ＳＲＡＭのインターフェース仕様に対応したインターフェースであり、下記の２つの特徴を有する。
１．少なくともアドレスとデータを異なるバスを介して並列に転送する。
２．通常少なくとも１バイト単位でデータ転送と読み出し及び書き込みを実施する。
このように、これらのインターフェースは互いに対称的な特徴を有しており、アクセスするデータの種類に応じて使い分ける。

図５は、不揮発性メモリ２０のピン配置図である。ピン番号１０（ＴＰ）を除く各ピンの配置はＴＳＯＰパッケージにおけるフラッシュメモリの典型的なピン配置に対応している。各ピンは、フラッシュメモリタイプとしても、あるいはＳＲＡＭ（５１２ｋワード×１６ビット品）タイプとしても選択的に使用できるようになっている。ピン番号１０（ＴＰ）に値０が設定された時はフラッシュメモリタイプに、値１が設定された時はＳＲＡＭタイプになる。

図６は、メモリバス周辺の詳細説明図である。図６において、実線はアドレスとデータ線を表し、点線は制御線を表す。デマルチプレクサ３４は、時分割で転送されるコマンド／アドレス／データからデータを抽出しデータレジスタ３２にデータを格納する回路である。

図７は、論理アドレスＬＡと物理アドレスＰＡの対応関係を示すメモリマップである。論理アドレスの前半、０ｘ００００００００〜０ｘ３ｆｆｄｆｆｆｆは、論理物理変換されずにそのまま物理アドレスとして用いられている。尚、記号０ｘは１６進数を表す記号である。これらの物理アドレスに対応したメモリセルアレイ２１の領域は、アクセス装置１からアクセスできる通常領域であり、音楽や動画などのコンテンツデータおよびその管理情報などが記憶される。この通常領域の記憶容量は１Ｇバイト−１２８ｋバイトである。

論理アドレスの後半、０ｘ３ｆｆｅ００００〜０ｘ３ｆｆｆｆｆｆｆも、論理物理変換されずにそのまま物理アドレスとして用いられている。これらの物理アドレスに対応したメモリセルアレイ２１の領域は、アクセス装置１からアクセスできない制御メモリ領域２３であり、ワーク領域や命令コード領域などがアロケートされる。この制御メモリ領域２３の記憶容量は１２８ｋバイトである。なお、簡単のために不揮発性メモリ２０のメーカコードなどのシステム情報が記憶されるシステム領域や、通常領域等の書き込みにおいてエラーが発生した際の代替書き込み先として使用されるスペア領域については簡単のため省略する。

図８は、入出力ＩＦ決定部１２の回路図である。入出力ＩＦ決定部１２は、比較器５０、不揮発性メモリ２０のサイズおよび制御メモリ領域２３のサイズを予め記憶したＲＯＭ５１、及び減算器５２を有する。

本実施の形態の不揮発性記憶システムについて、電源立ち上げ後の初期化処理からデータの書き込みまでを上記で説明した図を用いて説明する。これら一連の処理は、（１）初期化〜アクセス待ち状態、（２）書き込みコマンドの受信〜データのバッファリング処理、（３）物理アドレスの決定、（４）データの書き込み処理、の４ステップに分類できるので、それぞれのステップ毎に説明する。

（１）初期化〜アクセス待ち状態。
電源投入によりＣＰＵ１１にはリセットがかかり、リセット解除後にプログラムカウンタを命令コード領域の先頭アドレスである０ｘ３ｆｆｅ５０００にセットする。このプログラムカウンタ値に基づき入出力ＩＦ決定部１２が領域指定フラグの値を生成する。

図８において、まず減算器５２が、ＲＯＭ５１に予め記憶された不揮発性メモリサイズ、ここでは１Ｇバイトと制御メモリサイズ、ここでは１２８ｋバイトとの差分をとり、比較器５０がこの差分結果の値であるＢ入力と、プログラムカウンタにセットされた論理アドレスの値であるＡ入力とを比較する。Ａ入力がＢ入力以上であれば、領域指定フラグを制御メモリ領域を示す値１にセットする。図７に示すメモリマップの場合、差分結果は式（１）のようになる。
差分結果＝０ｘ４０００００００（１Ｇバイト）−０ｘ０００２００００
＝０ｘ３ｆｆｅ００００ ・・・（１）
この結果より、論理アドレスが０ｘ３ｆｆｅ５０００場合は、領域指定フラグが値１となる。

領域指定フラグの値１は読み書き制御部１５に転送される。読み書き制御部１５は領域指定フラグの値が１であることに基づいて、Ｆタイプ読み書き制御部１６を非アクティブにすると共にＳタイプ読み書き制御部１７をアクティブにする。さらに、領域指定フラグの値１は、図６に示したように入出力ＩＦ決定部１２からピン番号１０（ＴＰ）を介して入出力ＩＦ切替部２２にも入力される。入出力ＩＦ切替部２２は、値１が入力されたことに基づいて入出力制御回路３１の全スイッチをオフにすると共に、入出力制御回路４１の全スイッチをオンにする。

この動作により、メモリコントローラ１０は不揮発性メモリ２０をＳタイプと認識してアクセスすることとなる。なお、非アクティブに切り替えられたＦタイプ読み書き制御部１６の出力信号線や入出力信号線は、Ｓタイプ読み書き制御部１７の対応する出力信号線や入出力信号線とバス競合をおこさないように、ハイインピーダンス状態になる。

図５において、例えばＦタイプの／ＲＥの出力信号線やＩ／Ｏ［７：０］の入出力信号線はＳタイプの／ＯＥの信号線やＩ／Ｏ［７：０］の入出力信号線とそれぞれ同一のピンを共有しているが、ＦタイプまたはＳタイプの一方をハイインピーダンス状態にすることでバス競合を防ぐことができる。

ここで、図７に示したように、論理アドレスおよび物理アドレスの範囲は０ｘ００００００００〜０ｘ３ｆｆｆｆｆｆｆであるので、３０ビットのアドレス線が必要となる。しかし図６に示したように、Ｓタイプにおいて実際のアドレス線はＡ０〜Ａ１６までの１７ビット分しか準備されていない。これは、Ｓタイプのインターフェースは１２８ｋバイトの制御メモリ領域２３にのみアクセスするものであり、上位側アドレスであるＡ１７〜Ａ２９の１３ビット分はアドレス制御回路４３内部で値１に固定しておけばよく、下位側アドレスであるＡ０〜Ａ１６までの１７ビット分だけをピン端子に割り付ければ領域の指定ができるからである。このように決定された論理アドレスに対応する物理アドレス０ｘ３ｆｆｅ５０００は、制御メモリ領域２３内の命令コード領域の先頭アドレスに対応する。

続いてＣＰＵ１１は、プログラムカウンタ値を論理アドレス０ｘ３ｆｆｅ５０００とし、論理アドレス０ｘ３ｆｆｅ５０００をそのまま物理アドレスとして不揮発性メモリ２０に対して出力する。ＣＰＵ１１は、０ｘ３ｆｆｅ５０００番地以降に格納されている命令コードのフェッチを行うとともに、これ以外の初期化処理も終えてアクセス装置１からのアクセス待ちの状態となる。

（２）書き込みコマンドの受信からデータのバッファリング処理。
アクセス装置１がデータ書き込みコマンドを発行すると、ホストＩＦ１３が、それに伴って転送されたデータと該データに対応する論理アドレスを受信する。受信したデータをバッファＲＡＭ１４が一時記憶し、ＣＰＵ１１が論理アドレスを内部に保持する。バッファＲＡＭ１４への一時記憶は、データが一定サイズ転送されるまで継続される。この一連の一時記憶処理のことを以降バッファリング処理と呼ぶ。

なお、一定サイズとは、ＳＤメモリカードにおいては、アクセス装置からの最小アクセス単位である５１２バイト単位以上あることが好ましい。あるいはアクセス装置からの通常のアクセス単位、いいかえればＦＡＴファイルシステムの管理単位であるクラスタ単位（１６ｋバイト単位）であってもよい。本実施の形態においては２ｋバイト単位でバッファリング処理をする。

（３）書き込み先の物理アドレスの決定。
ホストＩＦ１３がバッファＲＡＭ１４にバッファリング処理を実行している間に、ＣＰＵ１１は、バッファリングした２ｋバイトのデータに、メモリセルアレイ２１の通常領域内の書き込み先となる物理アドレスを割り当てる。物理アドレスの決定は、従来のフラッシュメモリではウェアレベリングのため、物理領域管理テーブルと論理物理変換テーブルを用いた論物変換処理によって行われていた。しかし本実施の形態における不揮発性メモリ２０は不揮発性ＲＡＭであり、図９に示したとおり書き換え保証回数がフラッシュメモリよりも桁違いに多いので、ウェアレベリングする必要がない。

したがって、アクセス装置１が指定した論理アドレスをそのまま物理アドレスとしても構わない。但し、不揮発性ＲＡＭによっては、書き込みエラーが発生した際にもう一度書き込みを行う代替処理を考慮する必要がある場合がある。その代替処理の場合は、論理物理変換を行って論理アドレスに別の新たな物理アドレスを割り当てて再度書き込みをし、エラーに対応すればよい。ここでは簡単のため、論理物理変換処理については説明を省略する。

（４）データの書き込み処理。
ホストＩＦ１３はバッファＲＡＭ１４に２ｋバイトのデータが書き込まれるとＣＰＵ１１にバッファリング処理の完了を通知する。その後ＣＰＵ１１はバッファＲＡＭ１４のデータをメモリセルアレイ２１の通常領域に書き込む処理に移行する。

まず、ＣＰＵ１１は内部に保持した論理アドレス、すなわちバッファＲＡＭ１４にバッファリングされたデータに対応する論理アドレスを入出力ＩＦ決定部１２に転送する。該論理アドレスはアクセス装置１が指定したもの、すなわち通常領域の範囲内であるので、入出力ＩＦ決定部１２が生成する領域指定フラグは値０となる。

領域指定フラグの値０は、読み書き制御部１５に転送される。読み書き制御部１５はこの領域指定フラグに基づいて、Ｆタイプ読み書き制御部１６をアクティブにすると共にＳタイプ読み書き制御部１７を非アクティブにする。さらに、図６に示すように領域指定フラグの値０はピン番号１０（ＴＰ）を介して入出力ＩＦ切替部２２にも入力され、入出力制御回路３１の全スイッチをオンにすると共に、入出力制御回路４１の全スイッチをオフにする。

その後、Ｆタイプ読み書き制御部１６は、バッファＲＡＭ１４に一時記憶されたデータをＦタイプ入出力ＩＦ３０を介してメモリセルアレイ２１に書き込む。データの書き込みは従来のフラッシュメモリに対する書き込みのように一定サイズごとに一括して行われる。

以上のように、本実施の形態では、不揮発性メモリ２０にアクセスするデータの種類に応じてインターフェースを選択的に使用している。前述したように、Ｆタイプ入出力ＩＦ３０と、Ｓタイプ入出力ＩＦ４０にはそれぞれ異なった特徴があり、それらの特徴はデータの種類によって効果を発揮するものである。具体的には以下の通りである。

アクセス装置１からアクセスされるデータは、最小アクセス単位である５１２バイト以上の比較的大きいサイズのデータである。この場合、図１０に示したＳタイプ入出力ＩＦ４０を介したデータの書き込みを表すタイムチャートにように、１６ビット毎にその都度、アドレスをメモリコントローラ１０側から指定するインターフェースよりも、図１１のタイムチャートで示したＦタイプ入出力ＩＦ３０を介したデータの書き込みの方がよい。つまり、メモリコントローラ１０側からはページアドレス（該ページの先頭カラムアドレス）のように書き込み対象データの先頭バイトが格納されるアドレスのみを指定し、先頭バイト以降のデータに対応するアドレスは不揮発性メモリ２０内部で自動的に生成するインターフェースを使用した方が、高速かつ簡単にアクセスすることができる。

逆に、ＣＰＵ１１の命令コード等小さいサイズ（例えば１６ビット）のデータアクセスにおいてＦタイプ入出力ＩＦ３０を使用した場合、コマンド、アドレス、データをシーケンシャルに指定する必要がある。しかしこれでは、時間的なオーバーヘッドが大きくなってしまうので、コマンドが不要で且つアドレスとデータを並列的に転送できるＳタイプ入出力ＩＦ４０の方が適している。

このように、不揮発性メモリ２０にアクセスするデータの種類を論理アドレスの違いによって区分して、データの種類に適したタイプの入出力インターフェースに切り替えることによって、高速かつ簡単にアクセスすることができる。

次に、上記の実施の形態における不揮発性記憶装置において、ＳＤメモリカードを含む一般的なメモリカードの容量について説明する。例えば容量が１Ｇバイトのメモリカードに実装される不揮発性メモリは、通常１Ｇバイトの不揮発性メモリである。不揮発性メモリのデータシート等で明示されている１Ｇバイトの容量とは、式（２）から求められるように２３０＝約１．０７３Ｇバイトである。但し各ページに設けられている管理領域のサイズは含まない。
１Ｇバイト＝１０２４×１０２４×１０２４バイト ・・・（２）

一方、メモリカードのカタログ等に明示されている１Ｇバイトの容量、すなわちアクセス装置側から利用できる容量は、不揮発性メモリのデータシート等で明示されている容量よりも小さい。これは、システム情報を格納する領域やメモリ不良が生じたときに代替処理を行うためのスペア領域を確保しておく必要があるために、その分だけ小さくなっている。具体的な容量は各社まちまちであるが、アクセス装置側から利用できる容量は、式（３）から求められるように１０９＝１Ｇバイトである。
１Ｇバイト＝１０００×１０００×１０００バイト ・・・（３）

式（２）と式（３）を比較すると、概ね７０Ｍバイト程度の差があり、この分はアクセス装置が利用できない容量となる。ここが先に触れたスペア領域として使用されるが、メーカによる差は少なくとも１Ｍバイト程度ありうる。本実施の形態では、１２８ｋバイト分の制御メモリ領域２３をメモリセルアレイ２１上に確保したが、メモリセルアレイ２１全体の容量から見ると、制御メモリ領域２３による容量の目減りは誤差の範囲であり、製品上問題となるものではない。

以上のように、本発明の実施の形態に示す不揮発性記憶システムは、メモリセルアレイ２１に、従来メモリコントローラ内に実装していたＣＰＵ用の命令コード用メモリやワークＲＡＭ等を格納するための制御メモリ領域を確保する。メモリコントローラ１０からの指示により、ＡＶコンテンツ等の大きいサイズ（例えば２ｋバイト）のデータのアクセス時は、Ｆタイプ入出力ＩＦ３０を介してメモリセルアレイ２１にアクセスする。また、ＣＰＵ１１の命令コード等の小さいサイズ（例えば１６ビット）のデータのアクセス時は、Ｓタイプ入出力ＩＦ４０を介してメモリセルアレイ２１をアクセスする。このようにデータの種類に応じてインターフェースを使い分けることで、従来メモリコントローラ内に実装していた制御メモリを削減することができ、メモリコントローラの構成を簡素化することができる。ひいてはメモリコントローラ１０及び不揮発性記憶装置２のコストを削減することが可能となる。

尚以上の説明では、Ａ１７〜Ａ２９の１３ビット分はアドレス制御回路４３内部において値１に固定したが、これに限らず値０に固定しても構わない。この場合は制御メモリ領域２３は、図７の物理アドレスの０ｘ００００００００を先頭アドレスとする１２８ｋバイト分の領域にアロケートされることになる。さらにはＡ１７〜Ａ２９の上位ビットは、アドレス制御回路４３内部において０または１のいずれかに固定する必要はなく、メモリコントローラ１０が特別のコマンドによって自由に指定できるようにしてもよい。また、上位ビットのサイズもＡ１７〜Ａ２９の１３ビットに限らず自由に設定してもよい。

本発明にかかる不揮発性記憶メモリは、メモリコントローラおよびそれを搭載した不揮発性記憶装置や不揮発性記憶システムの低コスト化を提案したものであり、半導体メモリカード等の不揮発性記憶装置を使用した静止画記録再生装置や動画記録再生装置、あるいは携帯電話において有益である。

従来の不揮発性記憶システムの実施方法を示すブロック図である。 従来のフラッシュメモリのピン配置図である。 従来のフラッシュメモリへのデータの書き込みを表すタイムチャートである。 本発明の実施の形態に於ける、不揮発性記憶システムの実施方法を示すブロック図である。 本発明の実施の形態に於ける、不揮発性メモリのピン配置図である。 本発明の実施の形態に於ける、メモリバス周辺の詳細説明図である。 本発明の実施の形態に於ける、論理アドレスと物理アドレスの対応関係を示すメモリマップである。 本発明の実施の形態に於ける、入出力インターフェース決定部の回路図である。 フラッシュメモリと不揮発性ＲＡＭの特徴をまとめた図である。 本発明の実施の形態に於ける、ＳＲＡＭタイプ入出力インターフェースを介したデータの書き込みを表すタイムチャートである。 本発明の実施の形態に於ける、フラッシュメモリタイプ入出力インターフェースを介したデータの書き込みを表すタイムチャートである。

符号の説明

１ アクセス装置
２ 不揮発性記憶装置
１０ メモリコントローラ
１１ ＣＰＵ
１２ 入出力インターフェース決定部
１３ ホストインターフェース
１４ バッファＲＡＭ
１５ 読み書き制御部
１６ フラッシュメモリタイプ読み書き制御部
１７ ＳＲＡＭタイプ読み書き制御
２０ 不揮発性メモリ
２１ メモリセルアレイ
２２ 入出力インターフェース切替部
２３ 制御メモリ領域
３０ フラッシュメモリタイプ入出力インターフェース
３１ 入出力制御回路
３２ データレジスタ
３３ アドレス制御回路
３４ デマルチプレクサ
４０ ＳＲＡＭタイプ入出力インターフェース
４１ 入出力制御回路
４２ データラッチ
４３ アドレス制御回路
５０ 比較器
５１ ＲＯＭ
５２ 減算器

Claims (9)

1. メモリセルアレイと、外部からの指示に応じて前記メモリセルアレイへのデータの書き込み及び読み出しを行う入出力インターフェース部と、を具備し、
   前記入出力インターフェース部は、
   少なくともアドレスとデータを時分割転送し、前記メモリセルアレイに対し、バイトより大きな所定単位でデータ転送と読み出し及び書き込みを行う第１の入出力インターフェースと、
   少なくともアドレスとデータを異なるバスを介して並列に転送し、前記メモリセルアレイに対し、少なくとも１バイト単位でデータ転送と読み出し及び書き込みを行う第２の入出力インターフェースと、を有する不揮発性メモリ。
2. 前記入出力インターフェース部は、
   外部からの指示に応じて、前記第１の入出力インターフェースと前記第２の入出力インターフェースのいずれか一方を使用するように切り替えを行う入出力インターフェース切替部を更に有する請求項１に記載の不揮発性メモリ。
3. 前記メモリセルアレイは、該メモリセルアレイ内に前記第２の入出力インターフェースだけがアクセスする制御メモリ領域を有する請求項１又は２のいずれかに記載の不揮発性メモリ。
4. 前記制御メモリ領域は、前記メモリセルアレイの物理アドレス内で、特定の物理アドレスの範囲に固定的に割り付けられている請求項３に記載の不揮発性メモリ。
5. 前記メモリセルアレイにおいて前記制御メモリ領域が割り付けられる物理アドレスの範囲は、外部から与えられるコマンドに応じて変更できるものである請求項３又は４のいずれかに記載の不揮発性メモリ。
6. 前記メモリセルアレイは、抵抗変化型メモリのＲｅＲＡＭである請求項１から５のいずれか１項に記載の不揮発性メモリ。
7. 少なくともアドレスとデータを時分割転送し、前記メモリセルアレイに対し、バイトより大きな所定単位でデータ転送と読み出し及び書き込みを行う第１の入出力インターフェースと、少なくともアドレスとデータを異なるバスを介して並列に転送し、前記メモリセルアレイに対し、少なくとも１バイト単位でデータ転送と読み出し及び書き込みを行う第２の入出力インターフェースとを有する入出力インターフェース部と、メモリセルアレイと、を備える不揮発性メモリへのデータの書き込み及び読み出しを行うメモリコントローラであって、
   前記不揮発性メモリへの書き込み及び読み出しを行うデータの論理アドレスに応じて、前記第１の入出力インターフェースあるいは前記第２の入出力インターフェースのいずれを介して前記メモリセルアレイにアクセスするかを決定する入出力インターフェース決定部を有するメモリコントローラ。
8. 外部からのアクセス指示に応じてデータの読み出し及び書き込みを行う不揮発性記憶装置であって、
   少なくともアドレスとデータを時分割転送し、前記メモリセルアレイに対し、バイトより大きな所定単位でデータ転送と読み出し及び書き込みを行う第１の入出力インターフェースと、少なくともアドレスとデータを異なるバスを介して並列に転送し、前記メモリセルアレイに対し、少なくとも１バイト単位でデータ転送と読み出し及び書き込みを行う第２の入出力インターフェースとを有する入出力インターフェース部と、メモリセルアレイと、を備える不揮発性メモリと、
   前記不揮発性メモリへの書き込み及び読み出しを行うデータの論理アドレスに応じて、前記第１の入出力インターフェースあるいは前記第２の入出力インターフェースのいずれを介して前記メモリセルアレイにアクセスするかを決定する入出力インターフェース決定部を有するメモリコントローラと、を具備する不揮発性記憶装置。
9. 不揮発性記憶装置と、前記不揮発性記憶装置へのデータの書き込み及び読み出しを指示するアクセス装置と、を具備する不揮発性記憶システムであって、
   前記不揮発性装置は、
   少なくともアドレスとデータを時分割転送し、前記メモリセルアレイに対し、バイトより大きな所定単位でデータ転送と読み出し及び書き込みを行う第１の入出力インターフェースと、少なくともアドレスとデータを異なるバスを介して並列に転送し、前記メモリセルアレイに対し、少なくとも１バイト単位でデータ転送と読み出し及び書き込みを行う第２の入出力インターフェースとを有する入出力インターフェース部と、メモリセルアレイと、を備える不揮発性メモリと、
   前記不揮発性メモリへの書き込み及び読み出しを行うデータの論理アドレスに応じて、前記第１の入出力インターフェースあるいは前記第２の入出力インターフェースのいずれを介して前記メモリセルアレイにアクセスするかを決定する入出力インターフェース決定部を有するメモリコントローラと、を備える不揮発性記憶システム。

Images