JP2003036204A - フラッシュ型メモリの更新方法 - Google Patents
フラッシュ型メモリの更新方法Info
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Abstract
(57)【要約】
【課題】 フラッシュ型メモリのセクタへの消去／書き
込みを均一にする場合、アドレスを物理アドレスに変換
するためのアドレス変換テーブルが必要である。 【解決手段】 記憶内容を配置するフラッシュ型メモリ
と、記憶内容を一時的に格納するバッファＲＡＭと、バ
ッファＲＡＭ上の記憶情報をセクタ単位に分割し、付加
情報を付加し、記憶内容を生成するセクタ管理情報生成
ブロックと、記憶内容を基にフラッシュ型メモリへの読
み込み、書き込みを行うメモリ制御ブロックと、前記各
構成ブロックを制御するＣＰＵと外部装置から記憶情報
をバッファＲＡＭに格納し、ＣＰＵに対して記憶情報が
受信されたことを通知するＩ／Ｆ回路とを備える。
込みを均一にする場合、アドレスを物理アドレスに変換
するためのアドレス変換テーブルが必要である。 【解決手段】 記憶内容を配置するフラッシュ型メモリ
と、記憶内容を一時的に格納するバッファＲＡＭと、バ
ッファＲＡＭ上の記憶情報をセクタ単位に分割し、付加
情報を付加し、記憶内容を生成するセクタ管理情報生成
ブロックと、記憶内容を基にフラッシュ型メモリへの読
み込み、書き込みを行うメモリ制御ブロックと、前記各
構成ブロックを制御するＣＰＵと外部装置から記憶情報
をバッファＲＡＭに格納し、ＣＰＵに対して記憶情報が
受信されたことを通知するＩ／Ｆ回路とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、更新データの記憶
や、既に記憶されたデータをセクタ単位で消去すること
ができるフラッシュ型メモリに関する。
や、既に記憶されたデータをセクタ単位で消去すること
ができるフラッシュ型メモリに関する。
【０００２】
【従来の技術】フラッシュ型メモリは書き換え可能な半
導体メモリで、電源を切っても記憶内容が消えないた
め、ＣＤ−Ｒ／ＲＷドライブの制御プログラム、ＣＤ−
Ｒディスク製造メーカー毎に違う記録用レーザー設定
値、ドライブの認証情報などの記憶に利用されている。
しかしフラッシュ型メモリは、既にデータが記録された
アドレスへはデータの上書きができない。データの更新
が必要な場合、記録されたデータを消去して空き領域を
確保する必要がある。同じセクタに更新が必要なパラメ
ータが２種類以上存在する場合、変更しないパラメータ
を別の空き領域があるセクタへ退避した後、セクタを消
去して再記憶の処理をするか、フラッシュ型メモリのマ
ッピング設計時に１つのセクタにパラメータを２種類以
上存在させないようにする必要がある。通常はＣＰＵ処
理の負荷を軽減させ、処理も簡易化させる目的で後者が
選択される場合が多い。その場合、パラメータが数バイ
トといった小さいサイズなら、割り当てられたセクタの
うち、数バイトしか使用せず、メモリを効率的に使用で
きなかった。また更新が多いデータがあると、そのデー
タが配置されたセクタに消去／書き込みが集中し、その
セクタが劣化してしまう問題があった。
導体メモリで、電源を切っても記憶内容が消えないた
め、ＣＤ−Ｒ／ＲＷドライブの制御プログラム、ＣＤ−
Ｒディスク製造メーカー毎に違う記録用レーザー設定
値、ドライブの認証情報などの記憶に利用されている。
しかしフラッシュ型メモリは、既にデータが記録された
アドレスへはデータの上書きができない。データの更新
が必要な場合、記録されたデータを消去して空き領域を
確保する必要がある。同じセクタに更新が必要なパラメ
ータが２種類以上存在する場合、変更しないパラメータ
を別の空き領域があるセクタへ退避した後、セクタを消
去して再記憶の処理をするか、フラッシュ型メモリのマ
ッピング設計時に１つのセクタにパラメータを２種類以
上存在させないようにする必要がある。通常はＣＰＵ処
理の負荷を軽減させ、処理も簡易化させる目的で後者が
選択される場合が多い。その場合、パラメータが数バイ
トといった小さいサイズなら、割り当てられたセクタの
うち、数バイトしか使用せず、メモリを効率的に使用で
きなかった。また更新が多いデータがあると、そのデー
タが配置されたセクタに消去／書き込みが集中し、その
セクタが劣化してしまう問題があった。
【０００３】その問題に対処するため、セクタ単位の記
憶内容を更新する特許に「特開平１１−９６７７９」や
「特開平０９−５４７２６」が考案された。
憶内容を更新する特許に「特開平１１−９６７７９」や
「特開平０９−５４７２６」が考案された。
【０００４】制御プログラムはフラッシュ型メモリの使
用量は数百キロバイトと多いが更新頻度は少ない。レー
ザーのパラメータや認証情報などはフラッシュ型メモリ
の使用量は数バイトと非常に少ないが、ユーザーがメデ
ィアをアクセスする度に更新する必要があるため更新頻
度は多い。前者のような特徴のデータには「特開平０９
−５４７２６」が適用され、後者のような特徴のデータ
には「特開平１１−９６７７９」が適用されている。
用量は数百キロバイトと多いが更新頻度は少ない。レー
ザーのパラメータや認証情報などはフラッシュ型メモリ
の使用量は数バイトと非常に少ないが、ユーザーがメデ
ィアをアクセスする度に更新する必要があるため更新頻
度は多い。前者のような特徴のデータには「特開平０９
−５４７２６」が適用され、後者のような特徴のデータ
には「特開平１１−９６７７９」が適用されている。
【０００５】「特開平０９−５４７２６」は空きセクタ
があればセクタの消去をせず、空きセクタに追記する。
空きセクタがなければ、消去／書き込みを行う。しか
し、データを配置した物理アドレスが変わってしまうた
め、物理アドレスを論理アドレス、または論理アドレス
を物理アドレスに変換するためのアドレス変換テーブル
を備えることを特徴としている。
があればセクタの消去をせず、空きセクタに追記する。
空きセクタがなければ、消去／書き込みを行う。しか
し、データを配置した物理アドレスが変わってしまうた
め、物理アドレスを論理アドレス、または論理アドレス
を物理アドレスに変換するためのアドレス変換テーブル
を備えることを特徴としている。
【０００６】「特開平１１−９６７７９」はデータの消
去／書き込みが必要な場合、各セクタ毎に書き換え回数
や書き換え時間という管理情報を付加し、セクタ毎の書
き換え回数を参照し、回数の少ないセクタに更新データ
を配置する。書き換え回数が同じだった場合は、書き換
え時間を参照し書き換え時間の早いセクタに更新データ
を配置することで、セクタへの書き込み回数を均一にす
ることを特徴としている。また「特開平０９−５４７２
６」と同様に、配置されたプログラムの物理アドレスが
変わるため、アドレス変換テーブルを備える。
去／書き込みが必要な場合、各セクタ毎に書き換え回数
や書き換え時間という管理情報を付加し、セクタ毎の書
き換え回数を参照し、回数の少ないセクタに更新データ
を配置する。書き換え回数が同じだった場合は、書き換
え時間を参照し書き換え時間の早いセクタに更新データ
を配置することで、セクタへの書き込み回数を均一にす
ることを特徴としている。また「特開平０９−５４７２
６」と同様に、配置されたプログラムの物理アドレスが
変わるため、アドレス変換テーブルを備える。
【０００７】図４に「特開平０９−５４７２６」の動作
フローを示す。図５は「特開平０９−５４７２６」のセ
クタ構造である。図６は「特開平０９−５４７２６」の
ブロック図である。データの読み出し時の場合、追記対
応メモリ制御ブロックＺ９はアドレス変換テーブルＺ６
で論理アドレスを物理アドレスに変換し、フラッシュ型
メモリＺ５の物理アドレスに格納されたデータをＣＰＵ
Ｚ２へロードする。データの書き込み時の場合、ホスト
制御装置Ｚ１がＩ／Ｆ回路Ｚ４へパラメータＸ１を送信
するとＩ／Ｆ回路Ｚ４はＣＰＵＺ２にデータ受信割り込
み信号を通知し、同時にバッファＲＡＭＺ３にパラメー
タＸ１を格納する。ＣＰＵＺ２はデータ受信割り込みの
通知を受けると、追記対応メモリ制御ブロックＺ９へデ
ータ受信を通知する。追記対応メモリ制御ブロックＺ９
はパラメータＸ１を空きセクタへ書き込む。その後、追
記対応メモリ制御ブロックＺ９はアドレス変換テーブル
Ｚ６の論理アドレスと物理アドレスの対応を更新する。
フローを示す。図５は「特開平０９−５４７２６」のセ
クタ構造である。図６は「特開平０９−５４７２６」の
ブロック図である。データの読み出し時の場合、追記対
応メモリ制御ブロックＺ９はアドレス変換テーブルＺ６
で論理アドレスを物理アドレスに変換し、フラッシュ型
メモリＺ５の物理アドレスに格納されたデータをＣＰＵ
Ｚ２へロードする。データの書き込み時の場合、ホスト
制御装置Ｚ１がＩ／Ｆ回路Ｚ４へパラメータＸ１を送信
するとＩ／Ｆ回路Ｚ４はＣＰＵＺ２にデータ受信割り込
み信号を通知し、同時にバッファＲＡＭＺ３にパラメー
タＸ１を格納する。ＣＰＵＺ２はデータ受信割り込みの
通知を受けると、追記対応メモリ制御ブロックＺ９へデ
ータ受信を通知する。追記対応メモリ制御ブロックＺ９
はパラメータＸ１を空きセクタへ書き込む。その後、追
記対応メモリ制御ブロックＺ９はアドレス変換テーブル
Ｚ６の論理アドレスと物理アドレスの対応を更新する。
【０００８】空きセクタがない場合、追記対応メモリ制
御ブロックＺ９は更新元パラメータの存在するセクタを
消去し、パラメータＸ１を書き込む。
御ブロックＺ９は更新元パラメータの存在するセクタを
消去し、パラメータＸ１を書き込む。
【０００９】図７に「特開平１１−９６７７９」の動作
フローを示す。図８は「特開平１１−９６７７９」のセ
クタ構造である。図９は「特開平１１−９６７７９」の
ブロック図である。
フローを示す。図８は「特開平１１−９６７７９」のセ
クタ構造である。図９は「特開平１１−９６７７９」の
ブロック図である。
【００１０】データの読み出し時の場合、セクタ情報対
応メモリ制御ブロックＺ１０はアドレス変換テーブルＺ
６で論理アドレスを物理アドレスに変換し、フラッシュ
型メモリＺ５の物理アドレスに格納されたデータをＣＰ
ＵＺ２へロードする。データの書き込み時の場合、ホス
ト制御装置Ｚ１がＩ／Ｆ回路Ｚ４へプログラムＸ２を送
信するとＩ／Ｆ回路Ｚ４はＣＰＵＺ２にデータ受信割り
込み信号を通知し、同時にバッファＲＡＭＺ３にプログ
ラムＸ２を格納する。ＣＰＵＺ２はデータ受信割り込み
の通知を受けると、セクタ情報対応メモリ制御ブロック
Ｚ１０へデータ受信を通知する。セクタ情報対応メモリ
制御ブロックＺ１０はプログラムＸ２がセクタ単位より
も大きい場合はセクタ単位に情報を分割し、フラッシュ
型メモリＺ５へ消去／書き込みか空きセクタへの追記を
判断する。消去／書き込みの場合、フラッシュ型メモリ
Ｚ５のセクタ毎に管理されている書き換え回数Ｙ１を参
照し、書き換え回数Ｙ１の最も少ないセクタに消去／書
き込みを行う。書き換え回数Ｙ１に同じセクタが複数存
在する場合には、書き換え時間Ｙ２を参照し、書き換え
時間Ｙ２が最も古いセクタに消去／書き込みを行う。空
きセクタへの追記の場合、そのままプログラムＸ２を書
き込む。その後、セクタ情報対応メモリ制御ブロックＺ
１０はアドレス変換テーブルＺ６の論理アドレスと物理
アドレスの対応を更新する。
応メモリ制御ブロックＺ１０はアドレス変換テーブルＺ
６で論理アドレスを物理アドレスに変換し、フラッシュ
型メモリＺ５の物理アドレスに格納されたデータをＣＰ
ＵＺ２へロードする。データの書き込み時の場合、ホス
ト制御装置Ｚ１がＩ／Ｆ回路Ｚ４へプログラムＸ２を送
信するとＩ／Ｆ回路Ｚ４はＣＰＵＺ２にデータ受信割り
込み信号を通知し、同時にバッファＲＡＭＺ３にプログ
ラムＸ２を格納する。ＣＰＵＺ２はデータ受信割り込み
の通知を受けると、セクタ情報対応メモリ制御ブロック
Ｚ１０へデータ受信を通知する。セクタ情報対応メモリ
制御ブロックＺ１０はプログラムＸ２がセクタ単位より
も大きい場合はセクタ単位に情報を分割し、フラッシュ
型メモリＺ５へ消去／書き込みか空きセクタへの追記を
判断する。消去／書き込みの場合、フラッシュ型メモリ
Ｚ５のセクタ毎に管理されている書き換え回数Ｙ１を参
照し、書き換え回数Ｙ１の最も少ないセクタに消去／書
き込みを行う。書き換え回数Ｙ１に同じセクタが複数存
在する場合には、書き換え時間Ｙ２を参照し、書き換え
時間Ｙ２が最も古いセクタに消去／書き込みを行う。空
きセクタへの追記の場合、そのままプログラムＸ２を書
き込む。その後、セクタ情報対応メモリ制御ブロックＺ
１０はアドレス変換テーブルＺ６の論理アドレスと物理
アドレスの対応を更新する。
【００１１】
【発明が解決しようとする課題】従来技術では、アドレ
ス変換テーブルを用意する必要がある。そのためメモリ
資源はアドレス変換テーブルの領域を用意する必要があ
る。また、アドレス変換テーブルのセクタには更新が集
中するため、他のセクタに比べて早く劣化してしまう。
ス変換テーブルを用意する必要がある。そのためメモリ
資源はアドレス変換テーブルの領域を用意する必要があ
る。また、アドレス変換テーブルのセクタには更新が集
中するため、他のセクタに比べて早く劣化してしまう。
【００１２】本発明は上記課題を解決するために提案さ
れたものであって、アドレス変換テーブルを不要にする
ため、メモリ資源が節約できる。また特定セクタ（今回
はアドレス変換テーブル）への消去／書き込みの集中を
防ぐことができる。
れたものであって、アドレス変換テーブルを不要にする
ため、メモリ資源が節約できる。また特定セクタ（今回
はアドレス変換テーブル）への消去／書き込みの集中を
防ぐことができる。
【００１３】また従来技術では、セクタ単位に管理情報
を付加しているため、更新する情報がセクタ単位よりも
大きい時には、更新する情報を分割する必要がある。
を付加しているため、更新する情報がセクタ単位よりも
大きい時には、更新する情報を分割する必要がある。
【００１４】本発明は上記課題を解決するために提案さ
れたものであって、付加する情報をセクタ単位ではな
く、更新情報単位にすることにより、分割処理を不要に
し、ＣＰＵの負荷を軽減する。
れたものであって、付加する情報をセクタ単位ではな
く、更新情報単位にすることにより、分割処理を不要に
し、ＣＰＵの負荷を軽減する。
【００１５】
【課題を解決するための手段】上記課題を解決するため
に提案された本発明は、ホスト制御装置の記憶情報を受
信し、ＣＰＵに受信を通知する手段と、受信した記憶情
報を一時的に格納する手段と、書き込む記憶情報がセク
タ単位よりも大きい場合は、その記憶情報をセクタ単位
に分割する手段と、記憶情報を消去／書き込みか空きセ
クタへの追記を判断する手段と、セクタ毎に記憶情報が
有効か無効を判断させ、記憶情報が無効であれば、更新
した記憶情報へリンクするための情報を作成する手段
と、その情報を付加する手段とを備え、アドレス変換テ
ーブル無しに論理アドレスを物理アドレス又は物理アド
レスを論理アドレスにリンクさせることが可能な記憶装
置制御部を第１の構成とする。
に提案された本発明は、ホスト制御装置の記憶情報を受
信し、ＣＰＵに受信を通知する手段と、受信した記憶情
報を一時的に格納する手段と、書き込む記憶情報がセク
タ単位よりも大きい場合は、その記憶情報をセクタ単位
に分割する手段と、記憶情報を消去／書き込みか空きセ
クタへの追記を判断する手段と、セクタ毎に記憶情報が
有効か無効を判断させ、記憶情報が無効であれば、更新
した記憶情報へリンクするための情報を作成する手段
と、その情報を付加する手段とを備え、アドレス変換テ
ーブル無しに論理アドレスを物理アドレス又は物理アド
レスを論理アドレスにリンクさせることが可能な記憶装
置制御部を第１の構成とする。
【００１６】また本発明は第１の構成において、セクタ
毎に記憶情報が有効か無効かを判断させる手段として、
セクタ有効フラグを有し、記憶情報が無効の時、更新し
た記憶情報へリンクするための情報として、セクタリン
クアドレスを有する記憶装置制御部を第２の構成とす
る。
毎に記憶情報が有効か無効かを判断させる手段として、
セクタ有効フラグを有し、記憶情報が無効の時、更新し
た記憶情報へリンクするための情報として、セクタリン
クアドレスを有する記憶装置制御部を第２の構成とす
る。
【００１７】また本発明は第１の構成において、セクタ
毎に記憶情報が有効か無効かを判断させる手段として、
セクタ有効フラグを有し、記憶情報が無効の時、更新し
た記憶情報へリンクするための情報として、スキップセ
クタ数を有する記憶装置制御部を第３の構成とする。
毎に記憶情報が有効か無効かを判断させる手段として、
セクタ有効フラグを有し、記憶情報が無効の時、更新し
た記憶情報へリンクするための情報として、スキップセ
クタ数を有する記憶装置制御部を第３の構成とする。
【００１８】また本発明は、ホスト制御装置の記憶情報
を受信し、ＣＰＵに受信を通知する手段と、受信した記
憶情報を一時的に格納する手段と、記憶情報を消去／書
き込みか空き領域への追記を判断する手段と、更新した
記憶情報単位毎にその情報が有効か無効を判断させ、記
憶情報が無効であれば、更新した記憶情報へリンクさ
せ、その記憶情報の有効または無効範囲を示すための情
報を作成する手段と、その情報を付加する手段とを備
え、付加する情報の分割を不要にする記憶装置制御部を
第４の構成とする。
を受信し、ＣＰＵに受信を通知する手段と、受信した記
憶情報を一時的に格納する手段と、記憶情報を消去／書
き込みか空き領域への追記を判断する手段と、更新した
記憶情報単位毎にその情報が有効か無効を判断させ、記
憶情報が無効であれば、更新した記憶情報へリンクさ
せ、その記憶情報の有効または無効範囲を示すための情
報を作成する手段と、その情報を付加する手段とを備
え、付加する情報の分割を不要にする記憶装置制御部を
第４の構成とする。
【００１９】また本発明は第４の構成において、記憶情
報が有効か無効かを判断させる手段として有効フラグを
有し、記憶情報が無効の時、更新した記憶情報へリンク
するための情報としてリンクアドレスを有し、その記憶
情報の有効または無効範囲を示すための情報として終端
アドレスを有する記憶装置制御部を第５の構成とする。
報が有効か無効かを判断させる手段として有効フラグを
有し、記憶情報が無効の時、更新した記憶情報へリンク
するための情報としてリンクアドレスを有し、その記憶
情報の有効または無効範囲を示すための情報として終端
アドレスを有する記憶装置制御部を第５の構成とする。
【００２０】また本発明は第４の構成において、記憶情
報が有効か無効かを判断させる手段として有効フラグを
有し、記憶情報が無効の時、更新した記憶情報へリンク
するための情報としてリンクアドレスを有し、その記憶
情報の有効または無効範囲を示すための情報として更新
情報長を有する記憶装置制御部を第６の構成とする。
報が有効か無効かを判断させる手段として有効フラグを
有し、記憶情報が無効の時、更新した記憶情報へリンク
するための情報としてリンクアドレスを有し、その記憶
情報の有効または無効範囲を示すための情報として更新
情報長を有する記憶装置制御部を第６の構成とする。
【００２１】また本発明は第４の構成において、記憶情
報が有効か無効かを判断させる手段として有効フラグを
有し、記憶情報が無効の時、更新した記憶情報へリンク
するための情報としてスキップバイト数を有し、その記
憶情報の有効または無効範囲を示すための情報として終
端アドレスを有する記憶装置制御部を第７の構成とす
る。
報が有効か無効かを判断させる手段として有効フラグを
有し、記憶情報が無効の時、更新した記憶情報へリンク
するための情報としてスキップバイト数を有し、その記
憶情報の有効または無効範囲を示すための情報として終
端アドレスを有する記憶装置制御部を第７の構成とす
る。
【００２２】また本発明は第４の構成において、記憶情
報が有効か無効かを判断させる手段として有効フラグを
有し、記憶情報が無効の時、更新した記憶情報へリンク
するための情報としてスキップバイト数を有し、その記
憶情報の有効または無効範囲を示すための情報として更
新情報長を有する記憶装置制御部を第８の構成とする。
報が有効か無効かを判断させる手段として有効フラグを
有し、記憶情報が無効の時、更新した記憶情報へリンク
するための情報としてスキップバイト数を有し、その記
憶情報の有効または無効範囲を示すための情報として更
新情報長を有する記憶装置制御部を第８の構成とする。
【００２３】
【発明の実施の形態】（実施の形態１）図１は本発明の
フラッシュ型メモリのセクタ構造である。Ａ１は記録内
容の有効または無効を示し、更新した情報のセクタアド
レスが格納される付加情報、Ａ２は記憶情報である。Ａ
３は記憶内容であり付加情報Ａ１，記憶情報Ａ２から構
成される。
フラッシュ型メモリのセクタ構造である。Ａ１は記録内
容の有効または無効を示し、更新した情報のセクタアド
レスが格納される付加情報、Ａ２は記憶情報である。Ａ
３は記憶内容であり付加情報Ａ１，記憶情報Ａ２から構
成される。
【００２４】図２は本発明の記憶装置制御部のブロック
図である。本発明の記憶装置制御部は従来例のブロック
図である図６の追記対応メモリ制御ブロックＺ９を新メ
モリ制御ブロックＢ１に変更し、アドレス変換テーブル
Ｚ６を除外して、記憶情報Ａ２と付加情報Ａ１から記憶
内容Ａ３を生成するセクタ管理情報生成ブロックＢ２を
追加した構成になっている。
図である。本発明の記憶装置制御部は従来例のブロック
図である図６の追記対応メモリ制御ブロックＺ９を新メ
モリ制御ブロックＢ１に変更し、アドレス変換テーブル
Ｚ６を除外して、記憶情報Ａ２と付加情報Ａ１から記憶
内容Ａ３を生成するセクタ管理情報生成ブロックＢ２を
追加した構成になっている。
【００２５】本発明の動作を以下で説明する。
【００２６】図３に上記発明の動作フローを示す。デー
タの読み出し時の場合、新メモリ制御ブロックＢ１は論
理アドレスのあるセクタの付加情報Ａ１を参照し、この
セクタの情報が有効か無効かを判断する。有効であれ
ば、論理アドレスはそのまま物理アドレスに変換され、
その物理アドレスの命令をＣＰＵＺ２へロードする。無
効であれば、付加情報Ａ１のリンク先のセクタアドレス
を参照し、そのアドレスの付加情報Ａ１を参照する。こ
の処理を繰り返し、論理アドレスと物理アドレスの変換
を行い新メモリ制御ブロックＢ１はフラッシュ型メモリ
Ｚ５から命令をＣＰＵＺ２へロードする。
タの読み出し時の場合、新メモリ制御ブロックＢ１は論
理アドレスのあるセクタの付加情報Ａ１を参照し、この
セクタの情報が有効か無効かを判断する。有効であれ
ば、論理アドレスはそのまま物理アドレスに変換され、
その物理アドレスの命令をＣＰＵＺ２へロードする。無
効であれば、付加情報Ａ１のリンク先のセクタアドレス
を参照し、そのアドレスの付加情報Ａ１を参照する。こ
の処理を繰り返し、論理アドレスと物理アドレスの変換
を行い新メモリ制御ブロックＢ１はフラッシュ型メモリ
Ｚ５から命令をＣＰＵＺ２へロードする。
【００２７】データの書き込み時の場合、ホスト制御装
置Ｚ１がＩ／Ｆ回路Ｚ４へ記憶情報Ａ２を送信するとＩ
／Ｆ回路Ｚ４はＣＰＵＺ２にデータ受信割り込み信号を
通知し、同時にバッファＲＡＭＺ３に記憶情報Ａ２を格
納する。ＣＰＵＺ２はデータ受信割り込みの通知を受け
ると、新メモリ制御ブロックＢ１へデータ受信を通知す
る。新メモリ制御ブロックＢ１は記憶情報Ａ２がセクタ
単位よりも大きい場合はセクタ単位に情報を分割し、フ
ラッシュ型メモリＺ５へ消去／書き込みか空きセクタへ
の追記を判断する。空きセクタへの追記の場合、新メモ
リ制御ブロックＢ１は現在有効な記憶内容Ａ３の付加情
報Ａ１を無効にし、追記するセクタのアドレスを付加情
報Ａ１に登録する。そして新メモリ制御ブロックＢ１
は、セクタ管理情報生成ブロックＢ２へ付加情報Ａ１の
作成を依頼する。セクタ管理情報生成ブロックＢ２はリ
ンクセクタアドレスを登録せず、記憶内容Ａ３を有効に
した付加情報Ａ１を生成する。セクタ管理情報生成ブロ
ックＢ２はバッファＲＡＭＢ３に格納された記憶情報Ａ
２と新しい付加情報Ａ１から記憶内容Ａ３を作成し、新
メモリ制御ブロックＢ１に通知する。新メモリ制御ブロ
ックＢ１はバッファＲＡＭＺ３の記憶内容Ａ３を空きセ
クタに書き込む。消去／書き込みの場合、新メモリ制御
ブロックＢ１は必要空きセクタ数を計算し、現在有効な
記憶内容Ａ３が格納されている最後のセクタから消去を
行い空き容量を作成する。フラッシュ型メモリＺ５の終
端まで消去されたら先頭のセクタへ戻って消去を続ける
ことで、フラッシュ型メモリのセクタを均一に使用する
ことができる。空きセクタ作成後、本発明の記憶装置制
御部は空きセクタへの追記と同様の処理を行う。
置Ｚ１がＩ／Ｆ回路Ｚ４へ記憶情報Ａ２を送信するとＩ
／Ｆ回路Ｚ４はＣＰＵＺ２にデータ受信割り込み信号を
通知し、同時にバッファＲＡＭＺ３に記憶情報Ａ２を格
納する。ＣＰＵＺ２はデータ受信割り込みの通知を受け
ると、新メモリ制御ブロックＢ１へデータ受信を通知す
る。新メモリ制御ブロックＢ１は記憶情報Ａ２がセクタ
単位よりも大きい場合はセクタ単位に情報を分割し、フ
ラッシュ型メモリＺ５へ消去／書き込みか空きセクタへ
の追記を判断する。空きセクタへの追記の場合、新メモ
リ制御ブロックＢ１は現在有効な記憶内容Ａ３の付加情
報Ａ１を無効にし、追記するセクタのアドレスを付加情
報Ａ１に登録する。そして新メモリ制御ブロックＢ１
は、セクタ管理情報生成ブロックＢ２へ付加情報Ａ１の
作成を依頼する。セクタ管理情報生成ブロックＢ２はリ
ンクセクタアドレスを登録せず、記憶内容Ａ３を有効に
した付加情報Ａ１を生成する。セクタ管理情報生成ブロ
ックＢ２はバッファＲＡＭＢ３に格納された記憶情報Ａ
２と新しい付加情報Ａ１から記憶内容Ａ３を作成し、新
メモリ制御ブロックＢ１に通知する。新メモリ制御ブロ
ックＢ１はバッファＲＡＭＺ３の記憶内容Ａ３を空きセ
クタに書き込む。消去／書き込みの場合、新メモリ制御
ブロックＢ１は必要空きセクタ数を計算し、現在有効な
記憶内容Ａ３が格納されている最後のセクタから消去を
行い空き容量を作成する。フラッシュ型メモリＺ５の終
端まで消去されたら先頭のセクタへ戻って消去を続ける
ことで、フラッシュ型メモリのセクタを均一に使用する
ことができる。空きセクタ作成後、本発明の記憶装置制
御部は空きセクタへの追記と同様の処理を行う。
【００２８】以上説明したように実施の形態１を用いた
フラッシュ型メモリの更新方法によって、アドレス変換
テーブル無しに論理アドレスから物理アドレスへの読み
出しや消去／書き込みが可能になる。
フラッシュ型メモリの更新方法によって、アドレス変換
テーブル無しに論理アドレスから物理アドレスへの読み
出しや消去／書き込みが可能になる。
【００２９】（実施の形態２）図１６は本発明のフラッ
シュ型メモリのセクタ構造である。請求項１のフラッシ
ュ型メモリのセクタ構造の付加情報Ａ１をセクタ有効フ
ラグＣ１とセクタリンクアドレスＣ２に置き換えた構成
になっている。
シュ型メモリのセクタ構造である。請求項１のフラッシ
ュ型メモリのセクタ構造の付加情報Ａ１をセクタ有効フ
ラグＣ１とセクタリンクアドレスＣ２に置き換えた構成
になっている。
【００３０】（実施の形態３）図１７は本発明のフラッ
シュ型メモリのセクタ構造である。請求項１のフラッシ
ュ型メモリのセクタ構造の付加情報Ａ１をセクタ有効フ
ラグＣ１とスキップセクタ数Ｃ３に置き換えた構成にな
っている。
シュ型メモリのセクタ構造である。請求項１のフラッシ
ュ型メモリのセクタ構造の付加情報Ａ１をセクタ有効フ
ラグＣ１とスキップセクタ数Ｃ３に置き換えた構成にな
っている。
【００３１】（実施の形態４）図１８は本発明のフラッ
シュ型メモリのセクタ構造である。Ｃ４は記録内容の有
効または無効を示し、更新した情報のセクタアドレスが
格納され、有効または無効な記憶内容の範囲を示す付加
情報、Ａ２は記憶情報である。Ｃ５は記憶内容であり付
加情報Ｃ４，記憶情報Ａ２から構成される。
シュ型メモリのセクタ構造である。Ｃ４は記録内容の有
効または無効を示し、更新した情報のセクタアドレスが
格納され、有効または無効な記憶内容の範囲を示す付加
情報、Ａ２は記憶情報である。Ｃ５は記憶内容であり付
加情報Ｃ４，記憶情報Ａ２から構成される。
【００３２】図１０は本発明の記憶装置制御部のブロッ
ク図である。本発明の記憶装置制御部は従来例のブロッ
ク図である図６の追記対応メモリ制御ブロックＺ９を可
変メモリ制御ブロックＤ１に変更し、アドレス変換テー
ブルＺ６を除外して、記憶情報Ａ２と付加情報Ｃ４から
記憶内容Ｃ５を生成する管理情報生成ブロックＤ２を追
加した構成になっている。
ク図である。本発明の記憶装置制御部は従来例のブロッ
ク図である図６の追記対応メモリ制御ブロックＺ９を可
変メモリ制御ブロックＤ１に変更し、アドレス変換テー
ブルＺ６を除外して、記憶情報Ａ２と付加情報Ｃ４から
記憶内容Ｃ５を生成する管理情報生成ブロックＤ２を追
加した構成になっている。
【００３３】本発明の動作を以下で説明する。
【００３４】図１１に上記発明の動作フローを示す。デ
ータの読み出し時の場合、可変メモリ制御ブロックＤ１
は論理アドレスのある記憶内容の先頭にある付加情報Ｃ
４を参照し、この情報が有効か無効かを判断する。この
時、可変メモリ制御ブロックＤ１は情報の先頭と論理ア
ドレスのオフセットを記憶する。有効であれば、論理ア
ドレスはオフセットを基に物理アドレスに変換され、そ
の物理アドレスの命令をＣＰＵＺ２へロードする。無効
であれば、付加情報Ｃ４のリンク先のアドレスを参照
し、そのアドレスの付加情報Ｃ４を参照する。この処理
を繰り返し、論理アドレスと物理アドレスの変換を行い
可変メモリ制御ブロックＤ１はフラッシュ型メモリＺ５
から命令をＣＰＵＺ２へロードする。
ータの読み出し時の場合、可変メモリ制御ブロックＤ１
は論理アドレスのある記憶内容の先頭にある付加情報Ｃ
４を参照し、この情報が有効か無効かを判断する。この
時、可変メモリ制御ブロックＤ１は情報の先頭と論理ア
ドレスのオフセットを記憶する。有効であれば、論理ア
ドレスはオフセットを基に物理アドレスに変換され、そ
の物理アドレスの命令をＣＰＵＺ２へロードする。無効
であれば、付加情報Ｃ４のリンク先のアドレスを参照
し、そのアドレスの付加情報Ｃ４を参照する。この処理
を繰り返し、論理アドレスと物理アドレスの変換を行い
可変メモリ制御ブロックＤ１はフラッシュ型メモリＺ５
から命令をＣＰＵＺ２へロードする。
【００３５】データの書き込み時の場合、ホスト制御装
置Ｚ１がＩ／Ｆ回路Ｚ４へ記憶情報Ａ２を送信するとＩ
／Ｆ回路Ｚ４はＣＰＵＺ２にデータ受信割り込み信号を
通知し、同時にバッファＲＡＭＺ３に記憶情報Ａ２を格
納する。ＣＰＵＺ２はデータ受信割り込みの通知を受け
ると、可変メモリ制御ブロックＤ１へデータ受信を通知
する。可変メモリ制御ブロックＤ１はフラッシュ型メモ
リＺ５へ消去／書き込みか空き領域への追記を判断す
る。空き領域への追記の場合、可変メモリ制御ブロック
Ｄ１は現在有効な記憶内容Ｃ５の付加情報Ｃ４を無効に
し、追記するアドレスを、無効にした記憶内容の範囲か
ら計算し、付加情報Ｃ４に登録する。そして可変メモリ
制御ブロックＤ１は、管理情報生成ブロックＤ２へ付加
情報Ｃ４の作成を依頼する。管理情報生成ブロックＤ２
はリンクアドレスを登録せず、記憶内容Ｃ５の有効範囲
を登録し、記憶内容Ｃ５を有効にした付加情報Ｃ４を生
成する。管理情報生成ブロックＤ２はバッファＲＡＭＺ
３に格納された記憶情報Ａ２と新しい付加情報Ｃ４から
記憶内容Ｃ５を作成し、可変メモリ制御ブロックＤ１に
通知する。可変メモリ制御ブロックＤ１はバッファＲＡ
ＭＺ３の記憶内容Ｃ５を空き領域に書き込む。消去／書
き込みの場合、可変メモリ制御ブロックＢ１は必要空き
領域を計算し、現在有効な記憶内容Ｃ５が格納されてい
る最後のセクタから消去を行い空き領域を作成する。フ
ラッシュ型メモリＢ５の終端まで消去されたら先頭のセ
クタへ戻って消去を続けることで、フラッシュ型メモリ
のセクタを均一に使用することができる。空き領域作成
後、本発明の記憶装置制御部は空き領域への追記と同様
の処理を行う。
置Ｚ１がＩ／Ｆ回路Ｚ４へ記憶情報Ａ２を送信するとＩ
／Ｆ回路Ｚ４はＣＰＵＺ２にデータ受信割り込み信号を
通知し、同時にバッファＲＡＭＺ３に記憶情報Ａ２を格
納する。ＣＰＵＺ２はデータ受信割り込みの通知を受け
ると、可変メモリ制御ブロックＤ１へデータ受信を通知
する。可変メモリ制御ブロックＤ１はフラッシュ型メモ
リＺ５へ消去／書き込みか空き領域への追記を判断す
る。空き領域への追記の場合、可変メモリ制御ブロック
Ｄ１は現在有効な記憶内容Ｃ５の付加情報Ｃ４を無効に
し、追記するアドレスを、無効にした記憶内容の範囲か
ら計算し、付加情報Ｃ４に登録する。そして可変メモリ
制御ブロックＤ１は、管理情報生成ブロックＤ２へ付加
情報Ｃ４の作成を依頼する。管理情報生成ブロックＤ２
はリンクアドレスを登録せず、記憶内容Ｃ５の有効範囲
を登録し、記憶内容Ｃ５を有効にした付加情報Ｃ４を生
成する。管理情報生成ブロックＤ２はバッファＲＡＭＺ
３に格納された記憶情報Ａ２と新しい付加情報Ｃ４から
記憶内容Ｃ５を作成し、可変メモリ制御ブロックＤ１に
通知する。可変メモリ制御ブロックＤ１はバッファＲＡ
ＭＺ３の記憶内容Ｃ５を空き領域に書き込む。消去／書
き込みの場合、可変メモリ制御ブロックＢ１は必要空き
領域を計算し、現在有効な記憶内容Ｃ５が格納されてい
る最後のセクタから消去を行い空き領域を作成する。フ
ラッシュ型メモリＢ５の終端まで消去されたら先頭のセ
クタへ戻って消去を続けることで、フラッシュ型メモリ
のセクタを均一に使用することができる。空き領域作成
後、本発明の記憶装置制御部は空き領域への追記と同様
の処理を行う。
【００３６】以上説明したように本実施の形態４を用い
たフラッシュ型メモリの更新方法によって、更新情報を
セクタ単位に分割する処理がなくなり、マイコンの負荷
を軽減することができる。
たフラッシュ型メモリの更新方法によって、更新情報を
セクタ単位に分割する処理がなくなり、マイコンの負荷
を軽減することができる。
【００３７】（実施の形態５）図１２は本発明のフラッ
シュ型メモリのセクタ構造である。請求項４のフラッシ
ュ型メモリのセクタ構造の付加情報Ｃ４を有効フラグＥ
１とリンクアドレスＥ２と終端アドレスＥ３に置き換え
た構成になっている。
シュ型メモリのセクタ構造である。請求項４のフラッシ
ュ型メモリのセクタ構造の付加情報Ｃ４を有効フラグＥ
１とリンクアドレスＥ２と終端アドレスＥ３に置き換え
た構成になっている。
【００３８】（実施の形態６）図１３は本発明のフラッ
シュ型メモリのセクタ構造である。請求項４のフラッシ
ュ型メモリのセクタ構造の付加情報Ｃ４を有効フラグＥ
１とリンクアドレスＥ２と更新情報長Ｅ４に置き換えた
構成になっている。
シュ型メモリのセクタ構造である。請求項４のフラッシ
ュ型メモリのセクタ構造の付加情報Ｃ４を有効フラグＥ
１とリンクアドレスＥ２と更新情報長Ｅ４に置き換えた
構成になっている。
【００３９】（実施の形態７）図１４は本発明のフラッ
シュ型メモリのセクタ構造である。請求項４のフラッシ
ュ型メモリのセクタ構造の付加情報Ｃ４を有効フラグＥ
１とスキップバイト数Ｅ５と終端アドレスＥ３に置き換
えた構成になっている。
シュ型メモリのセクタ構造である。請求項４のフラッシ
ュ型メモリのセクタ構造の付加情報Ｃ４を有効フラグＥ
１とスキップバイト数Ｅ５と終端アドレスＥ３に置き換
えた構成になっている。
【００４０】（実施の形態８）図１５は本発明のフラッ
シュ型メモリのセクタ構造である。請求項４のフラッシ
ュ型メモリのセクタ構造の付加情報Ｃ４を有効フラグＥ
１とスキップバイト数Ｅ５と更新情報長Ｅ４に置き換え
た構成になっている。
シュ型メモリのセクタ構造である。請求項４のフラッシ
ュ型メモリのセクタ構造の付加情報Ｃ４を有効フラグＥ
１とスキップバイト数Ｅ５と更新情報長Ｅ４に置き換え
た構成になっている。
【００４１】
【発明の効果】以上説明した通り本発明によって、必要
だったアドレステーブルが不要になり、メモリ資源を節
約できる。
だったアドレステーブルが不要になり、メモリ資源を節
約できる。
【００４２】また本発明によって、セクタ単位での情報
更新の必要がなく、ＣＰＵの負荷を軽減する。
更新の必要がなく、ＣＰＵの負荷を軽減する。
【図１】請求項１のフラッシュ型メモリのセクタ構造を
示す図
示す図
【図２】請求項１の記憶装置制御部のブロック図
【図３】請求項１の動作フロー図
【図４】「特開平０９−５４７２６」の動作フロー図
【図５】「特開平０９−５４７２６」のセクタ構造を示
す図
す図
【図６】「特開平０９−５４７２６」のブロック図
【図７】「特開平１１−９６７７９」の動作フロー図
【図８】「特開平１１−９６７７９」のセクタ構造を示
す図
す図
【図９】「特開平１１−９６７７９」のブロック図
【図１０】請求項４の記憶装置制御部のブロック図
【図１１】請求項４の動作フロー図
【図１２】請求項５のフラッシュ型メモリのセクタ構造
を示す図
を示す図
【図１３】請求項６のフラッシュ型メモリのセクタ構造
を示す図
を示す図
【図１４】請求項７のフラッシュ型メモリのセクタ構造
を示す図
を示す図
【図１５】請求項８のフラッシュ型メモリのセクタ構造
を示す図
を示す図
【図１６】請求項２のフラッシュ型メモリのセクタ構造
を示す図
を示す図
【図１７】請求項３のフラッシュ型メモリのセクタ構造
を示す図
を示す図
【図１８】請求項４のフラッシュ型メモリのセクタ構造
を示す図
を示す図
Ａ１ 付加情報
Ａ２ 記憶情報
Ａ３ 記憶内容
Ｂ１ 新メモリ制御ブロック
Ｂ２ セクタ管理情報生成ブロック
Ｃ１ セクタ有効フラグ
Ｃ２ セクタリンクアドレス
Ｃ３ スキップセクタ数
Ｃ４ 付加情報
Ｃ５ 記憶内容
Ｄ１ 可変メモリ制御ブロック
Ｄ２ 管理情報生成ブロック
Ｅ１ 有効フラグ
Ｅ２ リンクアドレス
Ｅ３ 終端アドレス
Ｅ４ 更新情報長
Ｅ５ スキップバイト数
Ｘ１ パラメータ
Ｘ２ プログラム
Ｙ１ セクタの書き換え回数
Ｙ２ セクタの書き換え時間
Ｙ３ 記憶情報
Ｚ１ ホスト制御装置
Ｚ２ ＣＰＵ
Ｚ３ バッファＲＡＭ
Ｚ４ Ｉ／Ｆ回路
Ｚ５ フラッシュ型メモリ
Ｚ６ アドレス変換テーブル
Ｚ８ 制御バス
Ｚ９ 追記対応メモリ制御装置
Ｚ１０ セクタ情報対応メモリ制御装置
Claims (8)
- 【請求項１】 記憶内容を更新する場合、セクタ単位で
消去／書き込みを行う方法で、消去／書き込みか空きセ
クタへの追記を判断する手段と、更新する記憶内容をセ
クタ単位で分割する手段と、記憶内容を無効にしたセク
タから記憶内容を更新したセクタへリンクする手段を備
えるフラッシュ型メモリの更新方法。 - 【請求項２】 請求項１の更新方法であって、記憶内容
を無効にするセクタ有効フラグを有し、無効にしたセク
タから更新した記憶内容へリンクする手段としてセクタ
リンクアドレスを有することを特徴とするフラッシュ型
メモリの更新方法。 - 【請求項３】 請求項１の更新方法であって、記憶内容
を無効にするセクタ有効フラグを有し、無効にしたセク
タから更新した記憶内容へリンクする手段としてスキッ
プセクタ数を有することを特徴とするフラッシュ型メモ
リの更新方法。 - 【請求項４】 記憶内容を更新する場合、記憶内容長単
位で消去／書き込みを行う方法で、消去／書き込みか空
き領域への追記を判断する手段と、無効にした記憶内容
から更新した記憶内容のアドレスへリンクする手段と、
有効または無効な記憶内容の範囲を示す手段を備えるフ
ラッシュ型メモリの更新方法。 - 【請求項５】 請求項４の更新方法であって、記憶内容
を無効にする有効フラグを有し、無効にした記憶内容か
ら更新した記憶内容へリンクする手段としてリンクアド
レスを有し、有効または無効な記憶内容の範囲を示す手
段として終端アドレスを有することを特徴とするフラッ
シュ型メモリの更新方法。 - 【請求項６】 請求項４の更新方法であって、記憶内容
を無効にする有効フラグを有し、無効にした記憶内容か
ら更新した記憶内容へリンクする手段としてリンクアド
レスを有し、有効または無効な記憶内容の範囲を示す手
段として更新情報長を有することを特徴とするフラッシ
ュ型メモリの更新方法。 - 【請求項７】 請求項４の更新方法であって、記憶内容
を無効にする有効フラグを有し、無効にした記憶内容か
ら更新した記憶内容へリンクする手段としてスキップバ
イト数を有し、有効または無効な記憶内容の範囲を示す
手段として終端アドレスを有することを特徴とするフラ
ッシュ型メモリの更新方法。 - 【請求項８】 請求項４の更新方法であって、記憶内容
を無効にする有効フラグを有し、無効にした記憶内容か
ら更新した記憶内容へリンクする手段としてスキップバ
イト数を有し、有効または無効な記憶内容の範囲を示す
手段として更新情報長を有することを特徴とするフラッ
シュ型メモリの更新方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001221126A JP2003036204A (ja) | 2001-07-23 | 2001-07-23 | フラッシュ型メモリの更新方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001221126A JP2003036204A (ja) | 2001-07-23 | 2001-07-23 | フラッシュ型メモリの更新方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003036204A true JP2003036204A (ja) | 2003-02-07 |
Family
ID=19054844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001221126A Pending JP2003036204A (ja) | 2001-07-23 | 2001-07-23 | フラッシュ型メモリの更新方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003036204A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN101364438B (zh) * | 2007-08-08 | 2011-04-06 | 奇岩电子股份有限公司 | 提高与非门阵列闪存的存取装置与方法 |
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| US9626126B2 (en) | 2013-04-24 | 2017-04-18 | Microsoft Technology Licensing, Llc | Power saving mode hybrid drive access management |
| US9946495B2 (en) | 2013-04-25 | 2018-04-17 | Microsoft Technology Licensing, Llc | Dirty data management for hybrid drives |
-
2001
- 2001-07-23 JP JP2001221126A patent/JP2003036204A/ja active Pending
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
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