JP3197815B2 - 半導体メモリ装置及びその制御方法 - Google Patents

半導体メモリ装置及びその制御方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、フラッシュ・メモ
リ（フラッシュＥＥＰＲＯＭ：Electrically Erasable
and Programable ROM）のような不揮発性で一括消去式
の半導体メモリを記憶媒体とした半導体メモリ装置及び
その制御方法に係り、特に、セクタ等の所定サイズの記
憶単位でアドレス可能なタイプの半導体メモリ装置及び
その制御方法に関する。更に詳しくは、本発明は、セク
タ等の単位で記憶場所をアドレスするとともに、該不揮
発性の半導体メモリ以外に、論理アドレス（論理セクタ
・アドレス）−物理アドレス（物理セクタ・アドレス）
変換情報を格納するための揮発性のワーク・メモリを持
つようなタイプの半導体メモリ装置及びその制御方法に
関する。
【０００２】
【従来の技術】外部記憶装置： 昨今の技術革新に伴い、オフィス内での
使用を前提にしたデスクトップ型や、モーバイル環境で
の使用を考慮したノートブック型など、各種パーソナル
・コンピュータが開発され市販されている。これらコン
ピュータ・システムのアーキテクチャの基本は、ＣＰＵ
とメモリ（メイン・メモリ）間のアクセス動作である。
すなわち、ＣＰＵは、メモリにロードしたプログラムを
実行するとともに、処理結果をメモリ内の作業領域に随
時書き込むことにより、コンピュータ処理を実現する訳
である。ところが、この処理過程において、大量のデー
タやプログラムを蓄積する必要があるため、コンピュー
タ・システムは、メイン・メモリ以外に、外部記憶装置
を持つことが必須となっている。このような外部記憶装
置は、大容量で、且つ容量当りの単価が低いことが望ま
しい。
【０００３】外部記憶装置は、今まで、ハード・ディス
ク・ドライブ（ＨＤＤ）やフロッピー・ディスク・ドラ
イブ（ＦＤＤ）のような、ディスク状記憶媒体を用いた
ものが主流であった。これらディスク型の外部記憶装置
は、大容量の記憶領域を比較的安価で確保できること
や、ランニング・コストも安いなどの点で非常に優れて
いる。しかし、ディスク上を磁気ヘッドでシークするた
め、駆動装置が比較的大型となり、高度に精密な機構技
術が必要である。このため、信頼性にやや欠け、衝撃に
も弱いという側面がある。
【０００４】最近では、これらディスク型記憶装置に代
わって、ＳＲＡＭ（スタティックＲＡＭ）やＤＲＡＭ
（ダイナミックＲＡＭ）などの半導体メモリを記憶媒体
とした半導体メモリ装置が検討されている。このような
半導体メモリ装置の利点として、ディスク・アクセスよ
りも高速であること、衝撃に比較的強くモーバイル環境
での使用が期待できること、などが挙げられよう。しか
しながら、ＳＲＡＭは、セル構造が比較的複雑で集積度
が低く、記憶容量当りの単価が高いという難点がある。
また、ＤＲＡＭは、ＳＲＡＭに比し集積度の点では優れ
ているが、記憶保持動作のための電力が必要であり、ラ
ンニング・コストが高くついてしまう。また、ＤＲＡＭ
チップは、常に電力消費を伴うため、商用電源を利用不
能なモーバイル環境への適用は難しい。
【０００５】このようなＳＲＡＭ又はＤＲＡＭを記憶媒
体とするタイプの半導体メモリ装置の難点を解消するも
のとして、フラッシュＥＥＰＲＯＭ（Electrically Era
sable and Programable ROM：以下、「フラッシュ・メ
モリ」ともいう）を記憶媒体にした半導体メモリ装置が
提案されている。フラッシュ・メモリは、既に周知なよ
うに、不揮発性であるが書き替えが可能であり、また、
素子構造が簡単なので集積度を上げ易い。したがって、
フラッシュ・メモリを用いた半導体メモリ装置は、低消
費電力で、小型・軽量で、その上機械的衝撃に強く、モ
ーバイル環境にも適していると言えよう。その反面、フ
ラッシュ・メモリの利用には、書き込みの際には先ず消
去動作が必要であること、消去動作には高電圧（１２Ｖ
又は２０Ｖ程度）の印加が必要であること、ページ（又
はブロック）と呼ばれる比較的大きな単位（数ＫＢ〜数
百ＫＢ）での一括消去しかできないこと、などのトレー
ド・オフを伴う。
【０００６】外部記憶装置へのアクセス動作：コンピュ
ータ・システム（以下、「ホスト」ともいう）からＨＤ
Ｄなどの外部記憶装置へのアクセス（書き込みアクセス
及び読み出しアクセスを含む）は、論理アドレスを指定
することによって行われる。論理アドレスとは、ホスト
側のソフトウェア（ＯＳやアプリケーション）が利用可
能な論理メモリ空間上の位置に過ぎず、物理的な格納場
所そのものを意味しない。そこで、外部記憶装置内で
は、受け取った論理アドレスを自身の物理メモリ空間上
の物理アドレスに変換し、この物理アドレスに従って指
定されたデータの格納場所にアクセスするようになって
いる。
【０００７】先述したフラッシュ・メモリを記憶媒体と
する記憶装置は、ＨＤＤなどのディスク型記憶装置に代
わるものとして期待されている。しかし、フラッシュ・
メモリは書き込みの前に消去動作が必要であり、しかも
比較的大きな単位でしか消去を行なうことができない。
すなわち、フラッシュ・メモリ型半導体メモリ装置への
アクセス（特に書き込みアクセス）は旧来の外部記憶装
置へのアクセスよりも動作が複雑になのである。このた
め、単純にＨＤＤをフラッシュ・メモリ型記憶装置に置
き換えることはできない。
【０００８】現在、フラッシュ・メモリ型記憶装置への
アクセス方式として、以下の２種類が存在する。すなわ
ち、 （１）ホスト側にフラッシュ・メモリ専用のファイル・
システムを導入する方式（例えば、ＭＳ−ＦＦＳ（Flas
h File System）方式やＦＴＬ（Flash Translation Lay
er）方式など）。 （２）半導体メモリ装置内でＨＤＤをエミュレーション
するための処理を行ない、ホスト側からはＨＤＤと同様
に使用可能とし、既存のファイル・システムを利用する
方式（例えばＰＣＭＣＩＡ ＡＴＡ（AT Attachment）
方式など）。
【０００９】前者によれば、半導体メモリ装置内の構造
は単純になるため、価格面で有利である。その反面、ホ
スト側でのオーバーヘッドの増加や、既存のプログラム
とデバイス・ドライバ間の互換性の問題、異なるデバイ
ス・ドライバ間での互換性の問題などを伴う。これに対
して後者によれば、半導体メモリ装置内の構造は複雑に
なるが、ホスト側は半導体メモリ装置を従来のＨＤＤと
全く同様に扱うことができるので、互換性の問題はな
い。また、記憶容量が増大すれば両方式間の価格差は軽
減される。このため、現在では後者の方式が多く採用さ
れている。
【００１０】後者のディスク・エミュレーション方式
は、さらに以下の２種類の大別される。すなわち、 （２−１）物理アドレスと論理アドレスの対応関係を固
定する方式。 （２−２）物理アドレスと論理アドレスの対応関係を可
変とする方式。
【００１１】前者の場合、消去単位より少ないセクタ数
について書き込み要求が起こったときには、消去単位中
のデータを一旦読み出して転送用バッファに保持し、消
去を行なった後に書き戻す必要がある。一方、後者の場
合には、論理アドレスと物理アドレスの対応関係を記述
した情報を、フラッシュ・メモリ以外の場所に持つ必要
がある。ここで、これら２方式について、実際のファイ
ル・システムによってフラッシュ・メモリにアクセスす
ることを考慮して、両方式を比較してみる。
【００１２】現在のＨＤＤ用のファイル・システムで
は、ファイルをデータ部とファイル管理情報部（例えば
ＦＡＴ（File Allocation Table）やディレクトリ）に
分けてディスク上に格納するようになっている。データ
部へのディスク・アクセスは大セクタ数で少ないアクセ
ス回数によって実行されるが、ファイル管理情報部への
ディスク・アクセスは小セクタ数で多いアクセス回数に
よって実行される。また、ファイル管理情報部には複数
のファイルについての管理情報が集中して置かれている
ため、アクセスが集中する。
【００１３】このようなファイル・システムの制御下で
は、前者の（２−１）方式によれば、アクセス毎に消去
が行なわれるため、小セクタ数の書き込みのときには特
に効率が低下する。また、大セクタ数の書き込み動作の
場合であっても、書き込むデータ・サイズが消去単位と
一致しなければ、当然効率が低下する。また、消去動作
中に突発的に電源が遮断されると、転送用バッファ中の
全てのデータ（書き込み対象以外のデータを含む）が失
われてしまう。これに対して後者の（２−２）方式によ
れば、空きセクタが存在する限り、消去動作を行なうこ
となく書き込むことが可能であり、効率的である。
【００１４】また、フラッシュ・メモリは一般に消去回
数に上限があるため、フラッシュ・メモリ全体で均一的
に使用するのが長寿命化に必須とされている。前者の
（２−１）方式によれば、ファイル管理情報部の書き替
え回数が必然的に多くなる。この結果、ファイル管理情
報部の消去回数が極端に増大し、フラッシュ・メモリ全
体を均一に使用することは不可能である。これに対して
後者の（２−２）方式によれば、同じ論理アドレスへの
書き込みであっても、異なる物理アドレスを割り当てる
ことによって、均一に使用することが可能である。ま
た、書き込み動作ごとに消去を行なわないため、フラッ
シュ・メモリ全体の消去回数も、（２−１）方式よりも
少なくて済む。したがって、一般には、（２−２）方式
の方が優れていると考えられている。
【００１５】以下、（２−２）方式を用いた半導体メモ
リ装置について簡単に説明する。
【００１６】図１１には、このタイプの半導体メモリ装
置における物理メモリ空間の構造を模式的に示してい
る。同図に示すように、半導体メモリ装置は、複数の物
理セクタから構成されいる。各物理セクタには、物理メ
モリ空間上の先頭セクタから順に、物理セクタ・アドレ
スが連続的に割り振られている。１つの物理セクタは、
５２８バイト長であり、６バイト長のヘッダ部と、５１
２バイト長のデータ部と、１０バイト長のＥＣＣ部とい
う３個のフィールドとからなる。ヘッダ部には、この物
理セクタを現在使用している論理セクタ・アドレスの
他、ＣＲＣ（cyclicRedunduncy Chech）コードが書き込
まれる。データ部には、アクセス対象となるデータの実
体が書き込まれる。ＥＣＣ部にはエラー訂正コード（Er
rorCorrection Code）が書き込まれる。ヘッダ部にＣＲ
Ｃを付加することにより、ヘッダ部を読み出した段階で
エラーの検出が可能となる。また、エラーの修正はセク
タ全部を読み出した段階でＥＣＣを用いて行なうことが
できる。
【００１７】図１１に示すように、フラッシュ・メモリ
内では、アドレスの最小単位である物理セクタごとに論
理アドレスを持つようになっている。その一方で、論理
セクタ・アドレスから物理セクタ・アドレスに変換する
ための情報（セクタ・ロケーション・テーブル（ＳＬ
Ｔ：Sector Location Table）ともいう）を、フラッシ
ュ・メモリの外にあるワーク・メモリで管理するように
もなっている。図１２には、ＳＬＴの構成を模式的に示
している。同図に示すように、ＳＬＴの各エントリは、
先頭よりアドレス順に各論理セクタに割り当てられ、該
当する論理セクタが現在使用している物理セクタのアド
レスを格納するためのフィールドを含んでいる。例え
ば、論理アドレス＃ｎへのアクセスが要求された場合、
ＳＬＴの先頭からｎ番目のエントリを参照すれば、対応
する物理セクタ・アドレスを取得することができる訳で
ある。
【００１８】ＳＬＴを格納するためのワーク・メモリに
は、一般には、ＤＲＡＭのようなビット単位で単純な動
作で書き替えを行える半導体メモリが用いられる。例え
ば、パワー・オン・リセットした時の立ち上げ動作の間
に、フラッシュ・メモリの全物理セクタのヘッダ部をス
キャンして、ワーク・メモリ中に論理アドレス−物理ア
ドレス変換情報（ＳＬＴ）を作成しておけば、以後のア
クセス動作では、ワーク・メモリを参照すれば瞬時に物
理アドレスを獲得することができる。また、ファイルの
コピーや削除などに伴うＳＬＴの更新も、容易に且つ瞬
時に行うことができる。
【００１９】要するに、データやファイルを記憶するた
めのフラッシュ・メモリの他に、位置情報（すなわちＳ
ＬＴ）を管理するためのワーク・メモリを持つことによ
って、位置情報を瞬時に獲得ができ、フラッシュ・メモ
リへのアクセス動作がよりの効率的になる。また、ファ
イルのコピーや削除に伴う位置情報の更新動作も円滑に
行うことができる訳である。
【００２０】ワーク・メモリのサイズ データの位置情報としてのＳＬＴのサイズは、メモリ空
間に含まれるセクタ数に比例して増大する。すなわち、
記憶媒体としてのフラッシュ・メモリの記憶容量が大き
くなるほど、ＳＬＴのサイズも肥大化し、ＳＬＴを格納
するためのワーク・メモリの容量も必然的に拡張する必
要がある。
【００２１】例えば、フラッシュ・メモリ自体の容量が
６４ＭＢであれば、約５００バイトで構成される物理セ
クタを１２０Ｋ個以上を含むことになる。１２０Ｋ個の
物理セクタをアドレスするためには、セクタ・アドレス
は最低１７ビット幅を必要とする。コンピュータによる
入出力処理がバイト単位で実行されることを勘案すれ
ば、セクタ・ロケーション・テーブル（ＳＬＴ）の各エ
ントリは、物理セクタ・アドレスを格納するために最低
３バイト（＝２４ビット＞１７ビット）のサイズが必要
ということになる。また、ＳＬＴのエントリはメモリ空
間上のセクタ数分だけ必要となる。したがって、ＳＬＴ
の必要サイズを概略的に計算すれば、３６０Ｋバイト
（＝１２０Ｋエントリ×３バイト）となる。換言すれ
ば、ワーク・メモリは最低でも３６０Ｋバイトは必要と
いうことになる。また、記憶媒体そのものであるフラッ
シュ・メモリの容量が将来さらに拡張されれば、これに
伴って、ワーク・メモリの容量も増大させなければなら
ない。巨大容量のワーク・メモリは、当然コスト増とな
り、ひいては半導体メモリ装置のコスト増を招来するこ
とになる。
【００２２】また、ワーク・メモリは揮発性であり、そ
の記憶内容は一時的なものに過ぎない。このため、パワ
ー・オン・リセット時には、ワーク・メモリ中にはＳＬ
Ｔのようなアドレス変換情報は存在していない。このた
め、半導体メモリ装置の立ち上げ動作の１つとして、ワ
ーク・メモリ内にＳＬＴを再び作成しなければならな
い。ＳＬＴを作成するには、全物理セクタのヘッダ部を
検索する必要がある（前述）。したがって、記憶媒体そ
のものであるフラッシュ・メモリのサイズが増大し、こ
れに比例してセクタ数が増せば、その分だけＳＬＴの作
成に時間を要し、立ち上げ時間が長期化することにな
る。
【００２３】また、ワーク・メモリが増大すれば、その
分だけ余分な記憶保持動作が必要となり、電力消耗を招
く結果となる。
【００２４】
【発明が解決しようとする課題】本発明の目的は、フラ
ッシュ・メモリのような不揮発性で一括消去式の半導体
メモリを記憶媒体とした、優れた半導体メモリ装置及び
その制御方法を提供することにある。
【００２５】本発明の更なる目的は、セクタ等の所定単
位で記憶場所をアドレスするとともに、該不揮発性の半
導体メモリ以外に、論理アドレス−物理アドレス変換情
報を格納するための揮発性のワーク・メモリを持つタイ
プの、優れた半導体メモリ装置及びその制御方法を提供
することにある。
【００２６】本発明の更なる目的は、小容量のワーク・
メモリによっても論理アドレス−物理アドレス変換情報
を好適に管理することができる、優れた半導体メモリ装
置及びその制御方法を提供することにある。
【００２７】本発明の更なる目的は、不揮発性の半導体
メモリの外に置かれた揮発性のワーク・メモリに論理ア
ドレス−物理アドレス変換情報を格納するタイプであっ
て、電源投入後の立ち上げ時間が短くて済む、優れた半
導体メモリ装置及びその制御方法を提供することにあ
る。
【００２８】本発明の更なる目的は、不揮発性の半導体
メモリの外に置かれた揮発性のワーク・メモリに論理ア
ドレス−物理アドレス変換情報を格納するタイプであっ
て、ワーク・メモリの記憶保持動作に伴う電力消費を抑
えた、優れた半導体メモリ装置及びその制御方法を提供
することにある。
【００２９】
【課題を解決するための手段】第１の側面： 本発明は、上記課題を参酌してなされたも
のであり、その第１の側面は、上位コンピュータ・シス
テムと接続して用いられ、一定のセクタ単位でアドレス
可能なタイプの半導体メモリ装置において、（ａ）電気
的に書き込みが可能な不揮発性メモリからなるデータ記
憶部と、（ｂ）前記上位コンピュータ・システムと接続
して、アクセス要求を受け取るためのインターフェース
部と、（ｃ）揮発性のワーク・メモリと、（ｄ）前記上
位コンピュータ・システムからアクセス要求が起こった
ことに応答して、前記上位コンピュータ・システムから
指定される論理セクタ・アドレスから前記データ記憶部
の物理メモリ空間上の物理セクタ・アドレスに変換する
ためのテーブルを、前記データ記憶部のメモリ空間のう
ち指定されたセクタ・アドレスが属する一部の領域につ
いてのみ作成するための、テーブル作成手段と、（ｅ）
前記テーブルを参照して、該当する物理セクタ・アドレ
スを取得するためのアクセス制御手段と、（ｆ）取得し
た物理セクタ・アドレスに従って前記データ記憶部にア
クセスするためのデータ・アクセス手段と、を具備する
ことを特徴とする半導体メモリ装置である。
【００３０】第２の側面：また、本発明の第２の側面
は、上位コンピュータ・システムと接続して用いられ、
一定のセクタ単位でアドレス可能な半導体メモリ装置に
おいて、（ａ）電気的に書き込みが可能な不揮発性メモ
リからなるデータ記憶部と、（ｂ）前記上位コンピュー
タ・システムと接続して、アクセス要求を受け取るため
のインターフェース部と、（ｃ）揮発性のワーク・メモ
リと、（ｄ）セクタを複数個集めてなるページ単位で、
前記上位コンピュータ・システムからアクセス時に指定
される論理セクタ・アドレスを前記データ記憶部の物理
メモリ空間上の物理セクタ・アドレスに変換するための
第１のテーブルを、前記ワーク・メモリ上に作成するた
めの第１のテーブル作成手段と、（ｅ）ページを複数個
集めてなるユニット単位で、前記上位コンピュータ・シ
ステムによって指定される論理メモリ空間上の論理ペー
ジ番号を前記データ記憶部の物理メモリ空間上の物理ペ
ージ番号に変換するための第２のテーブルを、前記ワー
ク・メモリ上に作成するための第２のテーブル作成手段
と、（ｆ）前記上位コンピュータ・システムからアクセ
ス要求が起こったことに応答して、指定された論理セク
タ・アドレスが属するユニットについての第２のテーブ
ルを参照して、該当する物理ページ番号を取得するため
の第２のアクセス制御手段と、（ｇ）前記上位コンピュ
ータ・システムからアクセス要求が起こったことに応答
して、指定された論理セクタ・アドレスが属する物理ペ
ージについての第１のテーブルを参照して、該当する物
理セクタ・アドレスを取得するための第１のアクセス制
御手段と、（ｈ）取得した物理セクタ・アドレスに従っ
て前記データ記憶部にアクセスするためのデータ・アク
セス手段と、を具備することを特徴とする半導体メモリ
装置である。
【００３１】ここで、第２の側面において、前記第１の
テーブル作成手段は、各ユニットの同一ページ・オフセ
ット毎に１つの第１のテーブル記憶領域を用意すること
によって、各ユニットの同一オフセットのページ間で同
一のテーブル記憶領域を共有させる手段を含んでもよ
い。この結果、ワーク・メモリ中の第１のテーブルのた
めの記憶容量は、ユニット内のページ・オフセットの個
数分だけで済む。したがって、メモリ空間全体について
の論理セクタ・アドレス−物理セクタ・アドレス変換テ
ーブルを用意する場合に比し、ワーク・メモリのサイズ
を大幅に節約することができる。
【００３２】また、第２の側面において、前記第１のア
クセス制御手段は、さらに、前記コンピュータ・システ
ムによって指定された論理セクタ・アドレスが属するペ
ージについての第１のテーブルが前記ワーク・メモリ中
に存在するかどうかを判断する手段と、該判断結果が否
定的であれば、該当するページについての第１のテーブ
ルの作成を前記第１のテーブル作成手段に対して要求す
る手段とを含んでもよい。
【００３３】ワーク・メモリは揮発性のため、半導体メ
モリ装置の立ち上げ時には第１のテーブルは全く用意さ
れていない。また、１つの第１のテーブル記憶領域は、
各ユニットの同一ページ・オフセットを持つページ間で
共用される。このため、ワーク・メモリ中の該当する第
１のテーブル記憶領域には、所望の第１のテーブルが未
だ用意されていないこともある。このような場合、前記
第１のアクセス制御手段は、前記第１のテーブル作成手
段をコールして、該当する第１のテーブルを作成しても
らえばよい訳である。
【００３４】また、第１のテーブルは他のページと共用
された所定領域に作成される（すなわち、他のテーブル
が存在する場合には上書きされる）ため、前記第１のテ
ーブル作成手段のコールは付加的な記憶領域を必要とし
ない。
【００３５】また、第１のテーブルは、電源投入直後の
立ち上げ動作時ではなく、上位コンピュータ・システム
からのアクセス要求に応答して作成される。このため、
立ち上げ時間は短くて済む。
【００３６】また、第２の側面において、前記第２のテ
ーブル作成手段は、各ユニット毎に１つの第２のテーブ
ル記憶領域を用意する手段を含んでもよい。
【００３７】また、第２の側面において、前記第２のア
クセス制御手段は、前記コンピュータ・システムによっ
て指定された論理セクタ・アドレスが属するユニット番
号及びユニット内の論理ページ・オフセットを計算する
ための手段を含んでもよい。具体的な計算方法について
は［発明の実施の形態］のＢ項を参照されたい。
【００３８】また、第２の側面において、前記第２のア
クセス制御手段は、さらに、前記コンピュータ・システ
ムによって指定された論理セクタ・アドレスが属するユ
ニットについての第２のテーブルが前記ワーク・メモリ
中に存在するかどうかを判断する手段と、該判断結果が
否定的であれば、該当するユニットについての第２のテ
ーブルの作成を前記第２のテーブル作成手段に対して要
求する手段とを含んでもよい。
【００３９】ワーク・メモリは揮発性のため、半導体メ
モリ装置の立ち上げ時には、第２のテーブルは全く用意
されていない。したがって、上位コンピュータ・システ
ムからのアクセス時に、該当する第２のテーブルが存在
しなければ、前記第２のテーブル作成手段をコールし
て、該当する第２のテーブルを作成してもらえばよい訳
である。また、第２のテーブルは、各ユニット毎に用意
されるが、同じテーブル記憶領域を他のユニットと共有
して用いない。このため、一旦作成された第２のテーブ
ルは、ワーク・メモリ中に常駐し、次のアクセス時にも
利用される。
【００４０】第３の側面：また、本発明の第３の側面
は、電気的に書き込みが可能な不揮発性メモリからなる
データ記憶部と、上位コンピュータ・システムからアク
セス要求を受け取るためのインターフェース部と、揮発
性のワーク・メモリとを含む、一定のセクタ単位でアド
レス可能なタイプの半導体メモリ装置のための制御方法
において、（ａ）前記上位コンピュータ・システムから
アクセス要求が起こったことに応答して、前記上位コン
ピュータ・システムから指定される論理セクタ・アドレ
スから前記データ記憶部の物理メモリ空間上の物理セク
タ・アドレスに変換するためのテーブルを、前記データ
記憶部のメモリ空間のうち指定されたセクタ・アドレス
が属する一部の領域についてのみ作成するための、テー
ブル作成段階と、（ｂ）前記テーブルを参照して、該当
する物理セクタ・アドレスを取得するためのアクセス制
御段階と、（ｃ）取得した物理セクタ・アドレスに従っ
て前記データ記憶部にアクセスするためのデータ・アク
セス段階と、を具備することを特徴とする半導体メモリ
装置のための制御方法である。
【００４１】第４の側面：また、本発明の第４の側面
は、電気的に書き込みが可能な不揮発性メモリからなる
データ記憶部と、上位コンピュータ・システムからアク
セス要求を受け取るためのインターフェース部と、揮発
性のワーク・メモリとを含む、一定のセクタ単位でアド
レス可能なタイプの半導体メモリ装置のための制御方法
において、（ａ）前記上位コンピュータ・システムから
アクセス要求が起こったことに応答して、セクタを複数
個集めてなるページ単位で、前記上位コンピュータ・シ
ステムからアクセス時に指定される論理セクタ・アドレ
スを前記データ記憶部の物理メモリ空間上の物理セクタ
・アドレスに変換するための第１のテーブルを、前記ワ
ーク・メモリ上に作成する段階と、（ｂ）前記上位コン
ピュータ・システムからアクセス要求が起こったことに
応答して、ページを複数個集めてなるユニット単位で、
前記上位コンピュータ・システムからアクセス時に指定
される論理セクタ・アドレスが属する論理ページ番号を
前記データ記憶部の物理メモリ空間上の物理ページ番号
に変換するための第２のテーブルを、前記ワーク・メモ
リ上に作成する段階と、（ｃ）前記上位コンピュータ・
システムからアクセス要求が起こったことに応答して、
指定された論理セクタ・アドレスが属するユニットにつ
いての第２のテーブルを参照して、該当する物理ページ
番号を取得する段階と、（ｄ）前記上位コンピュータ・
システムからアクセス要求が起こったことに応答して、
指定された論理セクタ・アドレスが属する物理ページに
ついての第１のテーブルを参照して、該当する物理セク
タ・アドレスを取得する段階と、（ｅ）取得した物理セ
クタ・アドレスに従って前記データ記憶部にアクセスす
る段階と、を具備することを特徴とする半導体メモリ装
置のための制御方法である。
【００４２】ここで、第４の側面において、前記（ａ）
段階では、各ユニットの同一ページ・オフセット毎に１
つの第１のテーブル記憶領域を用意することによって、
各ユニットの同一オフセットのページ間で同一のテーブ
ル記憶領域を共有させてもよい。この結果、ワーク・メ
モリ中の第１のテーブルのための記憶容量は、ユニット
内のページ・オフセットの個数分だけで済む。したがっ
て、メモリ空間全体についての論理セクタ・アドレス−
物理セクタ・アドレス変換テーブルを用意する場合に比
し、ワーク・メモリのサイズを大幅に節約することがで
きる。
【００４３】また、第４の側面において、前記（ｄ）段
階は、さらに、前記コンピュータ・システムによって指
定された論理セクタ・アドレスが属するページについて
の第１のテーブルが前記ワーク・メモリ中に存在するか
どうかを判断する段階と、該判断結果が否定的であれ
ば、前記（ａ）段階にジャンプして、該当するページに
ついての第１のテーブルを作成する段階と、を含んでも
よい。
【００４４】ワーク・メモリは揮発性のため、半導体メ
モリ装置の立ち上げ時には第１のテーブルは全く用意さ
れていない。また、１つの第１のテーブル記憶領域は、
各ユニットの同一ページ・オフセットを持つページ間で
共用される。このため、ワーク・メモリ中の該当する第
１のテーブル記憶領域には、所望の第１のテーブルが未
だ用意されていないこともある。このような場合、第１
の前記（ａ）段階をコールして、該当する第１のテーブ
ルを作成してもらえばよい。
【００４５】また、第１のテーブルは所定の共用された
領域に作成される（すなわち、他のテーブルが存在する
場合には上書きされる）ため、前記（ａ）段階のコール
は付加的な記憶領域を必要としない。
【００４６】また、第１のテーブルは、電源投入直後の
立ち上げ動作時ではなく、上位コンピュータ・システム
からのアクセス要求に応答して作成される。このため、
立ち上げ時間は短くて済む。
【００４７】また、第４の側面において、前記（ｂ）段
階では、各ユニット毎に１つの第２のテーブル記憶領域
を用意してもよい。具体的な計算方法については［発明
の実施の形態］のＢ項を参照されたい。
【００４８】また、第４の側面において、前記第２のア
クセス制御手段は、前記コンピュータ・システムによっ
て指定された論理セクタ・アドレスが属するユニット番
号及びユニット内の論理ページ・オフセットを計算する
ための段階を含んでもよい。
【００４９】また、第４の側面において、前記（ｃ）段
階は、さらに、前記コンピュータ・システムによって指
定された論理セクタ・アドレスが属するユニットについ
ての第２のテーブルが前記ワーク・メモリ中に存在する
かどうかを判断する段階と、該判断結果が否定的であれ
ば、前記（ｂ）段階にジャンプして、該当するユニット
についての第２のテーブルを作成する段階とを含んでも
よい。
【００５０】ワーク・メモリは揮発性のため、半導体メ
モリ装置の立ち上げ時には、第２のテーブルは全く用意
されていない。したがって、上位コンピュータ・システ
ムからのアクセス時に、該当する第２のテーブルが存在
しなければ、前記第２のテーブル作成手段をコールし
て、該当する第２のテーブルを作成してもらえばよい訳
である。第２のテーブルは、各ユニット毎に用意される
が、同じテーブル記憶領域を他のユニットと共有して用
いない。このため、一旦作成された第２のテーブルは、
ワーク・メモリ中に常駐し、次のアクセス時にも利用さ
れる。
【００５１】
【作用】本発明に係る半導体メモリ装置及びその制御方
法によれば、上位コンピュータ・システムからアクセス
時に指定される論理セクタ・アドレスをデータ記憶部の
物理メモリ空間上の物理セクタ・アドレスに変換するた
めのテーブルを、該メモリ空間全体に亙って作成するこ
とはない。論理アドレス−物理アドレス変換テーブル
は、複数個のセクタの集合であるページ単位で作成する
とともに、該テーブルのための記憶領域は、複数のペー
ジ間で共用される。すなわち、現在のアクセス先に該当
するページに関する変換テーブルは、不要となった変換
テーブルの記憶領域上に上書きして利用される。したが
って、変換テーブルを用意するために必要な記憶容量を
大幅に削減することができ、ひいてはワーク・メモリを
小型化することができる。
【００５２】論理アドレス−物理アドレス変換テーブル
は、より具体的には、複数のセクタの集合であるページ
単位で作成され、セクタ・アドレスを変換するための第
１のテーブルと、複数のページの集合であるユニット単
位で作成され、ユニット内のページ・オフセットを変換
するための第２のテーブルとで構成される。これら第１
のテーブル、及び第２のテーブルは、半導体メモリ装置
を立ち上げた時に全て作成するのではなく、上位コンピ
ュータ・システムからのアクセスに応答して、適宜該当
する範囲についてのみ作成するようになっている。した
がって、本発明に係る半導体メモリ装置の立ち上げ動作
時間は、立ち上げ時にメモリ空間全体に亙って変換テー
ブルを作成する従来の装置に比し、はるかに短くて済
む。なお、第１のテーブル、及び第２のテーブルは、
［発明の実施の形態］の項における「セクタ・ロケーシ
ョン・テーブル（ＳＬＴ）」及び「ユニット情報テーブ
ル（ＵＩＴ）」にそれぞれ該当する。
【００５３】また、揮発性のワーク・メモリのサイズを
小型化できる結果として、その記憶保持動作に要する消
費電力を小さくすることもできる。
【００５４】本発明のさらに他の目的、特徴や利点は、
後述する本発明の実施例や添付する図面に基づくより詳
細な説明によって明らかになるであろう。
【００５５】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施例を詳解する。
【００５６】Ａ．半導体メモリ装置のハードウェア構成 図１には、本発明を好適に実施することができる半導体
メモリ装置１００のハードウェア構成を概略的に示して
いる。該装置１００は、例えば、上位コンピュータ・シ
ステム（図示しない）に外付けされる外部記憶装置の１
つとして位置付けられている。
【００５７】同図に示すように、半導体メモリ装置１０
０は、マイクロプロセッサ１０と、インターフェース回
路２０と、バッファ・メモリ３０と、ワーク・メモリ４
０と、フラッシュ・メモリ５０と、メモリ・コントロー
ラ６０と、内部バス７０とで構成される。
【００５８】内部バス７０は、装置１００内の各部を相
互接続させるための共通信号伝送路であり、アドレス・
バス、データ・バス、コントロール・バスなどで構成さ
れる。
【００５９】インターフェース回路２０は、上位コンピ
ュータ・システムとのインターフェース・プロトコルを
実現するための回路であり、実行する処理（例えば書き
込みアクセスか読み出しアクセスか）を指定するための
コマンド・レジスタ、データ・アクセスのための論理ア
ドレス（論理セクタ・アドレス）を設定するためのアド
レス・レジスタ、データの書き込み／読み出しを行うた
めのデータ・レジスタ、装置１００内での処理の実行結
果を上位コンピュータ・システムに通知するためのステ
ータス・レジスタなど、各種レジスタ（図示しない）を
含んでいる。インターフェース回路２０は、ＩＤＥ（In
tegrated Drive Electronics）又はＰＣＭＣＩＡ ＡＴ
Ａ仕様に準拠しており、上位コンピュータ・システム側
に装備されたバス（システム・バスとしてのＩＳＡ1)バ
ス、又はＰＣＭＣＩＡバス／ＣａｒｄＢｕｓ：図示しな
い）と相互接続している。上位コンピュータシステム
は、例えばＩ／Ｏアクセスなどによって、インターフェ
ース回路２０内の各レジスタにアクセスすることができ
る。
【００６０】マイクロプロセッサ１０は、装置１００全
体の動作（フラッシュ・メモリ５０への書き込み／読み
出し動作を含む）を制御するための中央コントローラで
あり、内蔵ＲＯＭ（図示しない）又はフラッシュ・メモ
リ５０内の特定領域に格納されたプログラム・コードに
従って動作するようになっている。例えば上位コンピュ
ータ・システムから装置１００に対してアクセス要求が
発行された場合、マイクロプロセッサ１０は、インター
フェース回路２０内の各レジスタの内容を読むことによ
って、コマンドの内容やアクセス先の論理アドレスを取
得するとともに、ワーク・メモリ４０内の論理アドレス
−物理アドレス変換情報に従って物理アドレスを取得し
て、フラッシュ・メモリ５０への物理的なアクセスを行
うようになっている。［特許請求の範囲］の欄でクレー
ム発明の構成要素の多くは、このマイクロプロセッサ１
０がプログラム・コードを実行するという形態で提供さ
れるが、詳細は後続のＤ項を参照されたい。
【００６１】ワーク・メモリ４０は、ＤＲＡＭなどの揮
発性メモリで構成され、主にマイクロプロセッサ１０の
作業領域として用いられる。ワーク・メモリ４０には、
上位コンピュータ・システムから指定された論理アドレ
スをフラッシュ・メモリ５０における物理メモリ空間上
の実際のアドレスである物理アドレスに変換するための
論理アドレス−物理アドレス変換情報が格納される。本
実施例では、論理アドレス−物理アドレス変換情報は、
ユニット情報テーブル（ＵＩＴ：Unit Information Tab
le）とセクタ・ロケーション・テーブル（ＳＬＴ）とい
う２種類のテーブルを用いて管理されるようになってい
る。ワーク・メモリ４０は揮発性であり、装置１００の
パワー・オン・リセット後には記憶内容は存在しない。
論理アドレス−物理アドレス変換情報は、上位コンピュ
ータ・システムからのアクセス要求に応答して、適宜作
成されるようになっている。ユニット情報テーブルとセ
クタ・ロケーション・テーブルの詳細な構造については
Ｃ項を、その作成手順についてはＤ項を、それぞれ参照
されたい。
【００６２】バッファ・メモリ３０は、上位コンピュー
タ・システムとフラッシュ・メモリ５０との間で転送さ
れるデータを一時格納するためのものである。
【００６３】メモリ・コントローラ６０は、物理アドレ
スに基づいたフラッシュ・メモリ５０へのアクセス動作
を可能ならしめるための専用コントローラである。
【００６４】フラッシュ・メモリ５０は、ファイルやデ
ータを格納するための、半導体メモリ装置１００中の記
憶媒体の実体である。。フラッシュ・メモリ５０は、例
えば１個当り３２Ｍビットのメモリ・モジュールで構成
される。すなわち、３２ＭＢのフラッシュ・メモリは８
個のメモリ・モジュール群で構成され、６４ＭＢのフラ
ッシュ・メモリは１６個のメモリ・モジュール群で構成
される。通常、半導体メモリ装置１００の記憶容量を言
うときには、フラッシュ・メモリ５０の記憶容量のこと
を意味し、バッファ・メモリ３０やワーク・メモリ４０
のそれを含まない。また、装置１００のメモリ空間を言
うときは、フラッシュ・メモリ５０のメモリ空間のみを
意味し、バッファ・メモリ３０やワーク・メモリ４０の
それを含まない。以下、本実施例では、装置１００のメ
モリ容量は６４ＭＢとして説明することにする。
【００６５】半導体メモリ装置１００は、例えばＰＣＭ
ＣＩＡ／ＪＥＩＤＡ2)が策定した電気的・機械的仕様に
準拠したＰＣカード・タイプのものでもよい。また、半
導体メモリ装置１００を装着可能な上位コンピュータ・
システムの例としては、日本アイ・ビー・エム（株）が
市販する"ＩＢＭ ＴｈｉｎｋＰａｄ ７６０Ｃ／ＣＤ"
（"ＴｈｉｎｋＰａｄ"は米ＩＢＭ社の商標）や"ＩＢＭ
ＰＣ７５０"などが挙げられよう。
【００６６】《注釈》 １）ＩＳＡ…Industry Standard Architecture。 ２）ＰＣＭＣＩＡ…ＰＣメモリ・カード国際協会（Pers
onal Computer Memory Card International Associatio
n）。 ＪＥＩＤＡ…日本電子工業振興協会（japanElectronic
Industry Development Association）。
【００６７】Ｂ．半導体メモリの構成 物理メモリ空間： 図２には、半導体メモリ装置１００の
物理的なメモリ空間の構造を模式的に示している。この
物理メモリ空間は、フラッシュ・メモリ５０の記憶領域
を１次元的に表現したものであり、物理的な位置関係は
これと一義的に対応する。
【００６８】この物理メモリ空間は、まず、「ユニッ
ト」という単位に分けられる。１ユニットは約１ＭＢか
らなるので、フラッシュ・メモリ５０の記憶容量が６４
ＭＢであれば、そのメモリ空間は６４ユニットで構成さ
れることになる。同図に示すように、各ユニットには、
物理メモリ空間上の先頭ユニットから順に、＃０から＃
６３までのユニット番号が連続的に割り振られている。
【００６９】各ユニットは、６４個の物理ページで構成
される。各物理ページには、ユニットの先頭ページから
順に、＃０から＃６３までの物理ページ・オフセットが
連続的に割り振られている。本実施例では、物理ページ
単位で消去動作を行うようになっている。
【００７０】さらに、各物理ページは、３２個の物理セ
クタで構成される。各物理セクタには、物理メモリ空間
上の先頭セクタから順に、物理セクタ・アドレスが連続
的に割り振られている。１つの物理セクタは、５２８バ
イトのサイズを持っている。また、各ページの先頭セク
タから順に、＃０から＃３１までの各物理セクタに対し
て物理セクタ・オフセットが連続的に割り振られてい
る。
【００７１】各物理ページの先頭セクタ、すなわち第０
物理セクタは、ページの管理情報を格納するための「ペ
ージ制御セクタ」として用いられ、ファイルやデータの
書き込みには利用できない。ページ制御セクタには、そ
の物理ページを現在使用している論理ページのページ番
号（後述）や、順序番号3)、その他の制御情報4)が書き
込まれる。
【００７２】また、物理ページ内の残りの第１〜第３１
物理セクタは、ファイルやデータを格納するための「デ
ータ・セクタ」として用いられる。各データ・セクタ
は、６バイト長のヘッダ部と、５１２バイト長のデータ
部と、１０バイト長のＥＣＣ部という３個のフィールド
で構成される。ヘッダ部には、この物理セクタを現在使
用している論理セクタのアドレスの他、ＣＲＣ（cyclic
Redunduncy Chech）コードが書き込まれる。データ部
には、アクセス対象となるデータの実体が書き込まれ
る。ＥＣＣ部にはエラー訂正コード（ErrorCorrection
Code）が書き込まれる。
【００７３】要するに、本実施例では、セクタというア
ドレスの最小単位だけでなく、ユニットというグルー
プ、及びページというサブ・グループにまとめることに
よって、メモリ空間を管理している訳である。このよう
な階層的構造を採ることによって、各物理セクタを絶対
的な物理セクタ・アドレスによって指定できる他、ユニ
ット番号と、ユニット内の物理ページ・オフセット、物
理ペーシ内のセクタ・オフセットによって相対的に指定
することもできる。
【００７４】なお、ユニット、ページ、セクタ、という
メモリ空間の階層化方法や、ユニット・サイズ、ページ
・サイズ、セクタ・サイズは、本実施例の設計事項に過
ぎず、本発明の要旨を直接的に限定するものではない。
メモリ空間を他の様式で階層化した場合や、各階層の物
理サイズが異なる場合であっても、本発明を好適に実現
できる点を理解されたい。
【００７５】《注釈》 ３）順序番号とは、ある論理ページが同時に２個以上の
物理ページを使用している場合において、物理ページ中
にデータが書き込まれた順序（すなわち物理ページ中の
データの新しさ）を識別するための番号であり、大きな
順序番号はデータが新しいことを意味する。なお、論理
ページが同時に２個以上の物理ページを使用することを
認める理由は、書き込み動作の度に不要ページの消去を
行う必要をなくし、以てパフォーマンスを向上させるた
めである。例えば米ＩＢＭ社が市販する半導体メモリ装
置"ＩＢＭ Ｓｏｌｉｄ Ｓｔａｔｅ Ｆｉｌｅ"は、１
つの論理ページが同時に２個の物理ページを使用するこ
とを許している。但し、２個の物理ページの同時使用
は、本発明の要旨と直接関連しないので、これ以上の説
明はしない。 ４）ページ制御セクタに書き込まれるその他の制御情報
には、消去回数や、不良セクタ情報が含まれる。消去回
数は、各物理セクタの寿命を均一化するために用いられ
る。また、不良セクタ情報は、物理ページ内の不良セク
タを特定するために用いられる。
【００７６】論理メモリ空間：一方、図３には、半導体
メモリ装置１００の論理的なメモリ空間の構造を模式的
に示している。
【００７７】この論理メモリ空間上では、先頭セクタか
ら順に、絶対的な論理セクタ・アドレスが連続的に割り
当てられている。上位コンピュータ・システムは、論理
セクタ・アドレスによって物理メモリ上のアクセス先を
指定することができる。
【００７８】論理メモリ空間は、先頭より３１個の論理
セクタ毎に、論理ページとして分割される。論理ページ
のセクタ・サイズが物理ページのそれよりも１セクタだ
け少ないのは、データの格納に利用できないページ制御
セクタ（前述）を除いたためである。
【００７９】各論理ページには、論理メモリ空間上の先
頭ページから順に与えられる絶対論理ページ番号（図３
中、括弧で囲まれた番号）以外に、ユニット番号と、ユ
ニット内での論理ページ・オフセットが割り振られる
（割り振り方法については次パラグラフ参照のこと。そ
の効用については次々パラグラフ参照のこと。）。な
お、本明細書で言うユニットとは、物理メモリ空間上の
「ユニット」と一義であり、「物理ユニット」や「論理
ユニット」という区別はない。各ユニットに割り振られ
た物理ページの組や論理ページの組は固定的であり、使
用中にユニット間でページを入れ替えることはない。書
き込み動作のときなどに、論理ページは使用する物理ペ
ージをユニット内で変更することはあるが、他のユニッ
トの物理ページを使用することは禁止されている。
【００８０】本実施例では、各論理ページは、論理メモ
リ空間上の先頭ページから順に、１ページ毎に各ユニッ
トに配られる。すなわち、まず、先頭の論理ページより
順に、ユニット＃０，ユニット＃１，ユニット＃２…と
いう具合に、各ユニット内の先頭ページに順次割り当て
られる。そして、第６３番目の論理ページが最後のユニ
ット＃６３の先頭ページ＃０に割り当てられると、再
び、第６４番目のページから順に、ユニット＃０，ユニ
ット＃１，ユニット＃２…という具合に、各ユニット内
のページ＃１に順次割り当てられる。図４には、それぞ
れのユニットに各論理ページをマッピングした様子を模
式的に示している。図示のように、ユニット＃ｉには、
絶対論理ページ番号が（ｉ−１），（ｉ−１）＋６４，
（ｉ−１）＋６４×２，…，（ｉ−１）＋６４×６１と
いう、合計６２個の論理ページが割り振られることにな
る（但し、ｉは０〜６３の整数）。なお、ユニット内の
論理ページ数が物理ページ数よりも２個だけ少ないの
は、最大２つの論理ページが同時に２つの物理ページを
使用することを許すためである。但し、２以上の物理ペ
ージの同時使用は、本発明の要旨と直接関連しないの
で、これ以上の説明はしない。
【００８１】上位コンピュータ・システムでは、ファイ
ルやデータの入出力は、例えば、オペレーティング・シ
ステム（ＯＳ）内のファイル・システム（ＦＳ）によっ
て制御される。ＦＳに依れば、一般に、アプリケーショ
ンによるアクセス先が局所に集中する傾向にある。一
方、フラッシュ・メモリの各物理セクタの寿命は消去回
数で決まるので、特定領域にアクセスが集中するような
使用方法は効率的でない。図３及び図４に示すような論
理ページのマッピング方法によれば、論理メモリ空間上
は絶対論理ページ番号順に連続的に配列している各論理
ページを別々のユニットに割り振ることができる。この
結果、論理メモリ空間上は連続的に存在する論理ページ
が、物理メモリ空間上（すなわちフラッシュ・メモリ上
の実際の格納位置）は離散して存在することになる。例
えば絶対論理ページ番号がそれぞれ＃０と＃１の各論理
ページは、論理メモリ空間上は隣同士であるが、前者は
ユニット＃０にマッピングされ、後者はユニット＃１に
マッピングされており、必然的に物理メモリ空間上は隔
てられている。すなわち、ＦＳが意識しなくても、フラ
ッシュ・メモリの物理メモリ空間を、均一且つ効率的
に、使用することができるのである。
【００８２】図３及び図４に示すような様式で論理メモ
リ空間をマッピングした場合、ある論理セクタ・アドレ
スに対応するユニット番号やユニット内の論理ページ・
オフセットは、次のようにして計算することができる。
すなわち、論理セクタ・アドレスを３１で割ったときの
商が絶対論理ページ番号に該当し、その余りがページ内
の論理セクタ・オフセットである（但し、３１は、論理
ページのセクタ・サイズ）。また、求まった絶対論理ペ
ージ番号をユニット数（本実施例では６４）で割ったと
きの商が論理ページ・オフセットであり、その余りがユ
ニット番号となる。例えば、絶対論理セクタ・アドレス
＃６１は、６１を３１で割った商１が絶対論理ページ番
号、その余り３０が論理セクタ・オフセットであり、商
１をさらにユニット数６４で割った商０が論理ページ・
オフセット、その余り１がユニット番号となる。また、
論理セクタ・アドレス＃１００００は、１００００を３
１で割った商３２２が絶対論理ページ番号、その余り１
８が論理セクタ・オフセットであり、商３２２をさらに
ユニット数６４で割った商５が論理ページ・オフセッ
ト、その余り２がユニット番号となる。
【００８３】Ｃ．半導体メモリのアクセス管理 ワーク・メモリ４０には、上位コンピュータ・システム
がアクセス先を指定するための論理アドレスをフラッシ
ュ・メモリ５０におけるメモリ上の実際のアドレスであ
る物理アドレスに変換するための論理アドレス−物理ア
ドレス変換情報が格納される。本実施例では、論理アド
レス−物理アドレス変換情報は、ユニット情報テーブル
と、セクタ・ロケーション・テーブル（ＳＬＴ）という
２種類のテーブルを用いて管理されるようになってい
る。
【００８４】但し、ワーク・メモリ４０は揮発性メモリ
であり（前述）、ワーク・メモリ４０中のＵＩＴやＳＬ
Ｔは一時的に格納されているに過ぎない。半導体メモリ
装置１００のパワー・オフとともに、テーブルの内容は
失われてしまう。このため、本実施例では、ＵＩＴやＳ
ＬＴは、半導体メモリ装置１００をパワー・オン・リセ
ットした後でフラッシュ・メモリ５０へのアクセス要求
などのために必要となったときに、適宜作成されるよう
になっている。以下、ＵＩＴ及びＳＬＴのデータ構造に
ついて説明する。ＵＩＴとＳＬＴの作成手順の詳細につ
いては、後続のＤ項を参照されたい。
【００８５】ユニット情報テーブル：ユニット情報テー
ブル（ＵＩＴ）は、ユニット単位でアドレス変換情報を
概略的に管理するためのものであり、ワーク・メモリ４
０にはユニットの個数分だけＵＩＴが用意される。図５
には、ワーク・メモリ４０中のＵＩＴ記憶領域、及びそ
の内部構成を模式的に示している。
【００８６】１つのＵＩＴは、ユニット管理情報と、論
理ページ情報と、物理ページ情報とで構成される。
【００８７】ユニット管理情報とは、ユニットを構成す
る各論理ページと物理ページとの対応表が既に作成され
ているか（すなわち、論理ページ情報内の各エントリに
物理ページが書き込まれているか：後述）を示すための
フラグで構成される。対応するページについての論理ペ
ージ／物理ページ対応表が既に作成されていれば、該フ
ラグはセットされる。本実施例では、「論理ページ／物
理ページ対応表」は、論理ページ情報テーブル（次パラ
グラフ参照）の一部として与えられる。該テーブルの各
エントリに、各論理ページが現在使用中の物理ページ番
号が書き込まれているときには、対応表が作成されてい
るとみなされる。
【００８８】論理ページ情報とは、ユニット内の各論理
ページを管理するためのテーブルである。論理ページ情
報は、ユニット内の論理ページの個数分、すなわち６２
個のエントリで構成され、ユニット内の各論理ページに
対して各１個のエントリが割り当てられる。各エントリ
は、ＳＬＴフラグと、物理ページ・フィールドで構成さ
れる。
【００８９】ＳＬＴフラグは、エントリに対応する論理
ページのＳＬＴが、ワーク・メモリ４０中に現在用意さ
れているかどうかを示すために用いられる。すなわち、
現在ＳＬＴ記憶領域を使用中の論理ページについてはＳ
ＬＴフラグがセットされ、ＳＬＴ記憶領域の使用を他の
ユニットの同一ページ・オフセットの論理ページに譲っ
たときにはＳＬＴフラグがリセットされる。
【００９０】物理ページ・フィールドは、エントリに対
応する論理ページが現在使用中の物理ページの物理ペー
ジ・オフセットを書き込むためのフィールドである。論
理ページが同時に２個の物理ページを使用することを許
す場合には、同図のように、物理ページ・フィールドを
２個（物理ページＡフィールド、及び物理ページＢフィ
ールド）だけ設ければよい。
【００９１】なお、論理ページ情報テーブルにおいて、
論理ページ・オフセットの順にエントリを割り当てるよ
うにすれば、各エントリの先頭の論理ページ・オフセッ
トを書き込むためのフィールドを省略することが可能で
ある。
【００９２】物理ページ情報とは、ユニット内の各物理
ページを管理するためのテーブルである。物理ページ情
報は、ユニット内の物理ページの個数分、すなわち６４
個のエントリで構成され、ユニット内の各物理ページに
対して各１個のエントリが割り当てられている。各エン
トリは、物理ページ中の有効セクタ数（すなわち有効な
データが書き込まれているセクタの数）、空セクタ数
（すなわち現在未使用のセクタの数）、及び順序番号
（前述）の各々を格納するためのフィールドを含んでい
る。なお、各エントリの先頭の物理ページ・オフセット
を書き込むためのフィールドは、物理ページ・オフセッ
トの順にエントリを割り当てることによって、省略可能
である。物理ページ情報は、物理ページの書き込み／消
去動作を行う際に参照されるが、本発明を実現するに当
たっては直接関係しないので、これ以上説明しない。
【００９３】セクタ・ロケーション・テーブル：セクタ
・ロケーション・テーブル（ＳＬＴ）は、論理セクタ・
アドレスから物理セクタ・アドレスに変換するための変
換表である。本実施例では、論理ページ単位で１つのＳ
ＬＴが作成されるようになっている。また、ワーク・メ
モリ４０中の各ＳＬＴ記憶領域は、各ユニットの同一の
論理ページ・オフセットを持つページの間で共有して使
用される。例えば、第２番目のＳＬＴ領域は、各ユニッ
トの論理ページ・オフセット＃２にマッピングされたペ
ージの間で共用される。ユニット＃２の論理ページ・オ
フセット＃２にアクセスが起こったときには、これが第
２番目のＳＬＴ領域を使用する。その後、他のユニット
の論理ページ・オフセット＃２にアクセスが起こったと
きには、第２番目のＳＬＴの内容を新しい論理ページの
ものに更新してから使用される。この結果、ユニット内
の論理ページの個数に相当する６２個分のＳＬＴしか用
意しなくて済む。
【００９４】図６には、ワーク・メモリ４０中のＳＬＴ
記憶領域、及びその内部構成を模式的に示している。図
示の通り、ワーク・メモリ４０には、６２個のＳＬＴが
用意されている。第ｎ番目のＳＬＴ領域は各ユニットの
論理ページ・オフセット＃ｎの論理ページによって共用
される。
【００９５】１つのＳＬＴは、論理ページ内の論理セク
タの個数分、すなわち３１個のエントリを含んでいる。
同図中のＳＬＴの左フィールドは、論理セクタ・オフセ
ットの順にエントリを割り当てることによって省略可能
である。ＳＬＴの右フィールドには、該当する論理セク
タが現在使用中の物理セクタ・アドレスが書き込まれる
ようになっている。
【００９６】なお、本実施例では、各ユニットの同一の
論理ページ・オフセットを持つページ間で１つのＳＬＴ
領域を共有するようにしたが、ＳＬＴ領域を共有する単
位はこれに限定する必要は必ずもない。例えば、ユニッ
ト内の各論理ページ間で１つのＳＬＴ領域を共有しても
よい。また、論理メモリ空間の全ての論理ページが単一
のＳＬＴ領域を共有するようにしてもよい。１つのＳＬ
Ｔ領域を共有する論理ページの個数が大きくなれば、そ
れに比例して、ＳＬＴ領域が占める記憶容量は節約され
る。但し、記憶容量を節約した分だけＳＬＴの内容を更
新する機会が増大するため、アクセス・スピードとはト
レードオフの関係にある。半導体メモリ装置１００の設
計者は、このトレードオフに留意してＳＬＴ領域の共有
単位を決定すればよい。
【００９７】Ｄ．半導体メモリ装置へのアクセス・オペ
レーション 前項までで、本発明を具現するための半導体メモリ装置
１００のハードウェア構成を説明してきた。本項では、
該装置１００の動作とともに本発明の作用について説明
することにする。この項で説明する動作の大部分は、マ
イクロプロセッサ１０が内蔵プログラム・コードを実行
するという形態で実現される。
【００９８】図７には、上位コンピュータ・システムか
ら半導体メモリ装置１００に対してアクセス要求（書き
込みアクセス及び読み出しアクセスの双方を含む）が生
じたときの、半導体メモリ装置１００内で行われる概略
的な処理手順を、フローチャート化して示している。
【００９９】アクセス動作は、例えば、上位コンピュー
タ・システムが、インターフェース回路２０内の各レジ
スタにコマンドとアクセス先を指定する論理セクタ・ア
ドレスを書き込むことによって、開始する。
【０１００】マイクロプロセッサ１０は、論理セクタ・
アドレスを読み取ると、これに対応するユニット番号や
ユニット内の論理ページ・オフセットを、所定の計算方
式に従って求める（ステップ１０）。Ｂ項で説明したよ
うなメモリ空間構造を採用している場合、論理セクタ・
アドレスを３１で割ったときの商が絶対論理ページ番号
に該当し、その余りがページ内の論理セクタ・オフセッ
トとなる。また、求まった絶対論理ページ番号をさらに
ユニット数（本実施例では６４）で割ったときの商が論
理ページ・オフセットであり、その余りがユニット番号
となる。例えば、論理セクタ・アドレス＃６１は、６１
を３１で割った商１が絶対論理ページ番号、その余り３
０が論理セクタ・オフセットであり、商１をさらにユニ
ット数６４で割った商０が論理ページ・オフセット、そ
の余り１がユニット番号となる。また、論理セクタ・ア
ドレス＃１００００は、１００００を３１で割った商３
２２が絶対論理ページ番号、その余り１８が論理セクタ
・オフセットであり、商３２２をさらにユニット数６４
で割った商５が論理ページ・オフセット、その余り２が
ユニット番号となる。
【０１０１】次いで、判断ステップＳ２０では、アクセ
ス先となった論理セクタが属するユニットについての論
理ページと物理ページの対応表が既にワーク・メモリ４
０に作成されているかどうかを判断する。該判断は、ワ
ーク・メモリ４０中の該当するＵＩＴのユニット管理情
報フラグがセットされているかを参照することによって
行われる。例えば、論理セクタ・アドレス＃６１の場
合、ＵＩＴ＃１のフラグを参照すればよい。該判断ステ
ップの結果が肯定的であれば、そのまま次ステップＳ３
０に進む。一方、該判断ステップの結果が否定的であれ
ば、「対応表作成ルーチン」にジャンプして、対応表を
作成してから、次ステップＳ３０に進む。対応表作成ル
ーチンの詳細については、後に詳解する。
【０１０２】次いで、判断ステップＳ３０では、アクセ
ス先となった論理セクタが属する論理ページについての
ＳＬＴが既にワーク・メモリ４０中に作成されているか
どうかを判断する。該判断は、ＵＩＴ内の論理ページ情
報テーブルの該当するエントリのＳＬＴフラグを参照す
ることによって行われる。例えば、論理セクタ・アドレ
ス＃６１の場合、論理ページ・オフセットは＃０なの
で、論理ページ情報テーブルのエントリ＃０中のＳＬＴ
フラグを参照すればよい。該判断ステップの結果が肯定
的であれば、そのまま次ステップＳ４０に進む。一方、
該判断ステップの結果が否定的であれば、「ＳＬＴ作成
ルーチン」にジャンプして、該当ページのＳＬＴを作成
してから、次ステップＳ４０に進む。ＳＬＴ作成ルーチ
ンの詳細については、後に詳解する。
【０１０３】ステップＳ４０では、アクセス先となった
論理セクタが属する論理ページについてのＳＬＴを参照
して、対応する物理セクタ・アドレスを取得する。例え
ば、論理セクタ・アドレス＃６１の場合、論理ページ・
オフセットは＃０で、ページ内のセクタ・オフセットは
＃３０なので、ワーク・メモリ４０中のＳＬＴ＃０のエ
ントリ＃３０を参照すれば、物理セクタ・アドレスを取
得することができる。マイクロプロセッサ１０は、取得
した物理アドレスに基づいて、メモリ・コントローラ６
０を経由して、フラッシュ・メモリ４０中の所望の物理
セクタにアクセスすることができる。そして、セクタ・
データは、バッファ・メモリ３０に一旦蓄えられた後に
転送される。
【０１０４】なお、物理ページ情報やＳＬＴエントリの
取得は、書き込み時も読み出し時も略同一の動作によっ
て行なわれる。但し、要求されたアクセス動作が書き込
みアクセスであり、ある論理ページが使用する物理ペー
ジが変動したとき、あるいは物理ページの消去動作を伴
ったときには、ＵＩＴ中の論理ページ情報や物理ページ
情報は適宜アップデートされる。
【０１０５】論理ページ／物理ページ対応表作成ルーチ
ン：前述の判断ステップＳ２０において、該当するユニ
ットについての論理ページと物理ページの対応表が未だ
作成されていないと判断されたときには、このルーチン
にジャンプする。該ルーチンの目的は、アクセス先とな
った論理セクタが属するユニットについての論理ページ
／物理ページ対応表を完成させることにある。
【０１０６】図８には、該ルーチンの処理手順をフロー
チャート化して示している。
【０１０７】まず、ステップＳ１００では、変数Ｎを初
期値０に設定する。Ｎはユニット中の物理ページ・オフ
セットを意味する。
【０１０８】ステップＳ１０２では、物理ページ・オフ
セット＃Ｎに係る物理ページの先頭セクタであるページ
制御セクタ（前述）にアクセスして、この物理ページを
現在使用中の論理ページの論理ページ・オフセットと、
この物理ページの順序番号を取得する。以下、論理ペー
ジ・オフセットを＃ｎとして説明する。
【０１０９】次いで、ステップＳ１０４では、ＵＩＴ内
の物理ページ情報テーブルの第Ｎエントリに順序番号を
書き込む。順序番号は、１つの論理ページが同時に２つ
の物理ページを使用することを許すために用いられてい
る（前述）。
【０１１０】次いで、判断ステップＳ１０６では、論理
ページ情報テーブルのエントリ＃ｎを参照して、この論
理ページが現在使用している物理ページの物理ページ・
オフセットが物理ページＡフィールドに登録されている
かどうかを判断する。未だ登録されていなければ、該エ
ントリの物理ページＡフィールドに物理ページ・オフセ
ット＃Ｎを書き込んで、登録を行う（ステップＳ１０
８）。
【０１１１】一方、既に登録済みであれば、物理ページ
Ａフィールドに登録済みの物理ページ・オフセットと物
理ページ・オフセット＃Ｎそれぞれの順序番号を大小比
較する（ステップＳ１１０）。そして、順序番号の大き
い方の物理ページ・オフセットを物理ページＡフィール
ドに、他方の物理ページ・オフセットを物理ページＢフ
ィールドに、それぞれ登録する（ステップＳ１１２及び
１１４）。このような操作は、順序番号が大きい物理ペ
ージの方が新しいセクタ・データを含むことを意味する
ので、物理ページＡフィールドに登録してアクセスの優
先権を与えるためである。なお、ページ制御セクタから
取得した順序番号は、例えば、物理ページ情報テーブル
の該当するエントリにも書き込まれる。
【０１１２】ステップＳ１０６〜Ｓ１１４の目的は、要
するに、論理ページが現在使用中の物理ページの物理ペ
ージ・オフセットを、論理ページ情報テーブルの対応エ
ントリ中に登録することにある。１つの論理ページが同
時に２つの物理ページを使用することを許さず、したが
って、順序番号を処理する必要のない場合には、ステッ
プＳ１０６〜Ｓ１１４は、物理ページ・オフセット＃Ｎ
を論理ページ情報テーブルのエントリ＃ｎに書き込む、
という単純な処理で置き換えることができる。
【０１１３】次いで、ステップＳ１１６では、変数Ｎを
１だけインクリメントする。そして、ステップＳ１１８
では、Ｎを６４と大小比較する。Ｎが６４未満であれ
ば、ユニット中に未処理の物理ページが残されているこ
とを意味するので、ステップＳ１０２に復帰して、上記
と同様の処理を繰り返す。一方、Ｎが６４に到達してい
れば、ユニット中の全ての物理ページを論理ページ情報
テーブル中に登録したことを意味するので、このルーチ
ンを終了させる。
【０１１４】ＳＬＴ作成ルーチン：前述の判断ステップ
Ｓ３０において、該当する論理ページについてのＳＬＴ
が存在しないと判断されたときには、このルーチンにジ
ャンプする。該ルーチンの目的は、アクセス先となった
論理セクタが属する論理ページについてのＳＬＴ（すな
わち論理アドレス／物理アドレス変換表）を作成するこ
とにある。
【０１１５】図９には、該ルーチンの処理をフローチャ
ート化して示している。
【０１１６】本実施例では、１つのＳＬＴ記憶領域は、
各ユニットの同一の論理ページ・オフセットを持つペー
ジの間で共有されており、新たにＳＬＴを作成するとき
には、既存のＳＬＴの内容の喪失を伴う。そこで、アク
セス先となった論理ページと同一の論理ページ・オフセ
ットを持つ他のユニットの論理ページについては、ＳＬ
Ｔ領域の使用が認められていないことを示すべく、他の
ＵＩＴの論理ページ情報テーブルの対応エントリのＳＬ
Ｔフラグをリセットする（ステップＳ２００）。また、
ＳＬＴ作成に係るＵＩＴの論理ページについては、論理
ページ情報テーブルの対応エントリのＳＬＴフラグをセ
ットする。
【０１１７】次いで、ステップＳ２０２では、アクセス
先の論理ページが使用するＳＬＴ領域を初期化する。
【０１１８】次いで、判断ステップＳ２０４では、アク
セス先の論理ページが現在使用している物理ページが唯
１つかどうかを判断する。該判断は、論理ページ情報テ
ーブル中の該当エントリを参照して、物理ページＢフィ
ールドに２番目の物理ページが登録されているかどうか
を調べることによって行われる。
【０１１９】アクセス先の論理ページが１つの物理ペー
ジしか使用していない場合、ステップＳ２０６におい
て、該物理ページについてＳＬＴの作成が行われる。Ｓ
ＬＴの作成は、後述の「ＳＬＴ作成サブ・ルーチン」に
従って行われる。
【０１２０】一方、アクセス先の論理ページが２つの物
理ページを使用している場合には、まず順序番号の大き
い物理ページについてＳＬＴの作成を行い（ステップＳ
２０８）、次いで、順序番号の小さい物理ページについ
てＳＬＴの作成を行う（ステップＳ２１０）。順序番号
の大きい順にＳＬＴの作成を行うのは、有効なセクタ・
データを持つ物理セクタに対して優先してＳＬＴのエン
トリを与えるためである。なお、ステップＳ２０８及び
Ｓ２１０は、ステップＳ２０６と同様のサブ・ルーチン
（後述）に従って行われる。
【０１２１】なお、１つの論理ページが同時に２つの物
理ページを使用することが許されていない場合には、判
断ステップＳ２０４、及びその他方の分岐ステップＳ２
０８，Ｓ２１０は必要がない。
【０１２２】ＳＬＴ作成サブ・ルーチン：図１０には、
セクタ・ロケーション・テーブル作成のサブ・ルーチン
の処理手順をフローチャート化して示している。
【０１２３】まず、ステップＳ３００では、変数Ｍを初
期値３１に設定する。Ｍは物理ページ内の物理セクタ・
オフセットを意味する。Ｍの初期値として物理ページ内
のセクタ数３１を用いることにより、物理ページ内の最
後尾の物理セクタより順にＳＬＴへの登録が行われる。
これは、物理ページ内では先頭の物理セクタ（但し、ペ
ージ制御セクタを除く）より順にデータの書き込みを行
う方式を採用している関係上、物理セクタ・アドレスの
大きい方に有効なデータが存在する、という性質に依拠
するに過ぎない。
【０１２４】ユニット＃Ｋ内の物理ページ・オフセット
＃Ｎについて処理をしているのであれば、物理ペーシ内
の物理セクタ・オフセット＃Ｍの物理セクタ・アドレス
は、Ｋ×６４＋Ｎ×３２＋Ｍとなる。判断ステップＳ３
０２では、この物理セクタが空セクタか、すなわちいず
れかの論理セクタによって使用中かどうかを判断する。
空セクタかどうかは、物理セクタのヘッダ部にアクセス
して、論理セクタ・アドレスが書き込まれているかどう
かによって判別することができる。
【０１２５】セクタ・オフセットＭに係る物理セクタが
空セクタであれば、ステップＳ３０４に進んで、この物
理ページの空セクタ数を１だけインクリメントしてか
ら、判断ステップＳ３１２に進む。
【０１２６】一方、セクタ・オフセット＃Ｍに係る物理
セクタが空セクタでない、すなわち、ヘッダ部に論理セ
クタ・アドレスが書き込まれていれば、次いで、判断ス
テップＳ３０６に進む。判断ステップＳ３０６では、こ
の論理セクタ・アドレスに該当するＳＬＴエントリが空
かどうかを判別する。
【０１２７】１つの論理セクタに対して同時に２つの物
理セクタの使用を許すような場合には、有効データを持
つ（すなわち、より大きな物理セクタ・アドレスを持
つ）物理セクタが既に登録されていて、ＳＬＴエントリ
が空でないという状況が起こり得る。この場合には、判
断ステップＳ３０６の分岐ＮＯに進むことによって次ス
テップＳ３０８及び次々ステップＳ３１０をスキップし
て、ＳＬＴエントリへの登録を省略する。
【０１２８】一方、論理セクタ・アドレスに該当するＳ
ＬＴエントリが未だ空の場合には、次ステップにおい
て、このＳＬＴエントリに物理ページ内の物理セクタ・
オフセット＃Ｍを登録する。または、物理セクタ・アド
レスの代わりに、物理セクタ・アドレスの絶対値（Ｋ×
６４＋Ｎ×３２＋Ｍ）を登録してもよい。絶対的な物理
セクタ・アドレスを登録すれば、アドレス変換がスムー
スになりアクセス・スピードは向上する。但し、オフセ
ットよりも絶対アドレスの方がビット幅が大きいので、
その分だけＳＬＴの容量が増すことになる。
【０１２９】次いで、ステップＳ３１０では、この物理
ページの有効セクタ数を１だけインクリメントする。
【０１３０】次いで、判断ステップＳ３１２では、Ｍが
０に到達したかどうかを判断する。Ｍ＝０であれば、物
理ページ中の最後の物理セクタを処理し終えたことを意
味するので、該サブ・ルーチンを終了する。一方、Ｍ＞
０であれば、未処理の物理セクタが物理ページ中に残っ
ていることを意味するので、Ｍを１だけデクリメントし
て（ステップＳ３１４）、ステップＳ３０２に復帰し、
上記と同様の処理を繰り返す。
【０１３１】なお、このサブ・ルーチンにおける有効セ
クタ数や空セクタ数の通算（ステップＳ３０４，Ｓ３１
０）は、ＵＩＴ中の物理ページ情報テーブルの該当エン
トリに書き込む目的で行われるものであり、本発明の実
現と直接的に関連するものではない。
【０１３２】この項では、ユニット情報テーブル（ＵＩ
Ｔ）やセクタ・ロケーション・テーブル（ＳＬＴ）は、
必要な箇所だけ作成されるのであり、全ての論理セクタ
についてエントリを持つアドレス変換表を用意しない、
という点に特に留意されたい。また、ＵＩＴやＳＬＴ
は、フラッシュ・メモリ５０へのアクセスが起こったと
きなど、必要なときに作成するのであり、半導体メモリ
装置１００の立ち上げ時には作成しない、という点に留
意されたい。ＳＬＴは、常にメモリ空間上の一部のペー
ジ分しか用意されないことになるが、プログラムの実行
における「局所性の原理（Principle of Locality）」
を考量すれば、ＳＬＴの作成のためのオーバーヘッドの
影響は少なく、充分なパフォーマンスを上げることが期
待できる。
【０１３３】Ｅ．本発明によるワーク・メモリの容量節
約効果 この項では、論理アドレス−物理アドレス変換のために
必要な情報のサイズを試算することによって、本発明お
けるワーク・メモリ４０の記憶容量の節約効果を考察し
てみる。
【０１３４】まず、本発明に従った場合、論理アドレス
−物理アドレス変換情報は、ユニット情報テーブル（Ｕ
ＩＴ）とセクタ・ロケーション・テーブル（ＳＬＴ）と
いう２種類のテーブルを用いて管理されている。
【０１３５】ＵＩＴはメモリ空間上のユニットの総数、
すなわち６４個用意される。各ＵＩＴは、ユニット管理
情報、論理ページ情報、物理ページ情報からなる。ユニ
ット管理情報は単なるフラグに過ぎないので１バイトで
足りる。また、論理ページ情報は、ユニット内の論理ペ
ージの個数、すなわち６２個のエントリを持ち、各エン
トリは、ＳＬＴフラグと、２つの物理ページ・フィール
ドからなる。ユニット中の物理ページの個数は６４個
（すなわち６ビット幅）なので、物理ページ・フィール
ドは１バイトあれば物理ページ・オフセットをアドレス
可能である。また、ＳＬＴフラグは、一方の物理ページ
・フィールドの余ったビットを利用すればよい。各エン
トリは２バイトで構成されるので、論理ページ情報には
１２４（＝６２エントリ×２倍と）バイトあればよい。
また、物理ページ情報は、ユニット内の物理ページの個
数、すなわち６４個のエントリを持ち、各エントリは、
有効セクタ数、空セクタ数、及び順序番号からなる。有
効セクタ数、空セクタ数、及び順序番号はそれぞれ１バ
イト用意されていれば充分であり、各エントリのサイズ
は３バイトとなる。物理ページ情報には、１９２（＝６
４エントリ×３倍と）バイトあればよいことになる。し
たがって、１つのＵＩＴのサイズは３１７（＝１＋１２
４＋１９２）バイトであり、ＵＩＴ記憶領域全体では、
２０，２８８（＝３１７×６４）バイトあればよい。
【０１３６】また、ＳＬＴは、ユニット内の論理ページ
の個数、すなわち６２個用意される。各ＳＬＴは、ペー
ジ内の論理セクタの個数、すなわち３１個のエントリを
持っている。１ページ内のデータ・セクタ数は３１個
（すなわち５ビット幅）なので、各ＳＬＴエントリは１
バイトあれば物理セクタ・オフセットをアドレス可能で
ある。このため、各ＳＬＴのサイズは３１バイト（＝３
１エントリ×１バイト）であり、ＳＬＴ領域全体では
１，９２２（＝６２×３１）バイトあればよい。
【０１３７】したがって、本実施例で論理アドレス−物
理アドレス変換情報のために必要な記憶容量は、ＳＬＴ
記憶領域とＵＩＴ記憶領域の合計である、２２，２１０
（＝２０，２８８＋１，９２２）バイトで充分である。
【０１３８】一方、［従来の技術］の項で示した従来技
術の場合、論理アドレス−物理アドレス変換情報は、図
１２に示すように、全ての論理セクタについてエントリ
を持つ単一のセクタ・ロケーション・テーブル（ＳＬ
Ｔ）を用意する必要がある。
【０１３９】ＳＬＴ中の各エントリのサイズは、物理セ
クタのアドレス・ビット幅以上を要する。例えば物理メ
モリ空間のサイズ、フラッシュ・メモリ５０のサイズが
６４ＭＢの場合、約１３０Ｋ個のセクタを含むため、ア
ドレス・ビット幅は１７ビット以上を要する。マイクロ
プロセッサ１０がバイト単位でデータの入出力処理を行
うことを勘案すれば、ＳＬＴエントリのサイズは３バイ
ト（＝２４ビット＞１７ビット）を要する。論理セクタ
数（＝１２３，００８個）分だけＳＬＴを要するため、
ＳＬＴ全体の必要サイズは、３６９，０２４（＝１２
３，００８セクタ×３バイト）バイトになる。
【０１４０】したがって、本発明によれば、ワーク・メ
モリ４０中でアドレス変換情報に要する容量は、約６％
（＝２２，２１０／３６９，０２４）程度に低減される
ことになる。
【０１４１】Ｆ．追補 以上、特定の実施例を参照しながら、本発明について詳
解してきた。しかしながら、本発明の要旨を逸脱しない
範囲で当業者が該実施例の修正や代用を成し得ることは
自明である。すなわち、例示という形態で本発明を開示
してきたのであり、限定的に解釈されるべきではない。
本発明の要旨を判断するためには、冒頭に記載した特許
請求の範囲の欄を参酌すべきである。
【０１４２】
【発明の効果】以上詳記したように、本発明によれば、
小容量のワーク・メモリによっても論理アドレス−物理
アドレス変換情報を好適に管理することができる、優れ
た半導体メモリ装置及びその制御方法を提供することが
できる。
【図面の簡単な説明】
【図１】図１は、本発明を好適に実施することができる
半導体メモリ装置１００のハードウェア構成を概略的に
示した図である。
【図２】図２は、半導体メモリ装置１００の物理的なメ
モリ空間の構造を模式的に示した図である。
【図３】図３は、半導体メモリ装置１００の論理的なメ
モリ空間の構造を模式的に示した図である。
【図４】図４は、それぞれのユニットに各論理ページを
マッピングした様子を模式的に示した図である。
【図５】図５は、ワーク・メモリ４０中のユニット情報
テーブル（ＵＩＴ）記憶領域、及びその構成を模式的に
示した図である。
【図６】図６には、ワーク・メモリ４０中のセクタ・ロ
ケーション・テーブル（ＳＬＴ）記憶領域、及びその内
部構成を模式的に示した図である。
【図７】図７は、上位コンピュータ・システムから半導
体メモリ装置１００に対してアクセス要求（リード・ア
クセス及びライト・アクセスの双方を含む）が生じたと
きの、半導体メモリ装置１００内で行われる処理手順
を、フローチャート化して示した図である。
【図８】図８は、論理ページ情報作成ルーチンの処理手
順をフローチャート化して示した図である。
【図９】図９は、セクタ・ロケーション・テーブル作成
ルーチンの処理手順をフローチャート化して示した図で
ある。
【図１０】図１０は、セクタ・ロケーション・テーブル
作成のサブ・ルーチンの処理手順をフローチャート化し
て示した図である。
【図１１】図１１は、フラッシュ・メモリ・タイプの半
導体メモリ装置のデータ構造を模式的に示した図であ
る。
【図１２】図１２は、位置情報としてのＳＬＴ（セクタ
・ロケーション・テーブル）の構造を模式的に示した図
である。
【符号の説明】
１０…マイクロプロセッサ、２０…インターフェース回
路、３０…バッファ・メモリ、４０…ワーク・メモリ、
５０…フラッシュ・メモリ、６０…メモリ・コントロー
ラ、７０…内部バス、１００…半導体メモリ装置。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 坂上 好功 神奈川県大和市下鶴間1623番地14 日本 アイ・ビー・エム株式会社 大和事業所 内 (56)参考文献 特開 平７−28741（ＪＰ，Ａ) 特開 平７−219720（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 3/08 G06F 12/02

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】上位コンピュータ・システムと接続して用
    いられ、一定のセクタ単位でアドレス可能な半導体メモ
    リ装置において、 （ａ）電気的に書き込みが可能な不揮発性メモリからな
    るデータ記憶部と、 （ｂ）前記上位コンピュータ・システムと接続して、ア
    クセス要求を受け取るためのインターフェース部と、 （ｃ）揮発性のワーク・メモリと、 （ｄ）セクタを複数個集めてなるページ単位で、前記上
    位コンピュータ・システムからアクセス時に指定される
    論理セクタ・アドレスを前記データ記憶部の物理メモリ
    空間上の物理セクタ・アドレスに変換するための第１の
    テーブルを、前記ワーク・メモリ上に作成するための第
    １のテーブル作成手段と、 （ｅ）ページを複数個集めてなるユニット単位で、前記
    上位コンピュータ・システムによって指定される論理メ
    モリ空間上の論理ページ番号を前記データ記憶部の物理
    メモリ空間上の物理ページ番号に変換するための第２の
    テーブルを、前記ワーク・メモリ上に作成するための第
    ２のテーブル作成手段と、 （ｆ）前記上位コンピュータ・システムからアクセス要
    求が起こったことに応答して、指定された論理セクタ・
    アドレスが属するユニットについての第２のテーブルを
    参照して、該当する物理ページ番号を取得するための第
    ２のアクセス制御手段と、 （ｇ）前記上位コンピュータ・システムからアクセス要
    求が起こったことに応答して、指定された論理セクタ・
    アドレスが属する物理ページについての第１のテーブル
    を参照して、該当する物理セクタ・アドレスを取得する
    ための第１のアクセス制御手段と、 （ｈ）取得した物理セクタ・アドレスに従って前記デー
    タ記憶部にアクセスするためのデータ・アクセス手段
    と、 を具備し、前記第１のテーブル作成手段は、各ユニット
    の同一ページ・オフセット毎に１つの第１のテーブル記
    憶領域を用意することによって、各ユニットの同一オフ
    セットのページ間で同一のテーブル記憶領域を共有させ
    る手段を含む、ことを特徴とする半導体メモリ装置。
  2. 【請求項２】上位コンピュータ・システムと接続して用
    いられ、一定のセクタ単位でアドレス可能な半導体メモ
    リ装置において、 （ａ）電気的に書き込みが可能な不揮発性メモリからな
    るデータ記憶部と、 （ｂ）前記上位コンピュータ・システムと接続して、ア
    クセス要求を受け取るためのインターフェース部と、 （ｃ）揮発性のワーク・メモリと、 （ｄ）セクタを複数個集めてなるページ単位で、前記上
    位コンピュータ・システムからアクセス時に指定される
    論理セクタ・アドレスを前記データ記憶部の物理メモリ
    空間上の物理セクタ・アドレスに変換するための第１の
    テーブルを、前記ワーク・メモリ上に作成するための第
    １のテーブル作成手段と、 （ｅ）ページを複数個集めてなるユニット単位で、前記
    上位コンピュータ・システムによって指定される論理メ
    モリ空間上の論理ページ番号を前記データ記憶部の物理
    メモリ空間上の物理ページ番号に変換するための第２の
    テーブルを、前記ワーク・メモリ上に作成するための第
    ２のテーブル作成手段と、 （ｆ）前記上位コンピュータ・システムからアクセス要
    求が起こったことに応答して、指定された論理セクタ・
    アドレスが属するユニットについての第２のテーブルを
    参照して、該当する物理ページ番号を取得するための第
    ２のアクセス制御手段と、 （ｇ）前記上位コンピュータ・システムからアクセス要
    求が起こったことに応答して、指定された論理セクタ・
    アドレスが属する物理ページについての第１のテーブル
    を参照して、該当する物理セクタ・アドレスを取得する
    ための第１のアクセス制御手段と、 （ｈ）取得した物理セクタ・アドレスに従って前記デー
    タ記憶部にアクセスするためのデータ・アクセス手段
    と、 を具備し、前記第１のアクセス制御手段は、さらに、 前記コンピュータ・システムによって指定された論理セ
    クタ・アドレスが属するページについての第１のテーブ
    ルが前記ワーク・メモリ中に存在するかどうかを判断す
    る手段と、 該判断結果が否定的であれば、該当するページについて
    の第１のテーブルの作成を前記第１のテーブル作成手段
    に対して要求する手段と、 を含むことを特徴とする半導体メモリ装置。
  3. 【請求項３】上位コンピュータ・システムと接続して用
    いられ、一定のセクタ単位でアドレス可能な半導体メモ
    リ装置において、 （ａ）電気的に書き込みが可能な不揮発性メモリからな
    るデータ記憶部と、 （ｂ）前記上位コンピュータ・システムと接続して、ア
    クセス要求を受け取るためのインターフェース部と、 （ｃ）揮発性のワーク・メモリと、 （ｄ）セクタを複数個集めてなるページ単位で、前記上
    位コンピュータ・システムからアクセス時に指定される
    論理セクタ・アドレスを前記データ記憶部の物理メモリ
    空間上の物理セクタ・アドレスに変換するための第１の
    テーブルを、前記ワーク・メモリ上に作成するための第
    １のテーブル作成手段と、 （ｅ）ページを複数個集めてなるユニット単位で、前記
    上位コンピュータ・システムによって指定される論理メ
    モリ空間上の論理ページ番号を前記データ記憶部の物理
    メモリ空間上の物理ページ番号に変換するための第２の
    テーブルを、前記ワーク・メモリ上に作成するための第
    ２のテーブル作成手段と、 （ｆ）前記上位コンピュータ・システムからアクセス要
    求が起こったことに応答して、指定された論理セクタ・
    アドレスが属するユニットについての第２のテーブルを
    参照して、該当する物理ページ番号を取得するための第
    ２のアクセス制御手段と、 （ｇ）前記上位コンピュータ・システムからアクセス要
    求が起こったことに応答して、指定された論理セクタ・
    アドレスが属する物理ページについての第１のテーブル
    を参照して、該当する物理セクタ・アドレスを取得する
    ための第１のアクセス制御手段と、 （ｈ）取得した物理セクタ・アドレスに従って前記デー
    タ記憶部にアクセスするためのデータ・アクセス手段
    と、 を具備し、前記第２のテーブル作成手段は、各ユニット
    毎に１つの第２のテーブル記憶領域を用意する手段を含
    むことを特徴とする半導体メモリ装置。
  4. 【請求項４】上位コンピュータ・システムと接続して用
    いられ、一定のセクタ単位でアドレス可能な半導体メモ
    リ装置において、 （ａ）電気的に書き込みが可能な不揮発性メモリからな
    るデータ記憶部と、 （ｂ）前記上位コンピュータ・システムと接続して、ア
    クセス要求を受け取るためのインターフェース部と、 （ｃ）揮発性のワーク・メモリと、 （ｄ）セクタを複数個集めてなるページ単位で、前記上
    位コンピュータ・システムからアクセス時に指定される
    論理セクタ・アドレスを前記データ記憶部の物理メモリ
    空間上の物理セクタ・アドレスに変換するための第１の
    テーブルを、前記ワーク・メモリ上に作成するための第
    １のテーブル作成手段と、 （ｅ）ページを複数個集めてなるユニット単位で、前記
    上位コンピュータ・システムによって指定される論理メ
    モリ空間上の論理ページ番号を前記データ記憶部の物理
    メモリ空間上の物理ページ番号に変換するための第２の
    テーブルを、前記ワーク・メモリ上に作成するための第
    ２のテーブル作成手段と、 （ｆ）前記上位コンピュータ・システムからアクセス要
    求が起こったことに応答して、指定された論理セクタ・
    アドレスが属するユニットについての第２のテーブルを
    参照して、該当する物理ページ番号を取得するための第
    ２のアクセス制御手段と、 （ｇ）前記上位コンピュータ・システムからアクセス要
    求が起こったことに応答して、指定された論理セクタ・
    アドレスが属する物理ページについての第１のテーブル
    を参照して、該当する物理セクタ・アドレスを取得する
    ための第１のアクセス制御手段と、 （ｈ）取得した物理セクタ・アドレスに従って前記デー
    タ記憶部にアクセスするためのデータ・アクセス手段
    と、 を具備し、前記第２のアクセス制御手段は、前記コンピ
    ュータ・システムによって指定された論理セクタ・アド
    レスが属するユニット番号及びユニット内の論理ページ
    ・オフセットを計算するための手段を含むことを特徴と
    する半導体メモリ装置。
  5. 【請求項５】上位コンピュータ・システムと接続して用
    いられ、一定のセクタ単位でアドレス可能な半導体メモ
    リ装置において、 （ａ）電気的に書き込みが可能な不揮発性メモリからな
    るデータ記憶部と、 （ｂ）前記上位コンピュータ・システムと接続して、ア
    クセス要求を受け取るためのインターフェース部と、 （ｃ）揮発性のワーク・メモリと、 （ｄ）セクタを複数個集めてなるページ単位で、前記上
    位コンピュータ・システムからアクセス時に指定される
    論理セクタ・アドレスを前記データ記憶部の物理メモリ
    空間上の物理セクタ・アドレスに変換するための第１の
    テーブルを、前記ワーク・メモリ上に作成するための第
    １のテーブル作成手段と、 （ｅ）ページを複数個集めてなるユニット単位で、前記
    上位コンピュータ・システムによって指定される論理メ
    モリ空間上の論理ページ番号を前記データ記憶部の物理
    メモリ空間上の物理ページ番号に変換するための第２の
    テーブルを、前記ワーク・メモリ上に作成するための第
    ２のテーブル作成手段と、 （ｆ）前記上位コンピュータ・システムからアクセス要
    求が起こったことに応答して、指定された論理セクタ・
    アドレスが属するユニットについての第２のテーブルを
    参照して、該当する物理ページ番号を取得するための第
    ２のアクセス制御手段と、 （ｇ）前記上位コンピュータ・システムからアクセス要
    求が起こったことに応答して、指定された論理セクタ・
    アドレスが属する物理ページについての第１のテーブル
    を参照して、該当する物理セクタ・アドレスを取得する
    ための第１のアクセス制御手段と、 （ｈ）取得した物理セクタ・アドレスに従って前記デー
    タ記憶部にアクセスするためのデータ・アクセス手段
    と、 を具備し、前記第２のアクセス制御手段は、さらに、 前記コンピュータ・システムによって指定された論理セ
    クタ・アドレスが属するユニットについての第２のテー
    ブルが前記ワーク・メモリ中に存在するかどうかを判断
    する手段と、 該判断結果が否定的であれば、該当するユニットについ
    ての第２のテーブルの作成を前記第２のテーブル作成手
    段に対して要求する手段と、 を含むことを特徴とする半導体メモリ装置。
  6. 【請求項６】電気的に書き込みが可能な不揮発性メモリ
    からなるデータ記憶部と、上位コンピュータ・システム
    からアクセス要求を受け取るためのインターフェース部
    と、揮発性のワーク・メモリとを含む、一定のセクタ単
    位でアドレス可能なタイプの半導体メモリ装置のための
    制御方法において、 （ａ）前記上位コンピュータ・システムからアクセス要
    求が起こったことに応答して、セクタを複数個集めてな
    るページ単位で、前記上位コンピュータ・システムから
    アクセス時に指定される論理セクタ・アドレスを前記デ
    ータ記憶部の物理メモリ空間上の物理セクタ・アドレス
    に変換するための第１のテーブルを、前記ワーク・メモ
    リ上に作成する段階と、 （ｂ）前記上位コンピュータ・システムからアクセス要
    求が起こったことに応答して、ページを複数個集めてな
    るユニット単位で、前記上位コンピュータ・システムか
    らアクセス時に指定される論理セクタ・アドレスが属す
    る論理ページ番号を前記データ記憶部の物理メモリ空間
    上の物理ページ番号に変換するための第２のテーブル
    を、前記ワーク・メモリ上に作成する段階と、 （ｃ）前記上位コンピュータ・システムからアクセス要
    求が起こったことに応答して、指定された論理セクタ・
    アドレスが属するユニットについての第２のテーブルを
    参照して、該当する物理ページ番号を取得する段階と、 （ｄ）前記上位コンピュータ・システムからアクセス要
    求が起こったことに応答して、指定された論理セクタ・
    アドレスが属する物理ページについての第１のテーブル
    を参照して、該当する物理セクタ・アドレスを取得する
    段階と、 （ｅ）取得した物理セクタ・アドレスに従って前記デー
    タ記憶部にアクセスする段階と、 を具備し、前記（ａ）段階では、各ユニットの同一ペー
    ジ・オフセット毎に１つの第１のテーブル記憶領域を用
    意することによって、各ユニットの同一オフセットのペ
    ージ間で同一のテーブル記憶領域を共有させる、ことを
    特徴とする半導体メモリ装置のための制御方法。
  7. 【請求項７】電気的に書き込みが可能な不揮発性メモリ
    からなるデータ記憶部と、上位コンピュータ・システム
    からアクセス要求を受け取るためのインターフェース部
    と、揮発性のワーク・メモリとを含む、一定のセクタ単
    位でアドレス可能なタイプの半導体メモリ装置のための
    制御方法において、 （ａ）前記上位コンピュータ・システムからアクセス要
    求が起こったことに応答して、セクタを複数個集めてな
    るページ単位で、前記上位コンピュータ・システムから
    アクセス時に指定される論理セクタ・アドレスを前記デ
    ータ記憶部の物理メモリ空間上の物理セクタ・アドレス
    に変換するための第１のテーブルを、前記ワーク・メモ
    リ上に作成する段階と、 （ｂ）前記上位コンピュータ・システムからアクセス要
    求が起こったことに応答して、ページを複数個集めてな
    るユニット単位で、前記上位コンピュータ・システムか
    らアクセス時に指定される論理セクタ・アドレスが属す
    る論理ページ番号を前記データ記憶部の物理メモリ空間
    上の物理ページ番号に変換するための第２のテーブル
    を、前記ワーク・メモリ上に作成する段階と、 （ｃ）前記上位コンピュータ・システムからアクセス要
    求が起こったことに応答して、指定された論理セクタ・
    アドレスが属するユニットについての第２のテーブルを
    参照して、該当する物理ページ番号を取得する段階と、 （ｄ）前記上位コンピュータ・システムからアクセス要
    求が起こったことに応答して、指定された論理セクタ・
    アドレスが属する物理ページについての第１のテーブル
    を参照して、該当する物理セクタ・アドレスを取得する
    段階と、 （ｅ）取得した物理セクタ・アドレスに従って前記デー
    タ記憶部にアクセスする段階と、 を具備し、前記（ｄ）段階は、さらに、 前記コンピュータ・システムによって指定された論理セ
    クタ・アドレスが属するページについての第１のテーブ
    ルが前記ワーク・メモリ中に存在するかどうかを判断す
    る段階と、 該判断結果が否定的であれば、前記（ａ）段階にジャン
    プして、該当するページについての第１のテーブルを作
    成する段階と、 を含むことを特徴とする半導体メモリ装置のための制御
    方法。
  8. 【請求項８】電気的に書き込みが可能な不揮発性メモリ
    からなるデータ記憶部と、上位コンピュータ・システム
    からアクセス要求を受け取るためのインターフェース部
    と、揮発性のワーク・メモリとを含む、一定のセクタ単
    位でアドレス可能なタイプの半導体メモリ装置のための
    制御方法において、 （ａ）前記上位コンピュータ・システムからアクセス要
    求が起こったことに応答して、セクタを複数個集めてな
    るページ単位で、前記上位コンピュータ・システムから
    アクセス時に指定される論理セクタ・アドレスを前記デ
    ータ記憶部の物理メモリ空間上の物理セクタ・アドレス
    に変換するための第１のテーブルを、前記ワーク・メモ
    リ上に作成する段階と、 （ｂ）前記上位コンピュータ・システムからアクセス要
    求が起こったことに応答して、ページを複数個集めてな
    るユニット単位で、前記上位コンピュータ・システムか
    らアクセス時に指定される論理セクタ・アドレスが属す
    る論理ページ番号を前記データ記憶部の物理メモリ空間
    上の物理ページ番号に変換するための第２のテーブル
    を、前記ワーク・メモリ上に作成する段階と、 （ｃ）前記上位コンピュータ・システムからアクセス要
    求が起こったことに応答して、指定された論理セクタ・
    アドレスが属するユニットについての第２のテーブルを
    参照して、該当する物理ページ番号を取得する段階と、 （ｄ）前記上位コンピュータ・システムからアクセス要
    求が起こったことに応答して、指定された論理セクタ・
    アドレスが属する物理ページについての第１のテーブル
    を参照して、該当する物理セクタ・アドレスを取得する
    段階と、 （ｅ）取得した物理セクタ・アドレスに従って前記デー
    タ記憶部にアクセスする段階と、 を具備し、前記（ｂ）段階では、各ユニット毎に１つの
    第２のテーブル記憶領域を用意する、ことを特徴とする
    半導体メモリ装置のための制御方法。
  9. 【請求項９】電気的に書き込みが可能な不揮発性メモリ
    からなるデータ記憶部と、上位コンピュータ・システム
    からアクセス要求を受け取るためのインターフェース部
    と、揮発性のワーク・メモリとを含む、一定のセクタ単
    位でアドレス可能なタイプの半導体メモリ装置のための
    制御方法において、 （ａ）前記上位コンピュータ・システムからアクセス要
    求が起こったことに応答して、セクタを複数個集めてな
    るページ単位で、前記上位コンピュータ・システムから
    アクセス時に指定される論理セクタ・アドレスを前記デ
    ータ記憶部の物理メモリ空間上の物理セクタ・アドレス
    に変換するための第１のテーブルを、前記ワーク・メモ
    リ上に作成する段階と、 （ｂ）前記上位コンピュータ・システムからアクセス要
    求が起こったことに応答して、ページを複数個集めてな
    るユニット単位で、前記上位コンピュータ・システムか
    らアクセス時に指定される論理セクタ・アドレスが属す
    る論理ページ番号を前記データ記憶部の物理メモリ空間
    上の物理ページ番号に変換するための第２のテーブル
    を、前記ワーク・メモリ上に作成する段階と、 （ｃ）前記上位コンピュータ・システムからアクセス要
    求が起こったことに応答して、指定された論理セクタ・
    アドレスが属するユニットについての第２のテーブルを
    参照して、該当する物理ページ番号を取得する段階と、 （ｄ）前記上位コンピュータ・システムからアクセス要
    求が起こったことに応答して、指定された論理セクタ・
    アドレスが属する物理ページについての第１のテーブル
    を参照して、該当する物理セクタ・アドレスを取得する
    段階と、 （ｅ）取得した物理セクタ・アドレスに従って前記デー
    タ記憶部にアクセスする段階と、 を具備し、前記（ｃ）段階は、前記コンピュータ・シス
    テムによって指定された論理セクタ・アドレスが属する
    ユニット番号及びユニット内の論理ページ・オフセット
    を計算するための段階を含む、ことを特徴とする半導体
    メモリ装置のための制御方法。
  10. 【請求項１０】電気的に書き込みが可能な不揮発性メモ
    リからなるデータ記憶部と、上位コンピュータ・システ
    ムからアクセス要求を受け取るためのインターフェース
    部と、揮発性のワーク・メモリとを含む、一定のセクタ
    単位でアドレス可能なタイプの半導体メモリ装置のため
    の制御方法において、 （ａ）前記上位コンピュータ・システムからアクセス要
    求が起こったことに応答して、セクタを複数個集めてな
    るページ単位で、前記上位コンピュータ・システムから
    アクセス時に指定される論理セクタ・アドレスを前記デ
    ータ記憶部の物理メモリ空間上の物理セクタ・アドレス
    に変換するための第１のテーブルを、前記ワーク・メモ
    リ上に作成する段階と、 （ｂ）前記上位コンピュータ・システムからアクセス要
    求が起こったことに応答して、ページを複数個集めてな
    るユニット単位で、前記上位コンピュータ・システムか
    らアクセス時に指定される論理セクタ・アドレスが属す
    る論理ページ番号を前記データ記憶部の物理メモリ空間
    上の物理ページ番号に変換するための第２のテーブル
    を、前記ワーク・メモリ上に作成する段階と、 （ｃ）前記上位コンピュータ・システムからアクセス要
    求が起こったことに応答して、指定された論理セクタ・
    アドレスが属するユニットについての第２のテーブルを
    参照して、該当する物理ページ番号を取得する段階と、 （ｄ）前記上位コンピュータ・システムからアクセス要
    求が起こったことに応答して、指定された論理セクタ・
    アドレスが属する物理ページについての第１のテーブル
    を参照して、該当する物理セクタ・アドレスを取得する
    段階と、 （ｅ）取得した物理セクタ・アドレスに従って前記デー
    タ記憶部にアクセスする段階と、 を具備し、前記（ｃ）段階は、さらに、 前記コンピュータ・システムによって指定された論理セ
    クタ・アドレスが属するユニットについての第２のテー
    ブルが前記ワーク・メモリ中に存在するかどうかを判断
    する段階と、 該判断結果が否定的であれば、前記（ｂ）段階にジャン
    プして、該当するユニットについての第２のテーブルを
    作成する段階と、 を含むことを特徴とする半導体メモリ装置のための制御
    方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6347051B2 (en) 1991-11-26 2002-02-12 Hitachi, Ltd. Storage device employing a flash memory
JP4079506B2 (ja) 1997-08-08 2008-04-23 株式会社東芝 不揮発性半導体メモリシステムの制御方法
JPH11203191A (ja) * 1997-11-13 1999-07-30 Seiko Epson Corp 不揮発性記憶装置、不揮発性記憶装置の制御方法、および、不揮発性記憶装置を制御するプログラムを記録した情報記録媒体
WO1999031592A1 (fr) 1997-12-16 1999-06-24 Tdk Corporation Systeme de memoire flash
CN1249586C (zh) 1997-12-22 2006-04-05 Tdk株式会社 闪速存储器系统
JP3544476B2 (ja) 1998-09-11 2004-07-21 富士通株式会社 メモリ管理テーブル作成方法
US6148354A (en) 1999-04-05 2000-11-14 M-Systems Flash Disk Pioneers Ltd. Architecture for a universal serial bus-based PC flash disk
US7660941B2 (en) * 2003-09-10 2010-02-09 Super Talent Electronics, Inc. Two-level RAM lookup table for block and page allocation and wear-leveling in limited-write flash-memories
WO2001043404A1 (fr) * 1999-12-10 2001-06-14 Ntt Docomo, Inc. Terminal de communication mobile et lecteur d'informations de carte
US6424975B1 (en) 2000-01-07 2002-07-23 Trg Products, Inc. FAT file system in palm OS computer
US6430672B1 (en) * 2000-07-17 2002-08-06 International Business Machines Corporation Method for performing address mapping using two lookup tables
US7058788B2 (en) * 2001-02-23 2006-06-06 Falconstor Software, Inc. Dynamic allocation of computer memory
US6804746B2 (en) * 2001-03-01 2004-10-12 Sony Corporation Method and system for optimizing data storage and retrieval by an audio/video file system using hierarchical file allocation table
US6779045B2 (en) * 2001-03-21 2004-08-17 Intel Corporation System and apparatus for increasing the number of operations per transmission for a media management system
US6938144B2 (en) 2001-03-22 2005-08-30 Matsushita Electric Industrial Co., Ltd. Address conversion unit for memory device
US7024532B2 (en) * 2001-08-09 2006-04-04 Matsushita Electric Industrial Co., Ltd. File management method, and memory card and terminal apparatus that make use of the method
JP2003076605A (ja) 2001-08-31 2003-03-14 Mitsubishi Electric Corp ブロック消去型不揮発メモリを搭載した半導体記憶装置とそのデータの書込み・読出し方法
TWI240861B (en) * 2002-01-11 2005-10-01 Integrated Circuit Solution In Data access method and architecture of flash memory
TW200302966A (en) * 2002-01-29 2003-08-16 Matsushita Electric Ind Co Ltd Memory device, data processing method and data processing program
US6839826B2 (en) 2002-02-06 2005-01-04 Sandisk Corporation Memory device with pointer structure to map logical to physical addresses
JP2004062554A (ja) * 2002-07-30 2004-02-26 Oki Electric Ind Co Ltd フラッシュメモリの管理方法
WO2004021191A1 (ja) 2002-08-29 2004-03-11 Matsushita Electric Industrial Co., Ltd. 半導体メモリ装置、及び、フラッシュメモリへのデータ書き込み方法
US7478248B2 (en) * 2002-11-27 2009-01-13 M-Systems Flash Disk Pioneers, Ltd. Apparatus and method for securing data on a portable storage device
US8112574B2 (en) * 2004-02-26 2012-02-07 Super Talent Electronics, Inc. Swappable sets of partial-mapping tables in a flash-memory system with a command queue for combining flash writes
US7139864B2 (en) * 2003-12-30 2006-11-21 Sandisk Corporation Non-volatile memory and method with block management system
US7409623B2 (en) * 2004-11-04 2008-08-05 Sigmatel, Inc. System and method of reading non-volatile computer memory
KR100706242B1 (ko) 2005-02-07 2007-04-11 삼성전자주식회사 메모리 시스템 및 그것의 런 단위 어드레스 매핑 테이블 구성 방법
KR100684942B1 (ko) * 2005-02-07 2007-02-20 삼성전자주식회사 복수의 사상 기법들을 채용한 적응형 플래시 메모리 제어장치 및 그것을 포함한 플래시 메모리 시스템
WO2006093304A1 (en) * 2005-03-01 2006-09-08 Tokyo Electron Device Limited Storage device, memory block managing method, and program
US7512864B2 (en) * 2005-09-30 2009-03-31 Josef Zeevi System and method of accessing non-volatile computer memory
US7644251B2 (en) 2005-12-19 2010-01-05 Sigmatel, Inc. Non-volatile solid-state memory controller
KR100781517B1 (ko) * 2006-02-16 2007-12-03 삼성전자주식회사 비휘발성 메모리의 맵핑 정보 관리 장치 및 방법
KR100843133B1 (ko) * 2006-09-20 2008-07-02 삼성전자주식회사 플래시 메모리에서 매핑 정보 재구성을 위한 장치 및 방법
DE102006049537A1 (de) * 2006-10-20 2008-04-24 Robert Bosch Gmbh Speichermedium mit Speicherzellen, Verfahren zum Adressieren von Speicherzellen auf dem Speichermedium und Vorrichtung zum Aufzeichnen und Wiedergeben von Daten in/von Speicherzellen auf dem Speichermedium
WO2008077285A1 (en) * 2006-12-27 2008-07-03 Intel Corporation Method of managing data on a non-volatile memory
KR20080072159A (ko) * 2007-02-01 2008-08-06 엘지전자 주식회사 파일 관리 방법 및 데이터 기록장치
WO2008150927A2 (en) * 2007-05-30 2008-12-11 Schooner Information Technology System including a fine-grained memory and a less-fine-grained memory
US7975109B2 (en) * 2007-05-30 2011-07-05 Schooner Information Technology, Inc. System including a fine-grained memory and a less-fine-grained memory
US8732386B2 (en) * 2008-03-20 2014-05-20 Sandisk Enterprise IP LLC. Sharing data fabric for coherent-distributed caching of multi-node shared-distributed flash memory
US8229945B2 (en) 2008-03-20 2012-07-24 Schooner Information Technology, Inc. Scalable database management software on a cluster of nodes using a shared-distributed flash memory
US8695087B2 (en) * 2008-04-04 2014-04-08 Sandisk Il Ltd. Access control for a memory device
US8028123B2 (en) * 2008-04-15 2011-09-27 SMART Modular Technologies (AZ) , Inc. Circular wear leveling
US8180954B2 (en) * 2008-04-15 2012-05-15 SMART Storage Systems, Inc. Flash management using logical page size
WO2009129338A2 (en) * 2008-04-15 2009-10-22 Adtron, Inc. Flash management using sequential techniques
US8185778B2 (en) * 2008-04-15 2012-05-22 SMART Storage Systems, Inc. Flash management using separate metadata storage
US20090259806A1 (en) * 2008-04-15 2009-10-15 Adtron, Inc. Flash management using bad page tracking and high defect flash memory
US8566505B2 (en) * 2008-04-15 2013-10-22 SMART Storage Systems, Inc. Flash management using sequential techniques
FR2933803B1 (fr) * 2008-07-08 2010-09-24 Thales Sa Dispositif et procede de sauvegarde de donnees sur des supports de memoire non volatile, de type flash nand, destines a des calculateurs embarques
US20100070733A1 (en) * 2008-09-18 2010-03-18 Seagate Technology Llc System and method of allocating memory locations
US8838876B2 (en) 2008-10-13 2014-09-16 Micron Technology, Inc. Translation layer in a solid state storage device
US8688894B2 (en) * 2009-09-03 2014-04-01 Pioneer Chip Technology Ltd. Page based management of flash storage
TWI433157B (zh) * 2009-09-04 2014-04-01 Silicon Motion Inc 存取快閃記憶體的方法以及相關之記憶裝置
JP5525605B2 (ja) * 2009-11-04 2014-06-18 株式会社日立製作所 フラッシュメモリモジュール
JP5534852B2 (ja) * 2010-02-17 2014-07-02 三菱電機株式会社 半導体ディスク装置
US9396104B1 (en) * 2010-03-22 2016-07-19 Seagate Technology, Llc Accessing compressed data of varying-sized quanta in non-volatile memory
US8868487B2 (en) 2010-04-12 2014-10-21 Sandisk Enterprise Ip Llc Event processing in a flash memory-based object store
US9047351B2 (en) 2010-04-12 2015-06-02 Sandisk Enterprise Ip Llc Cluster of processing nodes with distributed global flash memory using commodity server technology
US9164554B2 (en) 2010-04-12 2015-10-20 Sandisk Enterprise Ip Llc Non-volatile solid-state storage system supporting high bandwidth and random access
US8725951B2 (en) 2010-04-12 2014-05-13 Sandisk Enterprise Ip Llc Efficient flash memory-based object store
US8856593B2 (en) 2010-04-12 2014-10-07 Sandisk Enterprise Ip Llc Failure recovery using consensus replication in a distributed flash memory system
US8954385B2 (en) 2010-06-28 2015-02-10 Sandisk Enterprise Ip Llc Efficient recovery of transactional data stores
US20110320910A1 (en) * 2010-06-29 2011-12-29 Yi-Chun Liu Storage management method and storage system
US8694733B2 (en) 2011-01-03 2014-04-08 Sandisk Enterprise Ip Llc Slave consistency in a synchronous replication environment
US8909851B2 (en) 2011-02-08 2014-12-09 SMART Storage Systems, Inc. Storage control system with change logging mechanism and method of operation thereof
JP5295286B2 (ja) * 2011-02-23 2013-09-18 株式会社日立製作所 記憶装置およびそれを搭載した計算機
US8874515B2 (en) 2011-04-11 2014-10-28 Sandisk Enterprise Ip Llc Low level object version tracking using non-volatile memory write generations
US9176739B2 (en) 2011-08-05 2015-11-03 Cisco Technology, Inc. System and method for checking run-time consistency for sequentially and non-sequentially fetched instructions
US9323659B2 (en) * 2011-08-12 2016-04-26 Sandisk Enterprise Ip Llc Cache management including solid state device virtualization
US9098399B2 (en) 2011-08-31 2015-08-04 SMART Storage Systems, Inc. Electronic system with storage management mechanism and method of operation thereof
US9021319B2 (en) 2011-09-02 2015-04-28 SMART Storage Systems, Inc. Non-volatile memory management system with load leveling and method of operation thereof
US9021231B2 (en) 2011-09-02 2015-04-28 SMART Storage Systems, Inc. Storage control system with write amplification control mechanism and method of operation thereof
US9063844B2 (en) 2011-09-02 2015-06-23 SMART Storage Systems, Inc. Non-volatile memory management system with time measure mechanism and method of operation thereof
WO2013101050A1 (en) 2011-12-29 2013-07-04 Intel Corporation Multi-level memory with direct access
US9239781B2 (en) 2012-02-07 2016-01-19 SMART Storage Systems, Inc. Storage control system with erase block mechanism and method of operation thereof
US9135064B2 (en) 2012-03-07 2015-09-15 Sandisk Enterprise Ip Llc Fine grained adaptive throttling of background processes
JP5597666B2 (ja) * 2012-03-26 2014-10-01 株式会社東芝 半導体記憶装置、情報処理システムおよび制御方法
US9298252B2 (en) 2012-04-17 2016-03-29 SMART Storage Systems, Inc. Storage control system with power down mechanism and method of operation thereof
US8949689B2 (en) 2012-06-11 2015-02-03 SMART Storage Systems, Inc. Storage control system with data management mechanism and method of operation thereof
US10282286B2 (en) * 2012-09-14 2019-05-07 Micron Technology, Inc. Address mapping using a data unit type that is variable
US9671962B2 (en) 2012-11-30 2017-06-06 Sandisk Technologies Llc Storage control system with data management mechanism of parity and method of operation thereof
JP6005533B2 (ja) 2013-01-17 2016-10-12 株式会社東芝 記憶装置および記憶方法
US9123445B2 (en) 2013-01-22 2015-09-01 SMART Storage Systems, Inc. Storage control system with data management mechanism and method of operation thereof
US9329928B2 (en) 2013-02-20 2016-05-03 Sandisk Enterprise IP LLC. Bandwidth optimization in a non-volatile memory system
US20160011782A1 (en) * 2013-02-27 2016-01-14 Hitachi, Ltd. Semiconductor storage
US9470720B2 (en) 2013-03-08 2016-10-18 Sandisk Technologies Llc Test system with localized heating and method of manufacture thereof
US9043780B2 (en) 2013-03-27 2015-05-26 SMART Storage Systems, Inc. Electronic system with system modification control mechanism and method of operation thereof
US9543025B2 (en) 2013-04-11 2017-01-10 Sandisk Technologies Llc Storage control system with power-off time estimation mechanism and method of operation thereof
CN104182349A (zh) * 2013-05-27 2014-12-03 联想(北京)有限公司 一种信息处理方法及电子设备
US9313874B2 (en) 2013-06-19 2016-04-12 SMART Storage Systems, Inc. Electronic system with heat extraction and method of manufacture thereof
US9367353B1 (en) 2013-06-25 2016-06-14 Sandisk Technologies Inc. Storage control system with power throttling mechanism and method of operation thereof
US9244519B1 (en) 2013-06-25 2016-01-26 Smart Storage Systems. Inc. Storage system with data transfer rate adjustment for power throttling
US9146850B2 (en) 2013-08-01 2015-09-29 SMART Storage Systems, Inc. Data storage system with dynamic read threshold mechanism and method of operation thereof
US9361222B2 (en) 2013-08-07 2016-06-07 SMART Storage Systems, Inc. Electronic system with storage drive life estimation mechanism and method of operation thereof
US9448946B2 (en) 2013-08-07 2016-09-20 Sandisk Technologies Llc Data storage system with stale data mechanism and method of operation thereof
US9431113B2 (en) 2013-08-07 2016-08-30 Sandisk Technologies Llc Data storage system with dynamic erase block grouping mechanism and method of operation thereof
US9152555B2 (en) 2013-11-15 2015-10-06 Sandisk Enterprise IP LLC. Data management with modular erase in a data storage system
CN104951244B (zh) * 2014-03-31 2018-04-27 伊姆西公司 用于存取数据的方法和设备
US8976609B1 (en) 2014-06-16 2015-03-10 Sandisk Enterprise Ip Llc Low-test memory stack for non-volatile storage
US9653184B2 (en) 2014-06-16 2017-05-16 Sandisk Technologies Llc Non-volatile memory module with physical-to-physical address remapping
US9613715B2 (en) 2014-06-16 2017-04-04 Sandisk Technologies Llc Low-test memory stack for non-volatile storage
JP6412820B2 (ja) * 2015-03-31 2018-10-24 株式会社メガチップス 記憶システム、制御装置、メモリ制御装置、記憶装置、上位装置、制御プログラム及びデータ読み出し方法
CN108845959B (zh) * 2018-06-25 2023-06-23 联想(北京)有限公司 一种内存数据处理方法、装置和电子设备
CN112115067A (zh) 2019-06-21 2020-12-22 慧荣科技股份有限公司 闪存物理资源集合管理装置及方法及计算机可读取存储介质
US11036594B1 (en) 2019-07-25 2021-06-15 Jetstream Software Inc. Disaster recovery systems and methods with low recovery point objectives
US11429522B2 (en) * 2020-10-09 2022-08-30 Western Digital Technologies, Inc. Storage delta compression

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5113512A (en) * 1988-06-21 1992-05-12 Matsushita Electric Industrial Co., Ltd. System for managing a storage medium reducing physical space needed
JP2582487B2 (ja) * 1991-07-12 1997-02-19 インターナショナル・ビジネス・マシーンズ・コーポレイション 半導体メモリを用いた外部記憶システム及びその制御方法
JP3328321B2 (ja) * 1992-06-22 2002-09-24 株式会社日立製作所 半導体記憶装置
US5822784A (en) * 1993-03-19 1998-10-13 Intel Corporation Mechanism supporting execute in place read only memory applications located on removable computer cards
JP3371044B2 (ja) * 1994-12-28 2003-01-27 株式会社日立製作所 ディスクアレイのための領域割り当て方法およびディスクアレイアクセス方法
JP3706167B2 (ja) * 1995-02-16 2005-10-12 株式会社ルネサステクノロジ 半導体ディスク装置
US5666560A (en) * 1995-08-03 1997-09-09 International Business Machines Corporation Storage method and hierarchical padding structure for direct access storage device (DASD) data compression
JP3604466B2 (ja) * 1995-09-13 2004-12-22 株式会社ルネサステクノロジ フラッシュディスクカード

Also Published As

Publication number Publication date
JPH09282111A (ja) 1997-10-31
US5963983A (en) 1999-10-05

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