JP6005533B2 - 記憶装置および記憶方法 - Google Patents
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Description
以下、実施形態に係る記憶装置について説明する。図1は、実施形態に係る記憶装置10の一例の構成を示す。記憶装置10は、記憶機能およびデータ転送機能を有する複数のメモリノード11を相互に接続した構成を備え、データ転送機能は、各メモリノード11が効率的にデータパケットを転送する転送方式を備える。
次に、実施形態についてより詳細に説明する。先ず、実施形態に適用可能な既存技術について、概略的に説明する。複数のハードディスク装置を備えるディスクアレイ装置におけるデータの分散格納方法の一つとして、複数のハードディスク装置を1の記憶装置として扱うことにより、アクセス処理のパフォーマンスや信頼性の向上を実現するRAID(Redundant Array of Independent Disks)と呼ばれる技術が知られている。
Write[xD(LA),yD(LA),ND0,γ(LA),P(LA),a] …(23)
Write[xD(LA),yD(LA),ND1,γ(LA),P(LA),b] …(24)
Write[xD(LA),yD(LA),ND2,γ(LA),P(LA),c] …(25)
Write[xD(LA),yD(LA),ND3,γ(LA),P(LA),d] …(26)
Read[xD(LA),yD(LA),ND0,γ(LA),P(LA),a] …(27)
Read[xD(LA),yD(LA),ND1,γ(LA),P(LA),b] …(28)
Read[xD(LA),yD(LA),ND2,γ(LA),P(LA),c] …(29)
Read[xD(LA),yD(LA),ND3,γ(LA),P(LA),d] …(30)
次に、実施形態による記憶装置10に適用可能な故障検知およびデータ復元について説明する。記憶装置10におけるメモリノード11の故障判定は、データコントローラ14が、メモリノード11にアクセスした際のメッセージReplyの受信回数のカウントと、データ誤りによる反転ビットの訂正回数のカウントとを行うことで実現できる。例えば、これらの各カウント値にそれぞれ閾値を設定し、少なくとも一方のカウント値が対応する閾値を超えた場合に、そのメモリノード11に係るデータ転送が異常であると判定する。
1010,1011,1012,1013,1020,1021,1022,1023,1030,1031,1032,1033,1040,1041,1042,1043 グループ
11,11a0,11a1,11a2,11a3 メモリノード
14 データコントローラ
15 セレクタ
17 メモリ
19 MPU
30 データ
31 パリティ
100 コントローラ
101 バッファ
Claims (10)
- 予め定められたサイズの記憶領域を複数含む記憶部を備え、2以上の異なる方向に通信路を介して相互に接続される複数のメモリノードであって、各メモリノードは自身宛てのパケットの処理と他のメモリノード宛てのパケットの前記通信路を介した転送とを実行する、前記複数のメモリノードと、
前記複数のメモリノードは、2以上のメモリノードを備える複数の第1グループを構成し、前記複数の第1グループは、同一の第1グループに属する2以上のメモリノードのうちの任意の2のメモリノードは相互に接続されているかまたは同一の第1グループに属する他のメモリノードを介して接続されている、第2グループを含み、前記記憶部へのデータの書き込み先を、前記記憶領域毎に異なる前記第1グループに順次割り当てて、前記書き込み先に宛てた前記記憶部へのデータを含むパケットを発行する制御部と
を有する記憶装置。 - 前記制御部は、さらに、
前記第1グループ内での前記書き込み先を、前記第1グループ内の複数の前記メモリノードが含む複数の前記記憶領域に順次割り当てる請求項1に記載の記憶装置。 - 所定サイズのデータからパリティを生成するパリティ生成部をさらに有し、
前記制御部は、
前記所定サイズのデータから生成された各パリティの書き込み先を、異なる前記メモリノードに割り当てる請求項1または請求項2に記載の記憶装置。 - 前記制御部は、
前記複数のメモリノードについて互いに対応する前記記憶領域に対する前記書き込み先の割り当てが一巡した場合に、前記パリティの書き込み先の前記第1グループを切り替える請求項3に記載の記憶装置。 - 前記制御部は、
前記パリティの前記書き込み先を、前記複数の第1グループに順次割り当てる請求項3に記載の記憶装置。 - 前記制御部は、
前記複数のメモリノードを、2以上の方向に分割して前記複数の第1グループを生成する請求項1乃至請求項5の何れか1項に記載の記憶装置。 - 前記複数のメモリノードのうちの第1のメモリノードは、
前記第1のメモリノードと接続され、かつ前記複数のメモリノードのうちの他のメモリノードの故障状態を検知して、検知結果を前記制御部に送信する検知部をさらに備える請求項1乃至請求項6の何れか1項に記載の記憶装置。 - 前記メモリノードは、
前記記憶部から読み出されるデータに含まれる誤ビットを検出し、検出結果を、前記制御部から送信される読み出し命令および書き込み命令のうち少なくとも一方に対する結果に付加して前記制御部に送信する検出部をさらに備える請求項1乃至請求項7の何れか1項に記載の記憶装置。 - 前記制御部は、一のアドレスにより指定されたデータから前記記憶領域に対応するサイズの1以上の単位データを生成し、前記記憶部への前記単位データの書き込み先を、前記記憶領域毎に異なる前記第1グループに順次割り当てる、
ことを特徴とする請求項1に記載の記憶装置。 - 予め定められたサイズの記憶領域を複数含む記憶部を備え、2以上の異なる方向に通信路を介して相互に接続される複数のメモリノードであって、各メモリノードは自身宛てのパケットの処理と他のメモリノード宛てのパケットの前記通信路を介した転送とを実行する、前記複数のメモリノードが、2以上のメモリノードを備える複数の第1グループを構成し、前記複数の第1グループは、同一の第1グループに属する2以上のメモリノードのうちの任意の2のメモリノードは相互に接続されているかまたは同一の第1グループに属する他のメモリノードを介して接続されている、第2グループを含み、前記記憶部へのデータの書き込み先を、前記記憶領域毎に異なる前記第1グループに順次割り当てて、前記書き込み先に宛てた前記記憶部へのデータを含むパケットを発行する制御ステップを有する記憶方法。
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