JP4326294B2 - 半導体記憶装置 - Google Patents

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Description

この発明は、半導体記憶装置に関し、より特定的には、外部クロック信号に同期して外部コマンドを取込み、取込んだ外部コマンドに対応する複数の動作状態間を内部クロック信号に同期して遷移する半導体記憶装置に関する。
半導体記憶装置においては、外部から各種コマンドを受付け、これらのコマンドに応じて種々の内部制御信号を生成し、内部回路をこれらの内部制御信号によって制御することによって、データ書込およびデータ読出などの内部動作を実行する。
このとき、半導体記憶装置は、内包する外部制御信号発生回路を用いて、外部コマンドを所定周期の外部クロック信号に同期して取込み、取込んだ外部コマンドに応答して外部制御信号を発生する。さらに、内部制御信号発生回路において、内部クロック信号に同期して外部制御信号が取込まれると、これに応答して、メモリセルアレイにデータを書込んだりメモリセルアレイからデータを消去したりするための内部制御信号が生成される。制御回路は、この内部制御信号に応答して内部回路を動作させる。
ここで、半導体記憶装置は、外部コマンドを受付けてから、これに応じた所定の動作を完了するまでに、ある一定の期間を要する。半導体記憶装置の中でも、特に電気的にデータ書込およびデータ読出が可能な不揮発性メモリであるフラッシュメモリにおいては、データ書込に時間がかかるため、この期間は、他の半導体記憶装置に対して必然的に長くなる。
そこで、半導体記憶装置では、外部コマンドの入力については、外部クロック信号に同期して行ない、内部動作については、内部の発振回路で生成した、外部クロック信号とは非同期の内部クロック信号に同期して行なうのが一般的である。このとき、外部クロック信号の同期回路からの出力を内部クロック信号の同期回路に入力する場合、またはその逆の場合において、外部コマンドを受付けるタイミングと内部動作のタイミングとが重ならないように調整して、誤動作を回避する必要がある。
なお、この誤動作については、例えば、ＤＲＡＭ（Dynamic Random Access Memory）において、読出および書込を実行するための外部コマンドと、リフレッシュ動作を実行するための内部コマンドが重なった場合や、シングルポートＲＡＭにおいて、ＣＰＵ（中央演算処理装置）が制御するデータ書込と、通信用ゲートアレイが制御するデータ読出とが競合する場合などにおいても起こりうる。これらの誤動作によるデータ破壊や通信障害を防止する技術については、例えば、特許文献１，２に開示されている。ただし、いずれの技術も、供給されるクロック信号が単一のものに対応しており、互いに非同期の関係にある２つのクロック信号が供給される上記の半導体記憶装置に必ずしも対応するものではない。
特開２００２−３０４８８５号公報 特開平９−３１１８１１号公報
上記のように、互いに非同期の関係にある２つのクロック信号が供給される従来の半導体記憶装置では、外部コマンドと内部制御信号とのタイミングを調整することが不可欠であるものの、内部動作期間中においても、外部コマンドが外部制御信号発生回路に入力されるのが現状であった。
このため、例えば、内部動作終了時において、内部制御信号発生回路から外部制御信号発生回路に対して、内包するラッチ回路などを初期化するためのリセット信号が入力されるが、このリセット信号に応じて外部制御信号発生回路が非同期リセットされる期間に、外部からコマンドが入力されると、外部制御信号発生回路では、論理の不整合が生じ、誤動作を招くこととなる。
また、外部制御信号発生回路と内部制御信号発生回路とは、各々が非同期の関係にあるクロック信号にそれぞれ同期する同期回路であることから、これらの回路間での制御信号の転送において、内包するフリップフロップなどの順序回路では、出力信号が不安定となるメタステーブル状態が発生する可能性がある。メタステーブル状態が発生すると、制御信号発生回路においては、不定状態が後段の論理回路などに伝播されることから、正常動作が損なわれるおそれがある。
そこで、この発明の目的は、互いに非同期の関係にあるクロック信号が供給される同期回路間で発生しうる誤動作を招くことなく、正確な動作を安定して実行できる半導体記憶装置を提供することである。
この発明に従う半導体記憶装置は、装置外部からのクロック信号に同期して外部クロック信号を発生する外部クロック発生回路と、外部クロック信号に同期して、装置外部から与えられた外部コマンドを取込み、取込んだ外部コマンドに応答して外部制御信号を発生する外部制御信号発生回路と、メモリセルアレイおよびメモリセルアレイに対してデータ読出およびデータ書込の内部動作を行なう読出書込回路を含むメモリ回路と、外部クロック信号とは非同期の内部クロック信号に同期して、外部制御信号を取込み、取込んだ外部制御信号に応答してメモリ回路を制御する内部制御信号を発生する内部制御信号発生回路と、メモリ回路が内部動作モードにエントリしたことに応じて第１の論理状態となり、内部動作モードが終了したことに応じて第２の論理状態となるモード指示信号を発生するモード指示信号発生部と、第１の論理状態のモード指示信号に応答して、内部クロック信号を発生する内部クロック発生回路とを備える。外部クロック発生回路は、第１の論理状態のモード指示信号に応じて、外部クロック信号の発生を停止し、第２の論理状態のモード指示信号と装置外部クロック信号とに基づいて生成される第１の信号と、装置外部クロック信号を所定の遅延量遅延させた第２の信号とに基づいて外部クロック信号を発生する。
この発明のある局面に従う半導体記憶装置によれば、半導体記憶装置が内部動作モードにあるときには、内部動作が終了して外部制御信号発生回路の非同期リセットが終了するまで、外部コマンドの受付を禁止することによって、外部制御信号発生回路において生じる論理の不整合による誤動作を回避することができる。
この発明の別の局面に従う半導体記憶装置によれば、互いに非同期の内部制御回路と外部制御回路との間の制御信号転送時に起こりうるメタステーブル状態を回避し、誤動作を抑え、安定した動作が実現される。
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
実施の形態１．
図１は、この発明の実施の形態１に従う半導体記憶装置の構成を示すブロック図である。
図１を参照して、半導体記憶装置は、複数の外部コマンドを取込み、その取込んだ外部コマンドに応じて複数の動作状態（データ読出、データ書込およびデータ消去など）の間を遷移する不揮発性メモリである。以下においては、不揮発性メモリの代表として、電気的にデータ書込およびデータ消去が可能なフラッシュメモリが適用される。
フラッシュメモリは、外部クロック発生回路４０と、外部クロック信号に同期して外部コマンドを取込み、取込んだ外部コマンドに応答して、外部制御信号を発生する外部コマンドユーザインターフェイス（以下、ＣＵＩとも称する）１０と、外部制御信号に応答して、メモリ回路６０を制御するための内部制御信号を発生する内部ＣＵＩ２０と、内部クロック発生回路５０とを備える。
外部クロック発生回路４０は、外部から与えられるライトイネーブル信号ＷＥをトリガとして、外部クロック信号Ｔ１，Ｔ２，Ｔ１＿Ｄ，Ｔ２＿Ｄ＿Ｏを生成する。本実施の形態では、ライトイネーブル信号ＷＥのバッファ信号であるライトコマンドバッファ信号ＴＸＬＷＥをトリガとしてクロック信号の生成を行なうものとする。生成された外部クロック信号は、外部ＣＵＩ１０へ伝達される。
外部ＣＵＩ１０は、外部クロック信号に同期して制御される同期回路であり、以下においては、外部系回路とも称する。外部ＣＵＩ１０は、図示は省略するが、８ビットの入力データＩＯＤ［７：０］から外部コマンドを外部クロック信号に応答してそれぞれラッチする複数のラッチ回路と、ラッチされた外部コマンドに応答して、外部制御信号を発生する複数の組合せ論理回路とを含む。外部制御信号は、フラッシュメモリの動作状態の遷移を制御する信号として働き、フラッシュメモリ内部で生成される。生成された外部制御信号は、内部ＣＵＩ２０へ伝達される。
内部クロック発生回路５０は、図示しないリングオシレータなどの発振回路を含む。フラッシュメモリが消去動作や書込動作などの内部動作モードにエントリしたことを示すモード指示信号ＲＤＹに応答して、発振回路が動作し、互いに相補な内部クロック信号Ｐ１，Ｐ２を発生する。
このように、実施の形態１に従う半導体記憶装置において、外部クロック信号と内部クロック信号とは、異なるクロック発生回路で独立に生成される信号であって、互いに位相が異なった非同期の関係を有する。
内部ＣＵＩ２０は、内部クロック信号に同期して制御される同期回路であり、以下において、内部系回路とも称する。内部ＣＵＩ２０は、外部制御信号を内部クロック信号に応答してそれぞれラッチする複数のラッチ回路と、ラッチされた外部制御信号をデコードし、このデコード信号に応答して内部制御信号を発生する複数の組合せ論理回路と含む。内部制御信号は、フラッシュメモリの各動作状態における内部動作を制御する信号として機能する。生成された内部制御信号は、メモリ回路６０および外部ＣＵＩ１０へ伝達される。
メモリ回路６０は、行列状に配置される複数のフラッシュメモリ型のメモリセルを含むメモリセルアレイ６１と、メモリセルアレイ６１からデータを読出・消去し、かつメモリセルアレイにデータを書込むための読出書込回路６２とを備える。
読出書込回路６２は、ロウアドレス信号に応答してワード線を選択的に活性化させるロウデコーダと、コラムアドレス信号に応答してコラム選択線を選択的に活性化されるコラムデコーダと、入出力（Ｉ／Ｏ）回路と、ロウアドレスバッファと、コラムアドレスバッファと、プリアンプとを含む。Ｉ／Ｏ回路は、コラムデコーダにより活性化されたコラム選択線に応答して対応するビット線にアクセスして、データの入出力を行なう。
内部制御信号は、メモリ回路６０のメモリセルアレイ６１に保持されたデータを消去または読出したり、メモリセルアレイ６１にデータを書込んだりする動作を制御する信号である。内部制御信号には、ロウアドレス信号をロウアドレスバッファにラッチするためのロウアドレスラッチ信号、ロウデコーダを活性化するためのロウアドレスイネーブル信号、ワード線ドライバを活性化するためのワード線イネーブル信号、コラムデコーダを活性化するためのコラムデコーダイネーブル信号などが含まれる。
一例として、ロウアドレスラッチ信号は、メモリ回路６０のロウアドレスバッファ（図示せず）に与えられる。ロウアドレスバッファは、ロウアドレスラッチ信号に応答して外部から与えられるロウアドレス信号をラッチする。
他の一例として、ワード線イネーブル信号は、メモリ回路６０のロウデコーダ（図示せず）に与えられる。ロウデコーダは、ワード線イネーブル信号に応答してワード線を選択的に活性化する。
ここで、外部ＣＵＩ１０と内部ＣＵＩ２０とは、互いに非同期の関係にあるクロック信号にそれぞれ同期して制御される部位であることから、外部ＣＵＩ１０と内部ＣＵＩ２０との間でのデータ転送において、メタステーブルという問題が存在しうる。
メタステーブルとは、外部からの非同期信号をラッチやフリップフロップで同期化する場合に、入力信号がどこで変化するか分からないために、出力信号が不安定な状態になることをいう。メタステーブル状態となると、出力信号に一定期間の不定状態が現われ、この不定状態が後続の論理回路に伝搬していくことで、論理回路が正常に動作できないという不具合が起きてしまう。このメタステーブル状態は長く続くものではなく、必ず起きるという現象ではないが、誤動作を引き起こす要因となる。
そこで、本実施の形態では、外部ＣＵＩ１０と内部ＣＵＩ２０との間に、データ転送のタイミングを調整するための非同期転送回路３０を配置する。非同期転送回路３０は、図示は省略するが、外部制御信号を内部クロック信号に応答してラッチする内部系のラッチ回路と、内部制御信号を外部クロック信号に応答してラッチする外部系のラッチ回路と、非同期のＲＳ型フリップフロップとを備える。
非同期転送回路３０において、外部制御信号および内部制御信号は、それぞれ内部系および外部系の信号にタイミング調整されて、対応する内部系回路および外部系回路に転送される。
非同期転送回路３０は、さらに、外部制御信号および内部制御信号に基づいて、フラッシュメモリが消去やプログラム動作などの内部動作モードにエントリしたことを示すモード指示信号ＲＤＹを出力するモード指示信号発生部３５を備える。モード指示信号ＲＤＹは、フラッシュメモリが内部動作モードにエントリしていないアイドル状態において、「Ｈ」レベル（＝”ＲＥＡＤＹ”）を示し、フラッシュメモリが内部動作モードにエントリしたことに応じて「Ｌ」レベル（＝”ＢＵＳＹ”）に遷移する。モード指示信号ＲＤＹは、図１に示すように、外部クロック発生回路４０および内部クロック発生回路５０へ伝達される。
図２は、図１に示す外部クロック発生回路４０の構成を示す回路図である。外部クロック発生回路４０は、外部コマンドであるライトイネーブル信号ＷＥに応じて発生するライトコマンドバッファ信号ＴＸＬＷＥをトリガとして、外部クロック信号を生成する部位である。
図２を参照して、外部クロック発生回路４０は、モード指示信号ＲＤＹとライトコマンドバッファ信号ＴＸＬＷＥとの位相比較を行なう位相比較器４１と、遅延回路４２〜４５と、ＮＡＮＤ回路Ｇ４２〜Ｇ４５と、インバータＩ４０〜Ｉ４６とを備える。
位相比較器４１は、ＮＡＮＤ回路Ｇ４０，Ｇ４１からなるＲＳ型フリップフロップを含む。ＲＳ型フリップフロップは、セット入力ノードに遅延回路４２を介してモード指示信号ＲＤＹが入力され、リセット入力ノードにインバータＩ４０を介して、ライトコマンドバッファ信号ＴＸＬＷＥの反転信号が入力される。ＲＳ型フリップフロップは、これらの２信号の位相の一致比較を行ない、比較結果信号をセット出力ノードに出力する。ＲＳ型フリップフロップのセット出力、すなわち位相比較器４１における比較結果信号は、インバータＩ４１によって反転されてＮＡＮＤ回路Ｇ４２の第１入力ノードに入力される。
位相比較器４１は、モード指示信号ＲＤＹとライトコマンドバッファ信号ＴＸＬＷＥの反転信号との位相比較において、モード指示信号ＲＤＹが「Ｈ」のとき、すなわち、半導体記憶装置が内部動作モードにエントリしていない”ＲＥＡＤＹ”状態においては、「Ｌ」レベルの位相比較結果信号を出力する。したがって、ＮＡＮＤ回路Ｇ４２には、「Ｈ」レベルに反転された位相比較結果信号が入力される。
一方、位相比較器４１は、モード指示信号ＲＤＹが「Ｌ」のとき、すなわち、フラッシュメモリが内部動作モードにエントリしている”ＢＵＳＹ”状態においては、「Ｈ」レベルの位相比較結果信号を出力する。したがって、ＮＡＮＤ回路Ｇ４２においては、「Ｌ」レベルに反転された位相比較結果信号が入力される。
ライトコマンドバッファ信号ＴＸＬＷＥは、インバータＩ４０により反転されて、ＮＡＮＤ回路Ｇ４２の第３入力ノードとＮＡＮＤ回路Ｇ４３の第２入力ノードに入力される。
さらに、ライトコマンドバッファ信号ＴＸＬＷＥは、遅延回路４３にて所定の遅延量（以下、ｔ１とする）だけ遅延されると、インバータＩ４２を介して反転されて、ＮＡＮＤ回路Ｇ４２の第２入力ノードおよびＮＡＮＤ回路Ｇ４３の第１入力ノードに入力される。
ＮＡＮＤ回路Ｇ４２は、位相比較器４１からの比較結果信号の反転信号が「Ｈ」レベルのとき（”ＲＥＡＤＹ”状態に相当）には、ライトコマンドバッファ信号ＴＸＬＷＥの反転信号と、遅延量ｔ１だけ遅延したライトコマンドバッファ信号ＴＸＬＷＥの反転信号との論理積を演算し、演算結果として外部クロック信号Ｔ１を発生する。生成される外部クロック信号Ｔ１は、ライトコマンドバッファ信号ＴＸＬＷＥが反転された信号となり、ライトコマンドバッファ信号ＴＸＬＷＥが「Ｈ」から「Ｌ」に立下る時点から遅延量ｔ１だけ遅延して、「Ｌ」から「Ｈ」に立上る。
一方、ＮＡＮＤ回路Ｇ４２は、比較結果信号の反転信号が「Ｌ」レベルのとき（”ＢＵＳＹ”状態に相当）には、ＮＡＮＤ回路Ｇ４２から出力される外部クロック信号Ｔ１は、「Ｌ」レベルに固定される。
ＮＡＮＤ回路Ｇ４３は、ライトコマンドバッファ信号ＴＸＬＷＥの反転信号と、遅延量ｔ１だけ遅延したライトコマンドバッファ信号ＴＸＬＷＥの反転信号との論理積を演算し、演算結果として外部クロック信号Ｔ１＿Ｄを発生する。生成される外部クロック信号Ｔ１＿Ｄは、ライトコマンドバッファ信号ＴＸＬＷＥが反転された信号となり、ライトコマンドバッファ信号ＴＸＬＷＥが「Ｈ」から「Ｌ」に立下る時点から遅延量ｔ１だけ遅延して、「Ｌ」から「Ｈ」に立上る。
ライトコマンドバッファ信号ＴＸＬＷＥは、さらに、ＮＡＮＤ回路Ｇ４４の第１入力ノードに入力される。ＮＡＮＤ回路Ｇ４４の第２入力ノードには、遅延回路４４により所定の遅延量（以下、ｔ２とする）だけ遅延されたライトコマンドバッファ信号ＴＸＬＷＥが入力される。ＮＡＮＤ回路Ｇ４４は、これらの２信号の論理積の演算結果として、外部クロック信号Ｔ２を出力する。外部クロック信号Ｔ２は、ライトコマンドバッファ信号ＴＸＬＷＥに同期した信号となり、ライトコマンドバッファ信号ＴＸＬＷＥが「Ｌ」から「Ｈ」に立上る時点から遅延回路４４で決まる遅延量ｔ２だけ遅延して、「Ｌ」から「Ｈ」に立上る。
遅延回路４４により遅延量ｔ２だけ遅延されたライトコマンドバッファ信号ＴＸＬＷＥと、遅延回路４５により所定の遅延量（以下、ｔ３とする）だけ遅延された外部クロック信号Ｔ１＿Ｄとは、ＮＡＮＤ回路Ｇ４５に入力される。ＮＡＮＤ回路Ｇ４５は、これらの２信号の論理積の演算結果として、遅延回路４５の遅延量ｔ３と遅延回路４４の遅延量ｔ２との差に相当するパルス幅ｔ３−ｔ２を有するワンショットパルスの外部クロック信号Ｔ２＿Ｄ＿Ｏを出力する。
以上の構成の外部クロック発生回路４０において発生する外部クロック信号のうち、外部クロック信号Ｔ１のみが、モード指示信号ＲＤＹとライトコマンドバッファ信号ＴＸＬＷＥとの位相比較結果によって、その発生が制御される。位相比較器４１は、図２に示すように、ＲＳ型フリップフロップで構成されることから、２信号の入力のタイミングによってその動作状態が変動する。詳細には、図２に示すように、ＲＳ型フリップフロップ４１の２つの入力端子をそれぞれＡ，Ｂとし、かつ出力端子をＣとすると、入力端子Ｂの入力レベルが「Ｌ」である期間中に、入力端子Ａの入力レベルが「Ｌ」→「Ｈ」に遷移したことに応じて、出力端子Ｃの出力レベルは、「Ｌ」レベルのリセット状態となる。
ここで、２つの入力端子Ａ，Ｂに同時に「Ｈ」レベルの信号が入力されたときには、ＲＳ型フリップフロップは、出力端子Ｃの出力がリセット状態で「Ｌ」レベルとなるか、あるいはホールド状態で「Ｈ」レベルとなるかの判別がつかず、出力信号が安定しないメタステーブル状態に陥ってしまう。メタステーブル状態は、比較的短い期間ではあるが、外部クロック信号Ｔ１を不安定とする可能性を持つ。
そこで、このメタステーブル状態を回避する手段として、本実施の形態では、図２に示すように、ＮＡＮＤ回路Ｇ４２から外部クロック信号Ｔ１が出力するタイミングを調整するために遅延回路４３を設け、ライトコマンドバッファ信号ＴＸＬＷＥが立下る時点と、外部クロック信号Ｔ１が立上る時点との間に遅延量ｔ１を与える。遅延量ｔ１は、位相比較器４１でメタステーブル状態が発生する期間よりも長く設定する。遅延量ｔ１の具体的な期間としては、ＮＡＮＤ回路Ｇ４０，Ｇ４１のゲート遅延時間のおよそ１０倍以上とし、５〜１０［ｎｓ］程度とされる。
このように、モード指示信号ＲＤＹとライトコマンドバッファ信号ＴＸＬＷＥとから生成される信号（以下、第１の信号と称する）に対して一定期間遅延させた信号（以下、第２の信号と称する）により、外部クロック信号Ｔ１の活性化のタイミング（ここでは、クロックの立上りのタイミング）が決定される。なお、この一定期間は、遅延量ｔ１から位相比較器４１で生じる遅延量を差引いたものに相当する。この結果、位相比較器４１の位相比較結果信号が、メタステーブル状態から脱して安定状態に復帰した後において、ＮＡＮＤ回路Ｇ４２が開かれ、安定した外部クロック信号Ｔ１が出力されることとなる。
次に、外部ＣＵＩ１０が非同期リセット期間中における外部コマンド受付禁止について述べる。
再び図１を参照して、外部ＣＵＩ１０がライトコマンドバッファ信号ＴＸＬＷＥを受けて外部制御信号を出力し、この外部制御信号が非同期転送回路３０を介して、内部ＣＵＩ２０へ伝達されると、フラッシュメモリは、内部動作モードにエントリする。このとき、モード指示信号発生部３５から出力されるモード指示信号ＲＤＹは、”ＲＥＡＤＹ”状態を示す「Ｈ」レベルから”ＢＵＳＹ”状態を示す「Ｌ」レベルへと遷移する。内部クロック発生回路５０は、「Ｌ」レベルのモード指示信号ＲＤＹをトリガとして、内部クロック信号Ｐ１，Ｐ２を発生する。
内部ＣＵＩ２０は、内部動作モードにエントリすると、内部クロック信号Ｐ１，Ｐ２に同期して内部動作を行なう。さらに、所定の動作が終了すると、内部ＣＵＩ２０は、外部ＣＵＩ１０に配されるラッチ回路を初期化するためのリセット信号ＯＰＲＳＴを出力する。リセット信号ＯＰＲＳＴは、フラッシュメモリが”ＢＵＳＹ”状態から”ＲＥＡＤＹ”状態に遷移する直前において、所定の期間活性化（「Ｈ」レベル）される信号である。
外部ＣＵＩ１０は、活性化されたリセット信号ＯＰＲＳＴに応答して、内部のラッチ回路を非同期リセットする。これによって、外部ＣＵＩ１０は、アイドル状態に戻る。
ここで、外部ＣＵＩ１０に配されるラッチ回路において、非同期リセット期間中に外部コマンドが入力されると、同期制御中に非同期リセットされることとなり、不具合が発生する。この不具合の発生を避けるためには、非同期リセット期間中の外部コマンドの受付を禁止する必要がある。
そこで、本実施の形態では、フラッシュメモリが内部動作モードにあるか否かを示すモード指示信号ＲＤＹを用いて、外部ＣＵＩ１０におけるコマンド入力を制御することとする。なお、非同期リセット終了後において、リセット信号ＯＰＲＳＴが非活性化（「Ｌ」レベル）したことに応じて、モード指示信号ＲＤＹを「Ｌ」から「Ｈ」へと遷移させる。
モード指示信号ＲＤＹは、外部クロック発生回路４０に入力されると、図２で示したように、ライトコマンドバッファ信号ＴＸＬＷＥと位相比較され、外部クロック信号Ｔ１の発生を制御する。外部クロック発生回路４０は、モード指示信号ＲＤＹが「Ｈ」レベルのときには、ライトコマンドバッファ信号ＴＸＬＷＥに同期した外部クロック信号Ｔ１を発生する。
一方、外部クロック信号Ｔ１は、モード指示信号ＲＤＹが「Ｈ」レベルから「Ｌ」レベルに遷移したことに応じて「Ｌ」レベルに固定される。すなわち、フラッシュメモリが内部動作モードにエントリして”ＢＵＳＹ”状態にあるときには、ライトコマンドバッファ信号ＴＸＬＷＥがトグルしても、外部クロック信号Ｔ１が生成されない。外部ＣＵＩ１０は、外部クロック信号Ｔ１が供給されないことから、外部コマンドの受付が禁止された状態となる。
したがって、上記の非同期リセット期間中の外部コマンド入力による誤動作を防止するためには、モード指示信号ＲＤＹを非同期リセット終了までは「Ｌ」レベルとし、非同期リセット終了後において、「Ｈ」レベルにすれば良い。モード指示信号ＲＤＹが「Ｌ」レベルのときには、外部クロック信号Ｔ１の発生が抑えられることから、外部コマンドの受付を禁止することができる。
これを実現するために、図２に示すように、モード指示信号ＲＤＹを遅延して位相比較器４１の入力端子Ａに入力させるための遅延回路４２が設けられる。これによって、外部クロック発生回路４０は、モード指示信号ＲＤＹが「Ｈ」レベルになってから遅延回路４２の所定の遅延量を遅延した後に、外部クロック信号Ｔ１を再び発生する。すなわち、遅延回路４２は、モード指示信号ＲＤＹが「Ｌ」レベルから「Ｈ」レベルに遷移してから、外部ＣＵＩ１０の動作が確実に終了した後に、外部クロック信号Ｔ１を発生するために配置されている。
ここで、遅延回路４２は、モード指示信号ＲＤＹの立上りを立下りに比べて遅延させるものであり、立上りの遅延は、リセット信号ＯＰＲＳＴのパルス幅の１／６程度で良い。具体的には、リセット信号ＯＰＲＳＴのパルス幅が３０［ｎｓ］であるのに対し、おおよそ１〜５［ｎｓ］としている。なお、位相比較器４１のメタステーブルを回避するため、遅延回路４２の遅延量は、遅延回路４３の遅延量よりも小さくしておく必要がある。
次に、各信号と外部コマンドの受付との関係について述べる。外部クロック発生回路４０は、モード指示信号ＲＤＹが「Ｈ」レベルであり、かつライトコマンドバッファ信号ＴＸＬＷＥが「Ｈ」レベルから「Ｌ」レベルへ立下がったことに応じて、外部クロック信号Ｔ１を「Ｌ」レベルから「Ｈ」レベルへ立上げて、外部クロック信号Ｔ１の発生を開始する。発生した外部クロック信号Ｔ１が外部ＣＵＩ１０へ入力されると、外部ＣＵＩ１０は、外部コマンドの受付が可能となる。
図３は、図１に示す半導体記憶装置の動作を説明するためのタイミング図である。
図３を参照して、外部ＣＵＩ１０には、所定の動作を実行するためのコマンドが入力される。以下においては、データ消去動作のためにライトコマンドバッファ信号ＴＸＬＷＥが入力される場合を仮定する。このライトコマンドバッファ信号ＴＸＬＷＥは、外部クロック発生回路４０にも入力される。
外部クロック発生回路４０には、さらに、フラッシュメモリが”ＲＥＡＤＹ”状態であることを示す「Ｈ」レベルのモード指示信号ＲＤＹが入力される。外部クロック発生回路４０は、図２で示すように、モード指示信号ＲＤＹとライトコマンドバッファ信号ＴＸＬＷＥとの位相比較に基づいて、外部クロック信号Ｔ１を発生する。モード指示信号ＲＤＹが「Ｈ」のときには、外部クロック信号Ｔ１は、ライトコマンドバッファ信号ＴＸＬＷＥに同期する信号となる。なお、外部クロック信号Ｔ１は、外部クロック発生回路４０内部の位相比較器４１で発生するメタステーブルを回避するために、ライトコマンドバッファ信号ＴＸＬＷＥの立下りから遅延量ｔ１だけ遅延したタイミングで、「Ｌ」レベルから「Ｈ」レベルに立上る。
外部クロック発生回路４０は、外部クロック信号Ｔ１以外に、図３に示すように、モード指示信号ＲＤＹとは無関係に動作する外部クロック信号Ｔ２，Ｔ１＿Ｄと、ワンショットパルスの外部クロック信号Ｔ２＿Ｄ＿Ｏ（図示省略）とを発生する。
外部ＣＵＩ１０は、内包するラッチ回路において、外部クロック信号Ｔ１に応答して、ライトコマンドバッファ信号ＴＸＬＷＥをラッチする。さらに、組合せ論理回路において、ラッチした信号に応答して外部制御信号を発生する。
この外部制御信号が非同期転送回路３０を介して、内部ＣＵＩ２０へ伝達されると、フラッシュメモリは、内部動作モードにエントリする。このとき、モード指示信号発生部３５から出力されるモード指示信号ＲＤＹは、”ＲＥＡＤＹ”状態を示す「Ｈ」レベルから”ＢＵＳＹ”状態を示す「Ｌ」レベルへと遷移する。
内部クロック発生回路５０は、「Ｌ」レベルのモード指示信号ＲＤＹをトリガとして、互いに相補的な内部クロック信号Ｐ１，Ｐ２を発生する。内部ＣＵＩ２０は、内部クロック信号Ｐ１，Ｐ２に同期して、外部制御信号に応答して内部制御信号を発生する。メモリ回路６０では、この内部制御信号に応じてデータ消去やプログラムなどの内部動作が実行される。
一方、外部クロック発生回路４０では、モード指示信号ＲＤＹが「Ｈ」レベルから「Ｌ」レベルに遷移したことに応答して、外部クロック信号Ｔ１が「Ｌ」レベルに固定される。これによって、外部ＣＵＩ１０は、外部コマンドの受付が禁止された状態となる。
次に、内部ＣＵＩ２０は、一連の消去動作が終了し、フラッシュメモリが”ＢＵＳＹ”から”ＲＥＡＤＹ”に遷移する直前に、外部ＣＵＩ１０をアイドル状態に戻すためのリセット信号ＯＰＲＳＴを出力する。外部ＣＵＩ１０のラッチ回路は、このリセット信号ＯＰＲＳＴに応答して、非同期リセットされる。
最後に、外部ＣＵＩ１０での非同期リセットが終了したことに応答して、モード指示信号ＲＤＹが「Ｌ」レベルから「Ｈ」レベルに立上る。
外部クロック発生回路４０では、モード指示信号ＲＤＹが「Ｈ」のときに、ライトコマンドバッファ信号ＴＸＬＷＥの立下りに応答して、外部クロック信号Ｔ１を再び発生する。これによって、外部ＣＵＩ１０は、再び外部コマンドの受付が可能となる。
以上のように、この発明の実施の形態１によれば、半導体記憶装置が内部動作モードにあるときには、内部動作が終了して外部制御信号発生回路の非同期リセットが完了するまで、外部コマンドの受付が禁止されることから、外部制御信号発生回路において発生する論理の不整合による誤動作を回避することができる。
また、外部クロック発生回路において、位相比較器がメタステーブル状態となる期間に相当する遅延量を持つ遅延回路を配することにより、安定した外部クロック信号を送出することができる。
実施の形態２．
先の実施の形態１においては、半導体記憶装置が内部動作モードにあるときには、内部動作が終了して外部制御信号発生回路の非同期リセットが終了するまで、外部コマンドの受付を禁止することによって、外部制御信号発生回路に生じる誤動作を防止する構成について説明した。
しかしながら、内部動作モードにあっても、外部から与えられる各種コマンドのうち、半導体記憶装置を一時停止状態とするためのサスペンドコマンドについては、唯一入力を許可する必要がある。
そこで、本実施の形態では、実施の形態１の半導体記憶装置に、サスペンドコマンド受付機能をさらに具備させた構成について提案する。
図４は、この発明の実施の形態２に従う半導体記憶装置の構成を示すブロック図である。本実施の形態においても、実施の形態１と同様に、半導体記憶装置の一例として、フラッシュメモリが適用されるものとする。
図４を参照して、フラッシュメモリは、外部クロック信号発生回路４０と、外部クロック信号に同期して外部制御信号を生成する外部ＣＵＩ１０と、外部制御信号に応答してメモリ回路６０を制御するための内部制御信号を生成する内部ＣＵＩ２０と、内部クロック発生回路５０と、非同期転送回路３０とを備える。なお、これらの部位は、図１に示す実施の形態１のフラッシュメモリと共通するため、詳細な説明は省略する。
フラッシュメモリは、さらに、外部ＣＵＩ１０に、サスペンドコマンドを受付けるためのサスペンド専用ラッチ回路Ｌ１０を備える。サスペンドコマンドは、図４に示すように、８ビットの入力データＩＯＤ［７：０］によって与えられる。
サスペンド専用ラッチ回路Ｌ１０は、外部ＣＵＩ１０に配される他のラッチ回路と同様に、外部クロック発生回路４０から供給される外部クロック信号に応答して、サスペンドコマンドをラッチする。
外部クロック発生回路４０で生成される外部クロック信号のうち、外部クロック信号Ｔ１については、先述のように、モード指示信号ＲＤＹが「Ｈ」（”ＲＥＡＤＹ”状態に相当）から「Ｌ」（”ＢＵＳＹ”状態に相当）に遷移したことに応じて、「Ｌ」レベルに固定される。これによって、外部ＣＵＩ１０は、外部コマンドの受付が禁止される。
これに対して、サスペンド専用ラッチ回路Ｌ１０は、外部クロック信号Ｔ１＿Ｄが供給される。外部クロック信号Ｔ１＿Ｄは、図２で説明したように、モード指示信号ＲＤＹとは無関係に動作するクロック信号である。したがって、サスペンド専用ラッチ回路Ｌ１０は、フラッシュメモリの動作モードによらず、一定周期を有する外部クロック信号Ｔ１＿Ｄに応答して、常にサスペンドコマンドを受付けることができる。
フラッシュメモリが”ＢＵＳＹ”期間中に受付けられたサスペンドコマンドは、サスペンド専用ラッチ回路Ｌ１０でラッチされると、図示しない組合せ論理回路に送られる。組合せ論理回路は、ラッチしたサスペンドコマンドに応答した外部制御信号を発生し、内部ＣＵＩ２０へ伝達する。
ここで、外部制御信号は、外部クロック信号Ｔ１＿Ｄに同期する信号であるため、非同期の内部ＣＵＩ２０に入力するにあたっては、非同期転送回路３０において、内部クロック信号に同期する信号に変換する必要がある。
図５は、図４に示すフラッシュメモリにおける外部ＣＵＩ１０と内部ＣＵＩ２０との非同期データ転送を説明するための回路図である。
図５を参照して、外部ＣＵＩ１０は、外部クロック信号Ｔ１，Ｔ２に応答して、入力される各種コマンドをラッチするためのラッチ回路Ｌ１１〜Ｌ１４と、ラッチされた複数のコマンドに応答して外部制御信号を発生する組合せ論理（ＣＬ）回路１２，１３と、外部制御信号を外部クロック信号Ｔ２に同期して出力するＡＮＤ回路Ｇ１１とを含む。ラッチ回路Ｌ１１〜Ｌ１４に与えられるコマンドには、モード指示信号ＲＤＹの他、セットアップコマンドＳＥＴＵＰおよび内部ＣＵＩ２０においてサスペンドコマンドに応答して発生する内部制御信号ＸＨＳＳＰＮＤなどが含まれる。
外部ＣＵＩ１０は、外部クロック信号Ｔ１＿Ｄに応答して、サスペンドコマンドをラッチするためのサスペンド専用ラッチ回路Ｌ１０と、ラッチされたサスペンドコマンドに応答して外部制御信号を発生する組合せ論理（ＣＬ）回路１１と、外部制御信号をワンショットパルスの外部クロック信号Ｔ２＿Ｄ＿Ｏに同期して出力するＡＮＤ回路Ｇ１０とをさらに含む。
サスペンド専用ラッチ回路Ｌ１０は、外部クロック信号Ｔ１＿Ｄに応答して、サスペンドコマンドをラッチし、ラッチしたコマンドを組合せ論理（ＣＬ）回路１１に入力する。組合せ論理（ＣＬ）回路１１は、サスペンドコマンドをデコードし、信号ｈｒｑ＿ｓｓｐｎｄを発生する。ＡＮＤ回路Ｇ１０は、信号ｈｒｑ＿ｓｓｐｎｄが入力されると、外部クロック信号Ｔ２＿Ｄ＿Ｏに応答して、ワンショットパルスの外部制御信号ＯＲＱＳＳＰＮＤを出力する。
非同期転送回路３０は、非同期のＲＳ型フリップフロップ３２と、内部クロック信号Ｐ１，Ｐ２に応答して、外部制御信号をラッチするラッチ回路Ｌ３０〜Ｌ３２とを含む。
サスペンドを指示する外部制御信号ＯＲＱＳＳＰＮＤは、外部ＣＵＩ１０のＡＮＤ回路Ｇ１０から出力されると、非同期転送回路３０の非同期のＲＳ型フリップフロップ３２を介して、直列に接続された３段のラッチ回路Ｌ３０〜Ｌ３２にてラッチされる。このラッチ回路の構成については、後に詳細に説明する。ラッチされた外部制御信号ＯＲＱＳＳＰＮＤは、内部クロック信号Ｐ１，Ｐ２に同期する内部系の信号ＨＲＱＳＳＰＮＤに変換されて、内部ＣＵＩ２０へ伝達される。内部ＣＵＩ２０は、この内部系信号ＨＲＱＳＳＰＮＤとなったサスペンドコマンドに応答して、図示しないメモリ回路６０においてサスペンド処理を実行する。このとき、内部ＣＵＩ２０は、メモリ回路６０が一時停止状態に退避したことに応答して、活性化した内部制御信号ＨＳＳＰＮＤを発生する。さらに、これらのラッチ回路Ｌ３０〜Ｌ３２は、リセット信号ＯＰＲＳＴの活性化に応じてリセットされる。
非同期転送回路３０は、さらに、モード指示信号発生部３５として、内部制御信号を受ける非同期のＲＳ型フリップフロップ３３と、外部制御信号を受ける非同期のＲＳ型フリップフロップ３４と、組合せ論理（ＣＬ）回路３１と、ＯＲ回路Ｇ３０とをさらに含む。
ＯＲ回路Ｇ３０は、半導体記憶装置が内部動作モードにあるときには、入力端子Ａ，Ｂがいずれも「Ｌ」レベルとなり、「Ｌ」レベルのモード指示信号ＲＤＹを出力する。さらに、通常の内部動作終了後（サスペンドによる終了を除く）において、入力端子Ｂが「Ｈ」レベルとなり、モード指示信号ＲＤＹが「Ｈ」レベルに遷移する。
ＲＳ型フリップフロップ３３は、内部制御信号ＨＳＳＰＮＤを受けて、信号ＸＨＳＳＰＮＤを発生する。ＲＳ型フリップフロップ３４は、外部制御信号を受けて、組合せ論理（ＣＬ）回路３１へ伝達する。組合せ論理（ＣＬ）回路３１は、外部制御信号と内部系の信号とに応答して信号を発生する。信号ＸＨＳＳＰＮＤと組合せ論理（ＣＬ）回路３１の出力信号とは、ＯＲ回路Ｇ３０において論理和が演算され、演算結果として、モード指示信号ＲＤＹが出力される。
図６は、図５に示す非同期転送回路に配されるラッチ回路Ｌ３０の構成を示す回路図である。なお、非同期転送回路３０に含まれるラッチ回路Ｌ３０，Ｌ３１，Ｌ３２は、いずれも同様の構成であるため、ラッチ回路Ｌ３０を代表して説明する。
図６を参照して、ラッチ回路Ｌ３０は、トランスファゲートＴ３０と、ＮＡＮＤ回路Ｇ３１と、インバータＩ３２〜Ｉ３４とを備える。
トランスファゲートＴ３０は、「Ｈ」レベルの内部クロック信号Ｐ２に応答してオンになり、入力信号を取込む。ＮＡＮＤ回路Ｇ３１とインバータＩ３２とは、リセット信号ＯＰＲＳＴの反転信号／ＯＰＲＳＴが「Ｈ」のときに、一方の入力ノードが他方の出力ノードに結合されてラッチ部を構成し、取込まれた信号を保持する。インバータＩ３３は、保持された信号を出力する。
図６の構成において、ラッチ回路Ｌ３０は、内部クロック信号Ｐ２が「Ｈ」レベルのときに、トランスファゲートＴ３０がオンして入力信号を取込み、内部クロック信号Ｐ２が「Ｌ」レベルのときにオフして取込んだ信号をラッチ部に保持する。このように、ラッチ回路Ｌ３０は、内部クロック信号Ｐ２に同期してラッチ動作を行なう。ラッチ回路Ｌ３０には、図５に示すように、外部ＣＵＩ１０から転送される非同期の外部制御信号が入力される。このとき、ラッチ回路Ｌ３０においては、外部制御信号が入力タイミングの規定に違反したことによって、メタステーブルという問題が起こりうる。
図７は、図６のラッチ回路Ｌ３０で起こりうるメタステーブルを説明するためのタイミング図である。以下において、ラッチ回路Ｌ３０には、外部制御信号として、サスペンドコマンドから生成される外部制御信号ＯＲＱＳＳＰＮＤが入力される。
外部制御信号ＯＲＱＳＳＰＮＤは、図７に示すように、有効（”Valid”）と無効（”Invalid”）との間を遷移する。ラッチ回路Ｌ３０では、内部クロック信号Ｐ２が「Ｈ」から「Ｌ」に立下がり、トランスファゲートＴ３０がオフされる直前の値を保持する。
ここで、図７に示すように、内部クロック信号Ｐ２が立下がるタイミングと、外部制御信号ＯＲＱＳＳＰＮＤが無効から有効に遷移するタイミングとが一致したときには、ラッチ回路Ｌ３０の出力信号には、一定期間出力が確定しないメタステーブルが発生する場合が生じる。ラッチ回路Ｌ３０の出力信号に現われたメタステーブルが内部ＣＵＩ２０へ伝搬されると、誤動作を招く可能性がある。
そこで、このメタステーブルを回避する手段として、図５に示すように、非同期転送回路３０を、複数段のラッチ回路で構成する。例えば、本実施の形態では、３段のラッチ回路Ｌ３０〜Ｌ３２で構成する。ラッチ回路Ｌ３０，Ｌ３２は、内部クロック信号Ｐ２に応答して入力信号をラッチし、ラッチ回路Ｌ３１は、内部クロック信号Ｐ１に応答して入力信号をラッチする。なお、ラッチ回路Ｌ３１は、図６のラッチ回路Ｌ３０の入力信号を内部クロック信号Ｐ２からＰ１に置き換えたものに等しい。
非同期転送回路３０に入力される外部制御信号は、先頭のラッチ回路Ｌ３０において、内部クロック信号Ｐ２の立下りに応答してラッチされて、２番目のラッチ回路Ｌ３１に出力される。２番目のラッチ回路Ｌ３１は、内部クロック信号Ｐ２の立下りから期間ｔ５経過したタイミングで内部クロック信号Ｐ１がＨレベルに立上ったことに応答して、外部制御信号ＯＲＱＳＳＰＮＤを取込む。そして、２番目のラッチ回路Ｌ３１は、内部クロック信号Ｐ１の立下りに応答して、外部制御信号ＯＲＱＳＳＰＮＤをラッチし、３番目のラッチ回路Ｌ３２へ出力する。３番目のラッチ回路Ｌ３２は、内部クロック信号Ｐ１の立下りから期間ｔ４経過したタイミングで内部クロック信号Ｐ２が立上ったことに応答して、外部制御信号ＯＲＱＳＳＰＮＤを取込み、内部クロック信号Ｐ２の立下りに応答して、外部制御信号ＯＲＱＳＳＰＮＤをラッチして出力する。
すなわち、外部制御信号ＯＲＱＳＳＰＮＤは、１つのラッチ回路Ｌ３０でラッチする場合に対して、内部クロック信号Ｐ２の１クロック分の遅れが生じる。１番目のラッチ回路Ｌ３０では、非同期の入力によってメタステーブルが発生する可能性がある。しかしながら、メタステーブルとなる期間は、通常１クロック内に収まる程度に短いため、１番目のラッチ回路Ｌ３０から３番目のラッチ回路Ｌ３２へデータが転送される間にデータの論理が確定し、３番目のラッチ回路Ｌ３２においては、メタステーブルの影響は及ばず、有効／無効のいずれかに論理が確定した外部制御信号ＯＲＱＳＳＰＮＤがラッチされることとなる。このような構成とすることにより、以降の内部ＣＵＩ２０には、安定した信号が転送される。
図８は、この発明の実施の形態２に従う半導体記憶装置の動作を説明するためのタイミング図である。以下においては、ライトコマンドバッファ信号ＴＸＬＷＥに応答して、フラッシュメモリにおいて消去動作が実行される場合を例として説明する。
外部クロック発生回路４０では、ライトコマンドバッファ信号ＴＸＬＷＥをトリガとして、外部クロック信号Ｔ１，Ｔ１＿Ｄ，Ｔ２，Ｔ２＿Ｏが発生する。外部クロック信号ＴＴ１は、実施の形態１で説明したように、モード指示信号ＲＤＹが「Ｈ」レベルのときに、ライトコマンドバッファ信号ＴＸＬＷＥに同期する信号となる。一方、外部クロック信号Ｔ１＿Ｄは、図８に示すように、モード指示信号ＲＤＹとは無関係に、ライトコマンドバッファ信号ＴＸＬＷＥに常に同期する信号となる。
次に、モード指示信号ＲＤＹは、半導体記憶装置が内部動作モードにエントリしたことに応じて、”ＲＥＡＤＹ”状態を示す「Ｈ」レベルから”ＢＵＳＹ”状態を示す「Ｌ」レベルへと遷移する。
外部クロック発生回路４０では、モード指示信号ＲＤＹが「Ｌ」レベルとなったことに応答して、外部クロック信号Ｔ１が「Ｌ」レベルに固定される。これにより、外部ＣＵＩ１０は、外部コマンドの受付が禁止された状態となる。このとき、内部動作モードにあって唯一受付ける必要のあるコマンドであるサスペンドコマンドについては、外部ＣＵＩ１０に配したサスペンド専用ラッチ回路Ｌ１０で受付けることができる。
ここで、図８に示すように、サスペンド専用ラッチ回路Ｌ１０へのデータ入力ＩＯＤ［７：０］において、”ＢＵＳＹ”期間中にサスペンドコマンドＢ０が入力されたものとする。
サスペンドコマンドＢ０は、図５に示すサスペンド専用ラッチ回路Ｌ１０において、外部クロック信号Ｔ１＿Ｄに応答してラッチされる。さらに、ラッチされたサスペンドコマンドＢ０は、組合せ論理（ＣＬ）回路１１においてデコードされる。デコードされたサスペンドコマンドｈｒｑ＿ｓｓｐｎｄは、ＡＮＤ回路Ｇ１０において、外部クロック信号Ｔ２＿Ｏに同期したワンショットパルスの外部制御信号ＯＲＱＳＳＰＮＤに変換される。
さらに、外部制御信号ＯＲＱＳＳＰＮＤは、非同期転送回路３０へ伝達される。非同期転送回路３０において、外部制御信号ＯＲＱＳＳＰＮＤは、非同期ＲＳ型フリップフロップ３２と３段のラッチ回路Ｌ３０〜Ｌ３２によって、内部系の信号ＨＲＱＳＳＰＮＤに変換され、内部ＣＵＩ２０へ伝達される。
内部ＣＵＩ２０は、内包する組合せ論理（ＣＬ）回路によって内部制御信号を生成し、この内部制御信号によってメモリ回路６０を一時停止させる。さらに、内部ＣＵＩ２０は、メモリ回路６０が一時停止状態に退避したことに応答して、活性化した内部制御信号ＨＳＳＰＮＤを発生する。
内部制御信号ＨＳＳＰＮＤは、モード指示信号発生部３５へ伝達される。内部制御信号ＨＳＳＰＮＤは、非同期ＲＳ型フリップフロップ３３を介して信号ＸＨＳＳＰＮＤとなり、ＯＲ回路Ｇ３０に入力される。ＯＲ回路Ｇ３０は、「Ｈ」レベルの信号ＸＨＳＳＰＮＤに応答して、「Ｈ」レベルに活性化したモード指示信号ＲＤＹを出力する。
外部クロック発生回路４０は、モード指示信号ＲＤＹが「Ｈ」レベルに活性化すると、ライトコマンドバッファ信号ＴＸＬＷＥの立下りに同期して、外部クロック信号Ｔ１を発生する。外部ＣＵＩ１０は、外部クロック信号Ｔ１が供給されると、再び外部コマンドの受付が可能となる。
このように、メタステーブル状態を回避するために、複数段のラッチ回路Ｌ３０〜Ｌ３２を用いることにより、外部系回路と内部系回路との間の信号の転送を安定して行なうことができる。さらに、内部回路が一時停止状態となった後は、モード指示信号ＲＤＹに応じて発生する外部クロック信号Ｔ１によって、外部コマンドが受付されるので、外部系回路が動作可能となる。
以上のように、この発明の実施の形態２によれば、半導体記憶装置が内部動作モードにあるときには、外部コマンドの受付が禁止されることから、誤動作を防止することができる。
一方、内部動作期間に唯一受付ける必要のあるサスペンドコマンドについては、専用のラッチ回路を設け、動作モードに無関係に動作する外部クロック信号に応答してラッチすることによって、常時受付けることができる。
さらに、互いに非同期の外部系回路と内部系回路との間での制御信号の転送において、複数段のラッチ回路でデータを取込む構成とすることにより、メタステーブル状態の発生を回避し、安定動作を確保することができる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
この発明の実施の形態１に従う半導体記憶装置の構成を示すブロック図である。 図１に示す外部クロック発生回路４０の構成を示す回路図である。 図１に示す半導体記憶装置の動作を説明するためのタイミング図である。 この発明の実施の形態２に従う半導体記憶装置の構成を示すブロック図である。 図４に示す半導体記憶装置における外部ＣＵＩ１０と内部ＣＵＩ２０との非同期データ転送を説明するための回路図である。 図５に示す非同期転送回路に配されるラッチ回路Ｌ３０の構成を示す回路図である。 図６に示すラッチ回路Ｌ３０で起こりうるメタステーブルを説明するためのタイミング図である。 この発明の実施の形態２に従う半導体記憶装置の動作を説明するためのタイミング図である。
符号の説明
１０ 外部ＣＵＩ、１１〜１３，３１ 組合せ論理回路、２０ 内部ＣＵＩ、３０ 非同期転送回路、３２，３３ ＲＳ型フリップフロップ、３４ ＳＲ型フリップフロップ、３５ モード指示信号発生部、４０ 外部クロック発生回路、４１ 位相比較器、４２〜４５ 遅延回路、５０ 内部クロック発生回路、６０ メモリ回路、６１ メモリセルアレイ、６２ 読出書込回路、Ｇ３１，Ｇ４０〜Ｇ４５ ＮＡＮＤ回路、Ｇ１０，Ｇ１１ ＡＮＤ回路、Ｇ３０ ＯＲ回路、Ｉ３２〜Ｉ３４，Ｉ４０〜Ｉ４６ インバータ、Ｌ１０ サスペンド専用ラッチ回路、Ｌ１１〜Ｌ１４，Ｌ３０〜Ｌ３２ ラッチ回路、Ｔ３０ トランスファゲート。

Claims (4)

  1. 装置外部からのクロック信号に同期して外部クロック信号を発生する外部クロック発生回路と、
    前記外部クロック信号に同期して、前記装置外部から与えられた外部コマンドを取込み、取込んだ前記外部コマンドに応答して外部制御信号を発生する外部制御信号発生回路と、
    メモリセルアレイと、前記メモリセルアレイに対してデータ読出およびデータ書込の内部動作を行なう読出書込回路とを含むメモリ回路と、
    前記外部クロック信号とは非同期の内部クロック信号に同期して、前記外部制御信号を取込み、取込んだ前記外部制御信号に応答して前記メモリ回路を制御する内部制御信号を発生する内部制御信号発生回路と、
    前記メモリ回路が内部動作モードにエントリしたことに応じて第１の論理状態となり、前記内部動作モードが終了したことに応じて第２の論理状態となるモード指示信号を発生するモード指示信号発生部と、
    前記第１の論理状態のモード指示信号に応答して、前記内部クロック信号を発生する内部クロック発生回路とを備え、
    前記外部クロック発生回路は、
    前記装置外部クロック信号の位相と前記モード指示信号の位相とを比較し、位相比較結果として第１の信号を出力する位相比較器を含み、
    前記第１の論理状態のモード指示信号に応じて、前記外部クロック信号の発生を停止し、
    前記第２の論理状態のモード指示信号と前記装置外部クロック信号とに基づいて生成される前記第１の信号および前記装置外部クロック信号を所定の遅延量遅延させた第２の信号に基づいて前記外部クロック信号を発生し、
    前記所定の遅延量は、前記位相比較器におけるメタステーブル状態を回避する遅延量である、半導体記憶装置。
  2. 前記外部クロック発生回路は、
    前記装置外部クロック信号を前記所定の遅延量遅延させて前記第２の信号を発生する遅延回路と、
    前記第１の信号と前記第２の信号とが入力され、前記外部クロック信号を出力する論理回路とをさらに含む、請求項１に記載の半導体記憶装置。
  3. 装置外部からのクロック信号に同期して外部クロック信号を発生する外部クロック発生回路と、
    前記外部クロック信号に同期して、前記装置外部から与えられた外部コマンドを取込み、取込んだ前記外部コマンドに応答して外部制御信号を発生する外部制御信号発生回路と、
    メモリセルアレイと、前記メモリセルアレイに対してデータ読出およびデータ書込の内部動作を行なう読出書込回路とを含むメモリ回路と、
    前記外部クロック信号とは非同期の内部クロック信号に同期して、前記外部制御信号を取込み、取込んだ前記外部制御信号に応答して前記メモリ回路を制御する内部制御信号を発生する内部制御信号発生回路と、
    前記メモリ回路が内部動作モードにエントリしたことに応じて第１の論理状態となり、内部動作モードが終了したことに応じて第２の論理状態となるモード指示信号を発生するモード指示信号発生部と、
    前記第１の論理状態のモード指示信号に応答して、前記内部クロック信号を発生する内部クロック発生回路とを備え、
    前記内部制御信号発生回路は、前記メモリ回路が内部動作を終了したことに応じて、前記外部制御信号発生回路を初期化するためのリセットパルス信号を出力し、
    前記モード指示信号発生部は、前記リセットパルス信号によって前記外部制御信号発生回路の初期化が完了したことに応答して、前記第２の論理状態のモード指示信号を発生し、
    前記外部クロック発生回路は、前記モード指示信号発生部から入力される前記モード指示信号を、前記第２の論理状態から前記第１の論理状態に変化する時間に比べ、前記第１の論理状態から前記第２の論理状態に変化する時間を、該変化が生じるまでに前記外部制御信号発生回路の動作が終了するように遅延させ、前記第１の論理状態のモード指示信号に応じて、前記外部クロック信号の発生を停止し、前記第２の論理状態のモード指示信号に応じて、前記外部クロック信号を発生させる、半導体記憶装置。
  4. 前記遅延時間は、前記リセットパルス信号の幅よりも小さいとする、請求項３に記載の半導体記憶装置。
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