JP2007233842A

JP2007233842A - リセット動作検証回路の生成方法

Info

Publication number: JP2007233842A
Application number: JP2006056460A
Authority: JP
Inventors: Hiroshi Hida; 洋飛田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2006-03-02
Filing date: 2006-03-02
Publication date: 2007-09-13
Also published as: US20070220453A1

Abstract

【課題】ＦＰＧＡを用いたプロトタイピング検証において、フリップフロップに不定値が代入されている状態を作り出すことでリセット動作検証を可能にし、ＦＰＧＡを用いたプロトタイピング検証の精度を向上させる。
【解決手段】非同期リセット信号でリセットされる順序回路と非同期リセット信号ではリセットされない順序回路とを含む回路設計データに対して、工程８で順序回路中の記憶素子を識別し、工程１１および工程１２で前記記憶素子が有効なデータを保持しているか否かを示すフラグ回路をそれぞれの記憶素子に対して付加する。非同期リセット信号でリセットされない順序回路の記憶素子に対して付加されるフラグ回路は、非同期リセット信号が入力されたときに記憶素子が有効なデータを保持していないことを示す非有効表示状態になるようにする。
【選択図】図２

Description

本発明は、検証対象回路が非同期リセット型順序回路と同期リセット型順序回路が混在するＦＰＧＡ（Field Programmable Logic Array）である場合の論理回路検証方法を改善する技術に関する。

半導体集積回路（ＬＳＩ）の開発過程において、ソフトウエアシミュレータを用いた検証や、ＦＰＧＡを用いたプロトタイプ機による検証等が行われている。大規模なＬＳＩの開発過程においては、部分的な小規模な回路の検証をソフトウエアシミュレータで行い、その検証済みの小規模な回路を集積してＦＰＧＡに書き込み大規模な回路を構築し、そのＦＰＧＡを用いてＬＳＩの設計を検証することが一般的に行われている（例えば、非特許文献１および非特許文献３参照）。

図９は一般的なＦＰＧＡを用いたプロトタイプ検証方法を示すフローチャートである。図９において、１は回路データ作成工程、３は論理合成工程、４はＦＰＧＡ書き込み工程、５は書き込まれたＦＰＧＡを用いて検証ベクタを実行する検証ベクタ実行工程である。

このようなＦＰＧＡを用いた検証は、ソフトウエアシミュレータを用いた検証に比べて圧倒的に高速に検証を行える利点がある。検証対象回路にも依存するが、ＦＰＧＡによる検証はソフトウエアシミュレータによる検証の１０万分の１の時間で実行することができる。

このように、ＦＰＧＡを使った検証は魅力的な手法であるが、幾つかの理由によりソフトウエアシミュレータも広く用いられている。ソフトウエアシミュレーターを用いる理由の一つとして、検証に必要な精度でＦＰＧＡに非同期回路を構築する手段が無いことが挙げられる。

このような事例の一つとして、ＦＰＧＡとＡＳＩＣでフリップフロップのリセット動作を完全に同一にはできないことが挙げられる。ＡＳＩＣにおける電源投入時のフリップフロップの初期値は予見できないので、ソフトウエアシミュレータでは不定値として扱う。しかしながらＦＰＧＡに実装したときに、各々のフリップフロップに不定値が代入されている状態を作り出すことはできない。

本来、ソフトウエアシミュレータで不定値として取り扱ったときには予見できる不具合が、ＦＰＧＡでは不定値というのは実現できないため、ＦＰＧＡを使った検証では不具合を見逃す恐れがあると言える。この制約を取り除き、ＦＰＧＡで検証可能な案件を増やすことには価値が有る。

ここでＬＳＩにおけるフリップフロップのリセット動作について説明する。同期回路におけるリセット信号の使用形態には同期リセットと非同期リセットの２種類の形態がある。同期リセット型回路と非同期リセット型回路は各々長所と短所があり、回路設計者は実現したい回路の特徴に合わせて使い分けをしている（例えば、非特許文献２参照）。以下に同期リセット型回路と非同期リセット型回路の説明を行う。

図１２に非同期リセット型回路の実装例を、図１３にその動作波形を示す。非同期リセット型回路ではＬＳＩ内部の多数のフリップフロップ（例えば千個）に同時にリセット信号を供給するグローバルネットが構成される。

このグローバルネットは配線負荷が大きくノイズに弱いため、誤動作の要因になり易い欠点がある。また、リセット信号は多数の配線になるため、ＬＳＩ上の面積を多く消費する。従ってコスト高となり、とりわけＦＩＦＯ等のフリップフロップが大量にある回路では面積増大の影響が大きい。

図１０に同期リセット型回路の実装例を、図１１にその動作波形を示す。この同期リセット型回路では、フリップフロップの初期化はリセット端子を使わず、データ線に初期値を代入することで行われる。従って、同期リセット型回路ではリセット信号がグローバルネットとなることがなく、前述した非同期リセット型回路の欠点が解消される。すなわちノイズに強く、面積が小さくなる傾向がある。

同期リセット型回路のフリップフロップの初期化において、初期値をフリップフロップに代入する回路は設計者が設計する必要がある。また、初期化に必要なクロックサイクル数は各回路固有になり、複雑な判断を伴う制御回路でかつ複数の設計者が関わる大規模な回路では初期化シーケンスに設計ミスが発生し易い。

大規模なＬＳＩでは同期リセット型回路と非同期リセット型回路が混在している場合が多く、とりわけ複数の提供元からの既成回路（ＩＰ）が使用される場合はこのような問題の発生は避けられない。そのため、ＦＰＧＡを用いたプロトタイプ検証においても、リセット動作検証を高い精度で行うことは重要な課題である。
「COOL Chips VIII Proceedings」、2005年4月、IEEE Computer Society 「ＲＴＬ設計スタイルガイドＶＨＤＬ編」、2004年5月、株式会社半導体理工学研究センター小林芳直、「定本ＡＳＩＣのシステム設計」、1995年10月、ＣＱ出版

上述したように、非同期リセットでリセットされる順序回路と非同期リセットでリセットされない順序回路が混在している回路をＦＰＧＡに実装した場合にも、フリップフロップの初期化における設計ミスが発生し易く、リセット動作検証は重要な課題である。

しかしながら、前述したように、従来のＦＰＧＡを用いたプロトタイピング検証においては各々のフリップフロップに不定値が代入されている状態を作り出すことができないため、ソフトウエアシミュレータで不定値として取り扱ったときには予見できる不具合がＦＰＧＡを用いたプロトタイピング検証では実現できず、リセット動作の不具合を見逃す恐れがあった。

本発明は、ＦＰＧＡを用いたプロトタイピング検証においてもフリップフロップに不定値が代入されている状態を作り出すことでリセット動作検証を可能にし、ＦＰＧＡを用いたプロトタイピング検証の精度を向上させるリセット動作検証回路の生成方法を提供することを目的とする。

本発明は、非同期リセット信号でリセットされる非同期リセット順序回路と前記非同期リセット信号ではリセットされない同期リセット順序回路とを含む回路設計データに対して、非同期リセット順序回路および同期リセット順序回路中の記憶素子を識別する工程と、前記記憶素子が有効なデータを保持しているか否かを示すフラグ回路をそれぞれの記憶素子に対して付加する工程とを有するものである。上記構成によれば、ＦＰＧＡの設計データにおける順序回路中の記憶素子が識別され、それぞれの記憶素子に対して有効なデータを保持しているか否かを示すフラグ回路が付加されることにより、記憶素子が有効なデータを保持していないことをフラグ回路が示している場合は記憶素子に不定値が代入された状態とすることができるため、ソフトウエアシミュレータで不定値を取り扱ったときに予見できる不具合がＦＰＧＡを用いたプロトタイピング検証でも実現でき、リセット動作の不具合を検出することが可能になる。

本発明において、非同期リセット順序回路の記憶素子に対して付加されたフラグ回路を、非同期リセット順序回路に前記非同期リセット信号が入力されたときに記憶素子が有効なデータを保持していることを示す有効表示状態にするものである。上記構成によれば、非同期リセット順序回路の記憶素子に対して付加されたフラグ回路は非同期リセット信号が入力されたときに直ちに有効表示状態になるため、非同期リセット順序回路のリセット動作を正しく表示することができる。

本発明において、同期リセット順序回路の記憶素子に対して付加されたフラグ回路を、同期リセット順序回路に前記非同期リセット信号が入力されたときに記憶素子が有効なデータを保持していないことを示す非有効表示状態にする。上記構成によれば、同期リセット順序回路の記憶素子に対して付加されたフラグ回路は非同期リセット信号が入力されたときに非有効表示状態になるため、同期リセット順序回路がリセットされずに不定値が代入された状態となることを正しく表示することができる。

本発明において、フラグ回路が示す状態を外部端子に出力する回路を付加するものである。上記構成によれば、ＦＰＧＡを用いたプロトタイピング検証において、記憶素子に不定値が代入された状態を実現するフラグ回路の状態を外部端子から観測できるため、リセット動作の不具合を容易に検出することが可能になる。

本発明において、複数のフラグ回路がすべて前記有効なデータを保持していることを示す状態にあることを示す信号を生成して外部端子に出力する回路を付加する。上記構成によれば、ＦＰＧＡを用いたプロトタイピング検証において、複数のフラグ回路がすべて有効表示状態であることを示す信号を外部端子から観測できるため、同期リセット順序回路の適当なグループ毎に少数の外部端子から、あるいはすべての同期リセット順序回路について１個の外部端子から観測できるため、検証用の外部端子数を大幅に増やすことなくリセット動作の不具合を容易に検出することが可能になる。

本発明によれば、ＦＰＧＡにおいても不定値の取り扱いが可能となるため、ソフトウエアシミュレータで不定値を取り扱ったときに予見できる不具合がＦＰＧＡを用いたプロトタイピング検証でも実現できることになり、リセット時の回路の振る舞いを取り扱うことができ、ＦＰＧＡを用いたプロトタイピング検証においてリセット動作の不具合を検出することが可能になる。

図１は本発明の一実施の形態に係るリセット動作検証回路の生成方法を適用したＦＰＧＡを用いたプロトタイプ検証の手順を示すフローチャートである。図１において、１は回路データ作成工程、２はリセット動作を検証するための検証用回路作成工程、３は論理合成工程、４は論理合成されたデータを書き込むＦＰＧＡ書き込み工程、５は書き込まれたＦＰＧＡを用いて検証ベクタを実行する検証ベクタ実行工程、６は検証ベクタ実行後の出力を確認する有効状態出力確認工程である。このように、まずＦＰＧＡの書き込み前にリセット動作を検証するための検証用回路を回路データに追加し、検証ベクタ実行後に回路中のデータの有効性を判定することで、ＦＰＧＡを用いたプロトタイプ検証におけるリセット動作の不具合の有無を検証することができる。

図２は検証用回路作成工程２におけるリセット動作検証回路の生成方法の詳細手順を示すフローチャートである。図２において、７はａｌｗａｙｓ文を実行するループ、８はフリップフロップが生成される代入文かを判定する工程、９はフリップフロップが生成される場合にリセット属性の信号があるかを判定する工程、１０はリセット属性の信号がある場合にリセット属性の信号がエッジ検出かを判定する工程、１１はリセット属性の信号が無いかリセット属性の信号がエッジ検出でない場合に実行される同期リセットＦＦ（フリップフロップ）検証用回路追加工程、１２はリセット属性の信号がありリセット属性の信号がエッジ検出である場合に実行される非同期リセットＦＦ（フリップフロップ）検証用回路追加工程である。このように、検証対象回路が同期リセットフリップフロップか非同期リセットフリップフロップかを判断し、検証対象回路に応じた適切なリセット動作検証回路が追加されるため、このリセット動作検証用回路の動作を検証ベクタ実行後に判定することで、リセット動作の不具合の有無をＦＰＧＡを用いて効率的に検証することができる。

図３は、本発明のリセット動作検証回路の生成方法により、検証対象回路の設計データに対してリセット動作検証回路が追加された設計データのＲＴＬ記述の一例を示す図である。図３において、１３は非同期リセットフリップフロップを用いた検証対象回路の設計データ、１４は設計データ１３に対してリセット動作検証回路が追加された後の設計データ、１５は同期リセットフリップフロップを用いた検証対象回路の設計データ、１６は設計データ１５に対してリセット動作検証回路が追加された後の設計データである。

リセット動作検証回路が追加された後の設計データ１４、１６においては、入力データを受け取るフリップフロップＤＡＴＡに対して、その値が確定されたか否かを示すフラグとしてＤＡＴＡｖｌｄが追加されている。フラグＤＡＴＡｖｌｄが“０”であればフリップフロップＤＡＴＡの値は未確定であり不定値が代入されている状態、フラグＤＡＴＡｖｌｄが“１”であればフリップフロップＤＡＴＡの値が確定した状態を示す。

このように、非同期リセットフリップフロップおよび同期リセットフリップフロップのＲＴＬ記述による回路設計データに対して、フリップフロップの値が確定されたか否かを示すフラグを導入するだけの簡易な置き換えにより、フリップフロップのリセット動作を検証することができる。

図４は本発明のリセット動作検証回路の生成方法により、検証対象の同期リセット型順序回路に対してリセット動作検証回路が追加された後の構成例を示す回路図である。図４において、１７はデータ入力、１８はデータ入力１７の有効状態を示すフラグ、１９はクロック入力、２０は負論理のリセット入力、２１はデータ入力１７を受け取る１段目の同期リセットフリップフロップ、２２はフリップフロップ２１のデータを受け取る２段目の同期リセットフリップフロップ、２３はフラグ１８を受け取りフリップフロップ２１の有効状態を示すフラグを保持する１段目の非同期リセットフリップフロップ、２４はフリップフロップ２３のデータを受け取りフリップフロップ２２の有効状態を示すフラグを保持する２段目の非同期リセットフリップフロップである。

同期リセットフリップフロップ２１、２２のリセット入力端子は使用されず、リセット入力２０は非同期リセットフリップフロップ２３、２４のリセット入力端子に接続される。この構成により、非同期リセットフリップフロップ２３、２４がリセット入力２０により初期値“Ｌ”に初期化され、同期リセットフリップフロップ２１、２２がリセット直後は初期化されておらず不定値を保持することを表現する。

またデータ入力１７の有効状態を示すフラグ１８をフラグを保持するフリップフロップ２３に取り込むことにより、データ入力１７から不定値が伝播して来たときにも不定値を保持することを表現する。このように構成することにより、同期リセット型順序回路のリセット時の振る舞いがＦＰＧＡにおいて適切に表現される。

図５は本発明のリセット動作検証回路の生成方法により、検証対象の同期リセット型順序回路に対してリセット動作検証回路が追加された後の他の構成例における動作波形を示す図である。図５において、２７はクロック信号、２８は負論理のリセット入力、２９はデータ入力、３０はデータ入力２９の有効状態を示すフラグ、３１は１段目の同期リセットフリップフロップの出力、３２はフリップフロップ３１の有効状態を示すフラグ、３３は２段目の同期リセットフリップフロップの出力、３４はフリップフロップ３３の有効状態を示すフラグ、３５は３段目の同期リセットフリップフロップの出力、３６はフリップフロップ３５の有効状態を示すフラグである。

同期リセット型順序回路では、リセット入力２８がアサートされても有効なデータが入力されていない場合は有効な値を保持しない。また、有効がデータが入力されていてもクロックが供給されていない限りその有効データが取り込まれない。従って、１段目の同期リセットフリップフロップ３１の有効状態を示すフラグ３２はリセット入力２８がアサートされても“Ｌ”のままとなる。クロックが入力される度に有効データが次段の同期リセットフリップフロップに伝播していき、これらの同期リセットフリップフロップの有効状態を示すフラグの値もクロックが入力される度に次段に伝播していく。このようにして、同期リセット型順序回路の有効データの伝播過程が適切にシミュレーションできていることがわかる。

図６は本発明のリセット動作検証回路の生成方法により、検証対象の非同期リセット型順序回路に対してリセット動作検証回路が追加された後の構成例を示す回路図である。図６において、１７はデータ入力、１８はデータ入力１７の有効状態を示すフラグ、１９はクロック入力、２０は負論理のリセット入力、２１はデータ入力１７を受け取る１段目の非同期リセットフリップフロップ、２２はフリップフロップ２１のデータを受け取る２段目の非同期リセットフリップフロップ、２３はフラグ１８を受け取りフリップフロップ２１の有効状態を示すフラグを保持する１段目の非同期リセットフリップフロップ、２４はフリップフロップ２３のデータを受け取りフリップフロップ２２の有効状態を示すフラグを保持する２段目の非同期リセットフリップフロップである。

図４との構成の違いは、フリップフロップ２１、２２が非同期リセット型順序回路であるために、リセット入力２０がリセット端子に入力されていることと、これらのフリップフロップの有効状態を保持する非同期リセットフリップ２３、２４に対しては、リセット入力２０がリセット端子ではなくセット端子に入力されていることである。

上記構成において、非同期リセットフリップフロップ２３、２４がリセット入力２０により初期値“Ｈ”に初期化される。このことにより、非同期リセットフリップフロップ２１、２２がリセット直後から初期化され、確定値を保持することを表現する。またデータ入力端子の有効状態を示すフラグ１８をフラグを保持するフリップフロップ２３に取り込むことにより、データ入力１７から不定値が伝播して来たときには不定値を保持することを表現する。このように構成することにより、非同期リセット型順序回路のリセット時の振る舞いがＦＰＧＡにおいて適切に表現される。

図７は本発明のリセット動作検証回路の生成方法により、検証対象の非同期リセット型順序回路に対してリセット動作検証回路が追加された後の他の構成例における動作波形を示す図である。図７において、２７はクロック信号、２８は負論理のリセット入力、２９はデータ入力、３０はデータ入力２９の有効状態を示すフラグ、３１は１段目の非同期リセットフリップフロップの出力、３２はフリップフロップ３１の有効状態を示すフラグ、３３は２段目の非同期リセットフリップフロップの出力、３４はフリップフロップ３３の有効状態を示すフラグ、３５は３段目の非同期リセットフリップフロップの出力、３６はフリップフロップ３５の有効状態を示すフラグである。

非同期リセット型順序回路では、リセット入力２８がアサートされると同時に初期化され、初期値を有効な値として保持する。従って、１段目の非同期リセットフリップフロップ３１の有効状態を示すフラグ３２はリセット入力２８がアサートされると同時に“Ｈ”になる。２段目、３段目の非同期リセットフリップフロップ３３、３５のそれぞれの有効状態を示すフラグ３４、３６についても同様である。

クロックが入力される度に有効データが次段の非同期リセットフリップフロップに伝播していき、これらの非同期リセットフリップフロップの有効状態を示すフラグの値もクロックが入力される度に次段に伝播していく。このようにして、非同期リセット型順序回路の有効データの伝播過程が適切にシミュレーションできていることがわかる。

図８は本発明のリセット動作検証回路の生成方法により、検証対象の同期リセット型順序回路に対してリセット動作検証回路が追加された後の他の構成例を示す回路図である。この構成例は図５に動作波形を示した回路構成に類似しているが、さらに有効状態を示すフラグの値を読み出すチェーンネットが追加されている。図８において、２３、２４、３９はそれぞれ１段目、２段目、３段目の同期リセットフリップフロップの有効状態を示すフラグを保持する１段目、２段目、３段目の非同期リセットフリップフロップ、３７は１段目のフラグの有効状態読み出し用チェーンネット、３８は１段目のフラグおよび２段目のフラグの有効状態読み出し用チェーンネット、４０は１段目のフラグおよび２段目のフラグおよび３段目のフラグの有効状態読み出し用チェーンネット出力である。

チェーンネットは各段のフラグを順次論理積の入力として加えるものであり、チェーンネット３７は１段目のフラグの値、チェーンネット３８はチェーンネット３７と２段目のフラグの論理積、チェーンネット出力４０はチェーンネット３８と３段目の論理積である。従って、チェーンネット出力４０は検証対象回路全体の有効状態を表す出力として用いることができる。

通常、ＦＰＧＡは内部に実装できる回路規模に比べてパッケージ外に引き出せる端子数が少ないが、本構成例では個々のフラグの出力を端子に引き出す代わりに、全体のフラグの有効状態を１端子で観測することができる。また、デージーチェーン方式で接続して行くことで、ＦＰＧＡへのテクロノジマッピング時に配線混雑状態が発生せず、ＦＰＧＡ利用時に問題となる合成困難な状態になり難いと言う利点がある。

本発明のリセット動作検証回路の生成方法は、ソフトウエアシミュレーターに比べて圧倒的に高速に検証することができるＦＰＧＡを用いつつ、順序回路中の記憶素子の不定値の発生および伝播をシミュレーションすることができるため、非同期リセット信号でリセットされる順序回路と非同期リセット信号でリセットされない順序回路が混在する大規模ＬＳＩの検証に有用である。

本発明のリセット動作検証回路の生成方法を適用したＦＰＧＡを用いたプロトタイプ検証の手順を示すフローチャート。本発明の一実施の形態に係るリセット動作検証回路の生成方法を示すフローチャート。本発明のリセット動作検証回路の生成方法により検証対象回路に対してリセット動作検証回路が追加されたＲＴＬ記述の一例を示す図。本発明のリセット動作検証回路の生成方法により検証対象の同期リセット型順序回路に対してリセット動作検証回路が追加された構成例を示す回路図。本発明のリセット動作検証回路の生成方法により検証対象の同期リセット型順序回路に対してリセット動作検証回路が追加された構成例における動作波形を示す図。本発明のリセット動作検証回路の生成方法により検証対象の非同期リセット型順序回路に対してリセット動作検証回路が追加された構成例を示す回路図。本発明のリセット動作検証回路の生成方法により検証対象の非同期リセット型順序回路に対してリセット動作検証回路が追加された構成例における動作波形を示す図。本発明のリセット動作検証回路の生成方法により検証対象の同期リセット型順序回路に対してリセット動作検証回路が追加された構成例を示す回路図。従来の一般的なＦＰＧＡを用いたプロトタイプ検証方法を示すフローチャート。従来のＦＰＧＡプロトタイプ検証における同期リセット型順序回路の構成例を示す回路図。従来のＦＰＧＡプロトタイプ検証における同期リセット型順序回路の動作波形を示す図。従来のＦＰＧＡプロトタイプ検証における非同期リセット型順序回路の構成例を示す回路図。従来のＦＰＧＡプロトタイプ検証における非同期リセット型順序回路の動作波形を示す図。

符号の説明

１回路データ作成工程
２検証用回路作成工程
３論理合成工程
４ＦＰＧＡ書き込み工程
５検証ベクタ実行工程
６有効状態出力確認工程
７ａｌｗａｙｓ文を実行するループ
８フリップフロップが生成される代入文かを判定する工程
９リセット属性の信号があるかを判定する工程
１０リセット属性の信号がエッジ検出かを判定する工程
１１同期リセットＦＦ検証用回路追加工程
１２非同期リセットＦＦ検証用回路追加工程
１３非同期リセットフリップフロップを用いた検証対象回路の設計データ
１４リセット動作検証回路が追加された後の設計データ
１５同期リセットフリップフロップを用いた検証対象回路の設計データ
１６リセット動作検証回路が追加された後の設計データ
１７、２９データ入力
１８、３０データ入力の有効状態を示すフラグ
１９、２７クロック入力
２０、２８負論理のリセット入力
２１、３１データを保持する１段目のフリップフロップ
２２、３３データを保持する２段目のフリップフロップ
３５データを保持する３段目のフリップフロップ
２３、３２１段目のフリップフロップの有効状態を示すフラグ
２４、３４２段目のフリップフロップの有効状態を示すフラグ
３６、３９３段目のフリップフロップの有効状態を示すフラグ
２５データ出力
２６データ出力の有効状態を示すフラグ出力
３７１段目のフラグの有効状態読み出し用チェーンネット
３８１段目および２段目のフラグの有効状態読み出し用チェーンネット
４０１段目〜３段目のフラグの有効状態読み出し用チェーンネット出力

Claims

非同期リセット信号でリセットされる非同期リセット順序回路と前記非同期リセット信号ではリセットされない同期リセット順序回路とを含む回路設計データに対して、前記非同期リセット順序回路および前記同期リセット順序回路中の記憶素子を識別する工程と、前記記憶素子が有効なデータを保持しているか否かを示すフラグ回路をそれぞれの前記記憶素子に対して付加する工程とを有するリセット動作検証回路の生成方法。
前記非同期リセット順序回路の記憶素子に対して付加されたフラグ回路を、前記非同期リセット順序回路に前記非同期リセット信号が入力されたときに前記記憶素子が有効なデータを保持していることを示す状態にする工程を含む請求項１記載のリセット動作検証回路の生成方法。
前記同期リセット順序回路の記憶素子に対して付加されたフラグ回路を、前記同期リセット順序回路に前記非同期リセット信号が入力されたときに前記記憶素子が有効なデータを保持していないことを示す状態にする請求項１記載のリセット動作検証回路の生成方法。
前記フラグ回路が示す状態を外部端子に出力する回路を付加する工程を含む請求項１記載のリセット動作検証回路の生成方法。
複数のフラグ回路がすべて前記有効なデータを保持していることを示す状態にあることを示す信号を生成して外部端子に出力する回路を付加する工程を含む請求項１記載のリセット動作検証回路の生成方法。
請求項１から５の何れか一項記載のリセット動作検証回路の生成方法をコンピュータに実行させるコンピュータプログラム。
請求項１から５の何れか一項記載のリセット動作検証回路の生成方法により生成された回路が付加された半導体集積回路。