JP2008226069A - 論理回路、半導体設計支援装置および半導体設計支援方法 - Google Patents

Abstract

【課題】論理合成時に必要となるタイミング制約ファイルのフォルスパス設定を容易にさせて、ＬＳＩの設計期間の短縮とチップコストの削減とを可能にするとともに、非同期チェック時における漏れによる作業ミスの発生を防止した論理回路を提供し、かかる論理回路からゲートレベル回路を生成する半導体設計支援装置および半導体設計支援方法を提供する。
【解決手段】ＬＳＩのデバッグ機能部分のＲＴＬ論理回路において、ＦＦから外部出力端子３０とのパスや同一クロックソースを持つＦＦ間のパスのうち、データ遅延時間の調整が必要のないパスについて、フォルスパスを指定するために、フォルスパスであることを明示するダミーモジュール３１を挿入する。そして、半導体設計支援装置１００にダミーモジュール３１が挿入されたＲＴＬ論理回路を読み込んでゲートレベル回路を生成する。
【選択図】図４

Description

本発明は、ＬＳＩ等の半導体における論理回路および半導体回路の設計を支援する半導体設計支援装置および半導体設計支援方法に関する。

ＬＳＩ（Large Scale Integration）などの論理集積回路の設計手順として、図９のフローチャートに示す手順が確立されている。

まず、ステップＳ１において、ＲＴＬ（Register Transfer Level）の論理回路記述を作成しステップＳ２およびステップＳ３に進む。

次に、ステップＳ２において、ステップＳ１で作成したＲＴＬ論理回路をコンピュータなど用いて仕様書などに定めた動作をするか否かを検証しステップＳ４へ進む。検証の結果仕様書などに定めた動作をしない場合は、仕様書などに定めた動作をするまで修正と再検証を繰り返す。

ステップＳ３においては、ステップＳ１で作成したＲＴＬ論理回路に対して、非同期パスを確認してステップＳ４に進む。非同期パスとは、前段のフリップフロップ（ＦＦ）と後段のＦＦとが異なるクロック信号で動作しているＦＦ間の経路（パス）を示している。非同期パスの確認とは、前記した非同期パスを抽出して、抽出された経路について、設計内容が意図したものであるか、あるいはタイミングなどに問題がないかを確認する工程である。

次に、ステップＳ４において、ＲＴＬ検証や非同期パス確認が終了したＲＴＬ論理回路からゲートレベル回路を生成する論理合成を行いステップＳ５に進む。論理合成は、ＲＴＬ論理回路記述のデータと製造する半導体プロセスを有するベンダーなどから提供される半導体プロセスの物理特性を反映したセルライブラリおよび生成されるゲートレベル回路の動作周波数などを設定したタイミング制約ファイルをコンピュータなどにインストールされている論理合成ツールなどに読み込ませて、セルライブラリに含まれているスタンダードセルから構成されるゲートレベル回路に変換する。

次に、ステップＳ５において、ステップＳ４において生成されたゲートレベル回路のタイミング検証を行いステップＳ６に進む。タイミング検証とは生成されたゲートレベル回路内の信号が決められた時間内に動作をするかをチェックすることである。

次に、ステップＳ６において、ゲートレベル回路の各素子を物理的に配置および配線する。物理配置配線が終了すると以降製造工程に入る。

ここで、ステップＳ４の論理合成の際に準備するタイミング制約ファイルには、一つのＦＦから他のＦＦ間またはＬＳＩの入力端子からＦＦ間またはＦＦからＬＳＩの出力端子間の信号の遅延時間を論理合成時に調整を必要としない経路（パス）であることを示すフォルスパスを設定することがある。

フォルスパス設定を過不足なく適切に設定することにより、論理合成時にタイミング最適化の優先順位をつけることが可能となり、論理合成時間の短縮、論理合成後の回路規模の削減に大きく寄与できることが既に知られている。また、フォルスパスの設定が適切でない場合は、論理合成ツールが設定したタイミング制約条件を満たすことが困難と判断して処理をあきらめてしまい、最後まで実行することなく終了してしまう場合もある。

フォルスパスを抽出する方法として、例えば特許文献１に記載の半導体設計支援装置が提案されている。特許文献１には、ＲＴＬ記述の回路データを読み込む手段１１、該ＲＴＬ記述の回路データにもとづき回路中の非同期パスを検出する手段１２、該検出された非同期パスから配列を抽出する手段１３、該非同期パスを配列ごとまとめて表示する手段１４、非同期パスをフォルスパスとして選択する手段１５、フォルスパスに対応する非同期パスを回路最適化の対象からはずして、ＲＴＬ記述の回路データからゲートレベルの回路を生成する手段１６を設けて、非同期パス（異なるクロックソースを持つＦＦ間のデータパス）解析の容易化と、論理合成時間の短縮を実現している。
特開２００３−２１６６７２号公報

特許文献１に記載の半導体設計支援装置は、非同期パス（異なるクロックソースを持つＦＦ間のデータパス）をフォルスパスとして選択しているが、同一クロックソースを持つＦＦ間のデータパスでもフォルスパス設定を行いたい場合がある。例えば、ＬＳＩデバッグ用にＬＳＩの内部ノードを外部端子に出力する回路がある。ＬＳＩの内部ノードを直接観測することは不可能であり、またＬＳＩ回路規模が増大していることから、このようなデバッグ用回路の重要性は高くなっている。しかし、デバッグ用回路はデータの遅延時間については細かく要求されることは少ない。そのため、デバッグ用回路に関しては、タイミング制約を与える必要がない場合がある。

同一クロックソースを持つＦＦ間の論理合成時のタイミング制約ファイルに記載するフォルスパス設定は、出力ＦＦと入力ＦＦをｂｉｔごとに設定するか、あるモジュールの出力端子に与える必要がある。前者の場合、大規模ＬＳＩの場合、多数のＦＦから１つのＦＦに信号が収束することから、何千、何万という指定が必要となり、非常に手間が大きくなる。後者の場合は、端子毎の設定になるので、タイミング調整が必要なパスとそうでないパスを区別する必要がある。さらに、ＲＴＬ論理回路設計者と論理合成担当者が別になる場合も多く、フォルスパス指定の面倒さと、作業ミスが発生する可能性も考慮して、必要でないタイミング制約を余分に与えてしまい、結果的に、設計時間とチップコストの増大となる問題があった。

また、異なるクロックソースを持つＦＦ間のデータパスを抽出する際にも、設計期間中に非同期チェックを何度か行う場合には、一度確認して問題ないとしたパスが再度抽出されることから、それらを除外することに時間がかかり、また確認の漏れ等によるミスが発生するという問題があった。

よって、本発明は、論理合成時に必要となるタイミング制約ファイルのフォルスパスの設定を容易にさせて、ＬＳＩの設計期間の短縮とチップコストの削減とを可能にするとともに、非同期チェック時における漏れによる作業ミスの発生を防止した論理回路を提供することを第１の課題とし、かかる論理回路からゲートレベル回路を生成する半導体設計支援装置を提供することを第２の課題とし、かかる論理回路からゲートレベル回路を生成する半導体設計支援方法を提供することを第３の課題としている。

請求項１に記載の論理回路は、レジスタトランスファレベルで記述された論理回路において、電気信号がフリップフロップの入力端子へ入力される経路および電気信号が前記フリップフロップの出力端子へ出力される経路の少なくとも一方の経路にゲートレベル回路生成時に遅延時間の調整を必要としない経路である、フォルスパスであることを明示するためのモジュールを有していることを特徴としている。

請求項２に記載の論理回路は、請求項１に記載の論理回路において、前記フォルスパスが、前段と後段とで同一のクロック信号にて動作するフリップフロップ間の経路であることを特徴としている。

請求項３に記載の論理回路は、請求項１または２に記載の論理回路において、前記フォルスパスが、前段と後段とで異なるクロック信号にて動作するフリップフロップ間の経路であることを特徴としている。

請求項４に記載の論理回路は、請求項１乃至３のうちいずれか一項に記載の論理回路において、前記フォルスパスとする経路を明示するためのモジュールが、当該モジュールの入力と出力とで論理レベルと変化させないようにしたことを特徴としている。

請求項５に記載の半導体設計支援装置は、レジスタトランスファレベルで記述された論理回路データを読み込む論理回路読込手段と、前記論理回路読込手段が読み込んだ論理回路データから予め定めた所定の記述を抽出する記述抽出手段と、前記記述抽出手段が抽出した前記所定の記述を含むモジュールを通過する経路を抽出する経路抽出手段と、前記経路抽出手段が抽出した前記モジュールを通過する経路を遅延時間の調整を必要としない経路であるフォルスパスとして前記論理回路データからゲートレベル回路を生成する論理合成手段と、を有することを特徴としている。

請求項６に記載の半導体設計支援方法は、レジスタトランスファレベルで記述された論理回路データを読み込み、読み込んだ論理回路データから予め定めた所定の記述を抽出し、この抽出した前記所定の記述を含むモジュールを通過する経路を抽出し、そして、この抽出した前記モジュールを通過する経路を遅延時間の調整を必要としない経路であるフォルスパスとして前記論理回路データからゲートレベル回路を生成することを特徴としている。

請求項１に記載の論理回路によれば、フォルスパスであることを明示するためのモジュールを有したことによって該モジュールの出力をフォルスパスに設定することで過不足なくフォルスパスを設定することが容易になり、設計期間の短縮とチップコストの削減および非同期チェック時における漏れによる作業ミスの発生を防止することができる。

請求項２に記載の論理回路によれば、前段と後段とで同一のクロック信号にて動作するフリップフロップ間の経路において、過不足なくフォルスパスを設定することが容易になり、設計期間の短縮とチップコストの削減および非同期チェック時における漏れによる作業ミスの発生を防止することができる。

請求項３に記載の論理回路によれば、前段と後段とで異なるクロック信号にて動作するフリップフロップ間の経路において、過不足なくフォルスパスを設定することが容易になり、設計期間の短縮とチップコストの削減および非同期チェック時における漏れによる作業ミスの発生を防止をすることができる。

請求項４に記載の論理回路によれば、フォルスパスとする経路を明示するためのモジュールが、当該モジュールの入力と出力とで論理レベルが変化しないために、該モジュール挿入による設計変更等の影響が発生しない。

請求項５に記載の半導体設計支援装置によれば、論理回路読込手段が読み込んだレジスタトランスファレベルで記述された論理回路データから経路抽出手段がファルスパスを抽出して論理合成手段で論理合成を行うために、タイミング制約ファイルにフォルスパスを記載することなく、論理合成時にフォルスパスとしてタイミング最適化を行うことが可能となる。

請求項６に記載の半導体設定支援方法によれば、レジスタトランスファレベルで記述された論理回路データからファルスパスを抽出して論理合成を行うために、タイミング制約ファイルにフォルスパスを記載することなく、論理合成時にフォルスパスとしてタイミング最適化を行うことが可能となる。

（第１の実施形態）
以下、本発明の第１の実施形態を、図１ないし図４を参照して説明する。図１は、本発明の第１の実施形態にかかる論理回路を含むＬＳＩの階層構成の一例を示す説明図である。図２および図３は、フォルスパスであることを明示するためのモジュールを挿入する前の論理回路の回路図である。図４は、本発明の第１の実施形態にかかる論理回路の回路図である。

ＬＳＩなどの半導体回路は、図１に示されるようにトップ階層１と機能階層２という階層構造を持つ。トップ階層１は、ＬＳＩの外部端子の記述や、外部端子と後述する機能階層２との結線などが記述されている。機能階層２は、該ＬＳＩで実現される機能が記述されており、複数の機能に分割した場合は、各機能に対応してブロック３に分割される。

図２乃至図４は、本発明の第１の実施形態にかかる論理回路としてのＬＳＩのデバッグ機能部分の論理回路の例である。この論理回路はフリップフロップと組み合わせ回路で構成されたレジスタトランスファレベル（ＲＴＬ）で記述されている。

図２乃至図４に示したデバッグ機能部分の論理回路は、ブロックＡ、ＢのＦＦの内容を外部出力端子３０に出力させる回路であり、ＦＦ１２，１３，１４，１５，１６，１７，１８，１９と、組み合わせ回路２０，２１，２２，２３，２４，２５，２６，２７とを有している。ブロックＡは、ブロックＡ内部を更に分割してサブブロック１０、１１を設けている。サブブロック１０には、ＦＦ１７と、組み合わせ回路２０，２１，２２とが含まれ、サブブロック１１には、ＦＦ１８と、組み合わせ回路２３，２４，２５，２６とが含まれる。また、ＦＦ１２，１３，１４，１５，１６，１７，１８，１９は同一のクロックソースを持っている。すなわち、同一のクロック信号にて動作している。

図２は、ＬＳＩデバッグ時の２つのモードを示している。実線ａで示す経路が、ＦＦ１２または１３を観測するモード時に通過するパス、点線ｂで示す経路が、ＦＦ１６を観測するモード時に通過するパスである。実線ａで示す経路は、ＦＦが途中に挿入されていないようにデバッグという目的においては、ＦＦに記憶されているデータが観測できればよく遅延時間の調整が必要としないパスである。

また、この回路では、図３において一点鎖線ｃ，ｄ，ｅで示されるようなＦＦ間のパスが存在することがわかる。これらは前段と後段のＦＦが同一のクロックソースを持つパス（同一のクロック信号にて動作する経路）であり、このようなパスもデバッグという目的においては遅延時間の調整が必要としない。

したがって、図２および図３に示したパス（ａ，ｂ，ｃ，ｄ，ｅ）は遅延時間の調整を行う必要がなく、回路規模の削減のためには、フォルスパス設定を行いたいが、大規模ＬＳＩではこのようなパスが数千、数万という数となるために非常に手間がかかる。フォルスパスとは、従来技術に記載したように論理合成時に遅延時間の調整を必要としない経路（パス）である。

そこで図４に示すように、フォルスパスを設定したい箇所に、フォルスパス指定のためにダミーモジュール３１を挿入する。ここでいうダミーとは論理合成後には使用されず、物理配置配線に反映されない、という意味である。このダミーモジュール３１には、論理的な記述はなくてもよい。すなわち、入力と出力が直結されているなど入力と出力とで論理レベルを変更しなければよい。

論理合成時に、挿入したダミーモジュール３１の出力端子をフォルスパス指定する記述をタイミング制約ファイルに追加することにより同じように挿入されたダミーモジュール３１全てに容易にフォルスパス指定を行うことができる。

本実施形態によれば、ＬＳＩのデバッグ機能部分の論理回路において、ＦＦから外部出力端子３０との間のパスや同一クロックソースを持つＦＦ間のパスのうち、データ遅延時間の調整が必要としないパスについて、フォルスパスを指定するために、フォルスパスであることを明示するダミーモジュール３１を挿入しているので、ダミーモジュール３１の出力をフォルスパスに設定することで、過不足なくフォルスパスを設定することがＦＦや出力端子を指定するよりも容易になり、設計期間の短縮とチップコストの削減を実現することができる。

（第２の実施形態）
次に、本発明の第２の実施形態を図５および図６を参照して説明する。なお、前述した第１の実施形態と同一部分には、同一符号を付して説明を省略する。

本実施形態は、異なるクロックソースを持つ（異なるクロック信号にて動作する）ＦＦ間をフォルスパスに設定する場合である。

異なるクロックソースを持つＦＦ間（非同期パス）の論理回路の例を図５に示す。図５は、図１にトップ階層内にクロック生成ブロック４を有し、ブロックＡにＦＦ４０，４１を、ブロックＢにＦＦ４２をそれぞれ有している。また、ＦＦ４０と、ＦＦ４１，４２とはクロックソースが異なる。クロックソースが異なるとは、図５のクロック生成ブロックから周期や位相が異なるクロックが供給されているという意味である。

図５中ｆ、ｇで示すパスは、前段のＦＦと後段のＦＦとでクロックソースが異なることから非同期パスとなる。このような回路に対して非同期チェックツールによる非同期チェックを行うと、ｆ、ｇで示すパスが非同期チェックツールから非同期パスとして出力される。

通常、非同期パスに関しては遅延時間を調整する必要がないことが多い。したがって、このような非同期パスｆ、ｇに関して、回路設計上問題ないことが確認できたパスに関しては、ダミーモジュール３１を挿入することでフォルスパスであることを明示する。ダミーモジュール３１は、第１の実形形態で示すのと同じものを用いればよい。

ダミーモジュール３１を挿入した例を図６に示す。図６ではｇで示すパスにダミーモジュール３１を挿入している。

本実施形態によれば、ＬＳＩの論理回路において、異なるクロックソースを持つＦＦ間のパスのうち、設計上問題ないと確認されたパスについて、フォルスパスを指定するために、フォルスパスであることを明示するダミーモジュール３１を挿入しているので、ダミーモジュール３１の出力をフォルスパスに設定することで、過不足なくフォルスパスを設定することがＦＦや出力端子を指定するよりも容易になり、設計期間の短縮とチップコストの削減を実現することができる。

（第３の実施形態）
次に、本発明の第３の実施形態を図７および図８を参照して説明する。なお、前述した第１、第２の実施形態と同一部分には、同一符号を付して説明を省略する。

本実施形態は上述した第１、第２の実施形態において示したダミーモジュール３１が挿入されたＲＴＬ論理回路を読み込んでフォルスパスを自動的に抽出してタイミング制約ファイルを自動的に生成したり、論理合成を行ったりする半導体設計支援装置１００である。

図７において、１００は半導体設計支援装置、１１０はハードディスク等の記憶装置、１２０はディスプレイ、１３０はキーボード、１４０はマウスである。

図７に示された半導体設計支援装置１００は、ＲＴＬ記述された論理回路データを読み込むＲＴＬ読み込み部１０１と、ＲＴＬ読み込み部１０１が読み込んだ論理回路データから予め定めた所定の記述を抽出する記述抽出部１０２と、記述抽出部１０２が抽出した所定の記述を含むモジュールを通過する経路を抽出するパス抽出部１０３と、パス抽出部１０３が抽出したモジュールを通過する経路を遅延時間が調整対象外とする経路であるフォルスパスとして論理回路データからゲートレベル回路を生成する論理合成部１０４とを有する。また、記憶装置１１０は、設計対象のＲＴＬ論理回路データ１１１、セルライブラリ１１２、タイミング制約ファイル１１３等を格納している。さらに、記憶装置１１０には、論理合成部１０４で生成されたゲートレベルの回路ネットリスト１１４が格納される。

図８に半導体設計支援装置１００の動作のフローチャートを示す。

まず、ステップＳ１０１において、ＲＴＬ読み込み部１０１が、記憶装置１１０からＲＴＬ論理回路データ１１１を読み込みステップＳ１０２に進む。

次に、ステップＳ１０２において、記述抽出部１０２が、ステップＳ１０１において読み込んだＲＴＬ論理回路データ１１１からダミーモジュール３１を示す記述を抽出しステップＳ１０３に進む。

ダミーモジュール３１を示す記述の抽出は、例えばダミーモジュール３１に予め定めた所定の名称としての固有の名称を付けておき、モジュール名にその名称を検出した場合は、当該モジュールはダミーモジュールであると認識する。

次に、ステップＳ１０３において、パス抽出部１０３が、フォルスパスを抽出してステップＳ１０４に進む。フォルスパスの抽出は、ステップＳ１０２において抽出されたダミーモジュールが含まれるパスをフォルスパスとする。

次に、ステップＳ１０４において、パス抽出部１０３が、タイミング制約ファイルを記憶装置１１０に出力するか否かを判断し、出力する場合（Ｙの場合）は、ステップＳ１０５に進み、出力しない場合（Ｎの場合）はステップＳ１０６に進む。タイミング制約ファイルを記憶装置１１０に出力するか否かは、予めキーボード１３０から設定しておいてもよいし、ステップＳ１０４の時点でディスプレイ１２０に表示してキーボード１３０やマウス１４０で選択するようにしてもよい。

次に、ステップＳ１０５において、パス抽出部１０３が、ステップＳ１０３において抽出されたフォルスパスをタイミング制約ファイルとして記憶装置１１０に格納して終了する。

ステップＳ１０６においては、論理合成部１０４が、抽出されたフォルスパスを論理合成部１０４が読み込んで論理合成を行い生成したゲートレベルの回路ネットリストを記憶装置１１０に格納して終了する。

本実施形態によれば、ＲＴＬ読み込み部１０１で、ＲＴＬ論理回路を読み込んで、記述抽出部１０２でダミーモジュール記述を抽出し、パス抽出部１０３でフォルスパスを抽出しタイミング制約ファイルを出力し、論理合成部１０４で抽出したフォルスパスに基づいて論理合成を行うので、過不足なくフォルスパスの設定を設定したタイミング制約ファイルを生成することができる。

また、ダミーモジュール３１に予め定めた固有の名称を使用し、その固有の名称の含まれるモジュール（ダミーモジュール）を通過するパスはフォルスパスとして抽出して論理合成を行うことにより、タイミング制約ファイルを省略することができる。

なお、上述した実施形態においてフォルスパス設定のためのダミーセルをセルライブラリに準備し、ダミーモジュール３１の代わりにダミーセルを使用しても良い。

また、ダミーモジュール３１の記述に、予め定めた所定の記述として特定のコメント（ディレクティブと呼ばれる） を付加し、そのディレクティブが含まれるモジュールを通過するパスはフォルスパスとして扱ってもよい。

また、半導体設計支援装置１００をコンピュータプログラムで構成し、コンピュータの記憶装置に記憶させＣＰＵが読み出し実行するようにしてもよい。

なお、本発明は上記実施形態に限定されるものではない。即ち、本発明の骨子を逸脱しない範囲で種々変形して実施することができる。

本発明の第１の実施形態にかかる論理回路を含むＬＳＩの階層構成の一例を示す説明図である。 フォルスパスであることを明示するためのモジュールを挿入する前の論理回路図である。 フォルスパスであることを明示するためのモジュールを挿入する前の論理回路図である。 本発明の第１の実施形態にかかる論理回路の回路図である。 フォルスパスであることを明示するためのモジュールを挿入する前の論理回路図である。 本発明の第２の実施形態にかかる論理回路の回路図である。 本発明の第３の実施形態にかかる半導体設計支援装置のブロック図である。 図７に示された半導体設計支援装置の動作を示すフローチャートである。 ＬＳＩの設計手順を示すフローチャートである。

符号の説明

２ 機能階層
１２〜１９、４０〜４２ フリップフロップ
３１ ダミーモジュール（フォルスパスであることを明示するためのモジュール）
１００ 半導体設計支援装置
１０１ ＲＴＬ読み込み部（論理回路読込手段）
１０２ 記述抽出部（記述抽出手段）
１０３ パス抽出部（経路抽出手段）
１０４ 論理合成部（論理合成手段）
１１１ ＲＴＬ記述データ（論理回路データ）
１１４ ネットリスト（ゲートレベル回路）
ａ〜ｅ、ｇ フォルスパス

Claims (6)

1. レジスタトランスファレベルで記述された論理回路において、
   電気信号がフリップフロップの入力端子へ入力される経路および電気信号が前記フリップフロップの出力端子へ出力される経路の少なくとも一方の経路にゲートレベル回路生成時に遅延時間の調整を必要としない経路である、フォルスパスであることを明示するためのモジュールを有していることを特徴とする論理回路。
2. 前記フォルスパスが、前段と後段とで同一のクロック信号にて動作するフリップフロップ間の経路であることを特徴とする請求項１に記載の論理回路。
3. 前記フォルスパスが、前段と後段とで異なるクロック信号にて動作するフリップフロップ間の経路であることを特徴とする請求項１または２に記載の論理回路。
4. 前記フォルスパスとする経路を明示するためのモジュールが、当該モジュールの入力と出力とで論理レベルと変化させないようにしたことを特徴とする請求項１乃至３のうちいずれか一項に記載の論理回路。
5. レジスタトランスファレベルで記述された論理回路データを読み込む論理回路読込手段と、
   前記論理回路読込手段が読み込んだ論理回路データから予め定めた所定の記述を抽出する記述抽出手段と、
   前記記述抽出手段が抽出した前記所定の記述を含むモジュールを通過する経路を抽出する経路抽出手段と、
   前記経路抽出手段が抽出した前記モジュールを通過する経路を遅延時間の調整を必要としない経路であるフォルスパスとして前記論理回路データからゲートレベル回路を生成する論理合成手段と、
   を有することを特徴とする半導体設計支援装置。
6. レジスタトランスファレベルで記述された論理回路データを読み込み、
   読み込んだ論理回路データから予め定めた所定の記述を抽出し、
   この抽出した前記所定の記述を含むモジュールを通過する経路を抽出し、そして、
   この抽出した前記モジュールを通過する経路を遅延時間の調整を必要としない経路であるフォルスパスとして前記論理回路データからゲートレベル回路を生成する
   ことを特徴とする半導体設計支援方法。

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