JP5115003B2 - 論理設計支援システム及びプログラム - Google Patents
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Description
12 RTL解析部
13 論理展開部
14 内部データ格納部
15 RTL出力部
16 出力RTL
Claims (4)
- Verilogを用いた論理設計を支援する論理設計支援システムであって、
generate構文の展開を指示するコメント文である専用コメントを含むRTLを入力RTLとし、該入力RTLから前記専用コメントを検出して展開対象のgenerate構文を取り出すRTL解析部と、
前記RTL解析部で取り出されたgenerate構文を展開する論理展開部と、
前記入力RTLのうち前記RTL解析部で取り出されなかった部分と前記論理展開部で展開されたものとをマージして出力RTLを生成して出力するRTL出力部と、
を有し、
前記専用コメントは、インスタンス名の生成フォーマットを指定する記載を含み、
前記論理展開部は、前記生成フォーマットに基づいて、前記generate構文を展開して得られるインスタンスに一意にインスタンス名を付与する、論理設計支援システム。 - 前記専用コメントは、前記展開対象のgenerate構文の直前に配置される展開開始の専用コメントと、前記展開対象のgenerate構文の直後に配置される展開終了の専用コメントとからなり、前記RTL解析部は、前記展開開始の専用コメントと前記展開終了の専用コメントとによって括られた部分を前記展開対象のgenerate構文として取り出す、請求項1に記載の論理設計支援システム。
- Verilogを用いた論理設計を支援する処理をコンピュータに実行させるプログラムであって、
前記コンピュータを、
generate構文の展開を指示するコメント文である専用コメントを含むRTLを入力RTLとし、該入力RTLから前記専用コメントを検出して展開対象のgenerate構文を取り出すRTL解析手段と、
前記RTL解析手段で出されたgenerate構文を展開する論理展開手段と、
前記入力RTLのうち前記RTL解析手段で取り出されなかった部分と前記論理展開手段で展開されたものとをマージして出力RTLを生成して出力するRTL出力手段と、
して機能させ、
前記専用コメントは、インスタンス名の生成フォーマットを指定する記載を含み、
前記論理展開手段は、前記生成フォーマットに基づいて、前記generate構文を展開して得られるインスタンスに一意にインスタンス名を付与する、プログラム。 - 前記専用コメントは、前記展開対象のgenerate構文の直前に配置される展開開始の専用コメントと、前記展開対象のgenerate構文の直後に配置される展開終了の専用コメントとからなり、前記RTL解析手段は、前記展開開始の専用コメントと前記展開終了の専用コメントとによって括られた部分を前記展開対象のgenerate構文として取り出す、請求項3に記載のプログラム。
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