JP2003216672A - 半導体回路設計支援装置及び方法、並びに半導体回路設計支援プログラム - Google Patents
半導体回路設計支援装置及び方法、並びに半導体回路設計支援プログラムInfo
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- JP2003216672A JP2003216672A JP2002011940A JP2002011940A JP2003216672A JP 2003216672 A JP2003216672 A JP 2003216672A JP 2002011940 A JP2002011940 A JP 2002011940A JP 2002011940 A JP2002011940 A JP 2002011940A JP 2003216672 A JP2003216672 A JP 2003216672A
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Abstract
(57)【要約】
【課題】 ＬＳＩなどの半導体回路設計において、非同
期パス解析の容易化と、論理合成時間の短縮を実現す
る。 【解決手段】 ＲＴＬ記述の回路データを読み込む手段
１１、該ＲＴＬ記述の回路データにもとづき回路中の非
同期パスを検出する手段１２、該検出された非同期パス
から配列を抽出する手段１３、該非同期パスを配列ごと
まとめて表示する手段１４、非同期パスをフォルスパス
として選択する手段１５、フォルスパスに対応する非同
期パスを回路最適化の対象からはずして、ＲＴＬ記述の
回路データからゲートレベルの回路を生成する手段１６
を設ける。
期パス解析の容易化と、論理合成時間の短縮を実現す
る。 【解決手段】 ＲＴＬ記述の回路データを読み込む手段
１１、該ＲＴＬ記述の回路データにもとづき回路中の非
同期パスを検出する手段１２、該検出された非同期パス
から配列を抽出する手段１３、該非同期パスを配列ごと
まとめて表示する手段１４、非同期パスをフォルスパス
として選択する手段１５、フォルスパスに対応する非同
期パスを回路最適化の対象からはずして、ＲＴＬ記述の
回路データからゲートレベルの回路を生成する手段１６
を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータを使
ってＬＳＩ等の半導体回路の設計を支援する技術に関
し、特に非同期パスを含む回路の設計支援技術に関す
る。
ってＬＳＩ等の半導体回路の設計を支援する技術に関
し、特に非同期パスを含む回路の設計支援技術に関す
る。
【０００２】
【従来の技術】半導体回路設計においては、特に非同期
パス箇所について細心の注意を払う必要がある。非同期
パスについて、図３を用いて説明する。図３において、
ｒｅｇＡ、ｒｅｇＢ、ｒｅｇＣはフリップフロップであ
る。また、ＣＫ１、ＣＫ２はそれぞれ異なるクロックで
あり、かつ非同期である。図４にＣＫ１とＣＫ２の位相
関係の一例を示す。ここで、二つのクロックが非同期で
あるとは、二つのクロックの立ち上がりエッジの位相関
係が、クロックサイクルごとに異なることを意味する。
例えば図４では、１クロックサイクル目においてＣＫ２
の立ち上がりエッジがＣＫ１の立ち上がりエッジよりも
先に発生している。しかし、２クロックサイクル目では
ＣＫ１の立ち上がりエッジのほうが先に発生している。
このように非同期クロック間に存在する組み合わせ回路
の部分を非同期パスと称す。図３では、組み合わせ回路
Ａの部分が非同期パスである。また、ｒｅｇＡとｒｅｇ
Ｂは開始フリップフロップ、ｒｅｇＣは終端フリップフ
ロップで、ＣＫ１は開始クロック、ＣＫ２は終端クロッ
クである。
パス箇所について細心の注意を払う必要がある。非同期
パスについて、図３を用いて説明する。図３において、
ｒｅｇＡ、ｒｅｇＢ、ｒｅｇＣはフリップフロップであ
る。また、ＣＫ１、ＣＫ２はそれぞれ異なるクロックで
あり、かつ非同期である。図４にＣＫ１とＣＫ２の位相
関係の一例を示す。ここで、二つのクロックが非同期で
あるとは、二つのクロックの立ち上がりエッジの位相関
係が、クロックサイクルごとに異なることを意味する。
例えば図４では、１クロックサイクル目においてＣＫ２
の立ち上がりエッジがＣＫ１の立ち上がりエッジよりも
先に発生している。しかし、２クロックサイクル目では
ＣＫ１の立ち上がりエッジのほうが先に発生している。
このように非同期クロック間に存在する組み合わせ回路
の部分を非同期パスと称す。図３では、組み合わせ回路
Ａの部分が非同期パスである。また、ｒｅｇＡとｒｅｇ
Ｂは開始フリップフロップ、ｒｅｇＣは終端フリップフ
ロップで、ＣＫ１は開始クロック、ＣＫ２は終端クロッ
クである。
【０００３】なお、図５に同期パスの例を示す。図５に
おいては、ｒｅｇＡとｒｅｇＢの開始フリップフロッ
プ、及びｒｅｇＣの終端フリップフロップには、ともに
同一のクロックＣＫ１が接続されている。この場合、組
み合わせ回路Ｂの部分は同期パスである。
おいては、ｒｅｇＡとｒｅｇＢの開始フリップフロッ
プ、及びｒｅｇＣの終端フリップフロップには、ともに
同一のクロックＣＫ１が接続されている。この場合、組
み合わせ回路Ｂの部分は同期パスである。
【０００４】回路中に非同期パスが存在する場合、様々
な理由により細心の注意を払い、非同期対策を回路的に
施す必要がある。しかし、回路中のどの部分に非同期パ
スが存在するのかを調べるの非常に困難である。従来は
ゲートレベルの回路データに対して、非同期パスの有無
についてソフトウェアを用いて調べていた。しかし、Ｒ
ＴＬ（Ｒｅｇｉｓｔｅｒ ｔｒａｎｓｆｅｒ Ｌｅｖｅ
ｌ：レジスタ転送レベル）記述による回路設計を実施し
ている現在、ＲＴＬ記述の回路データからゲートレベル
の回路を自動生成するまでにかなりの時間を要する。回
路設計の工期短縮のためにはＲＴＬにおいて非同期パス
を検出できる必要がある。
な理由により細心の注意を払い、非同期対策を回路的に
施す必要がある。しかし、回路中のどの部分に非同期パ
スが存在するのかを調べるの非常に困難である。従来は
ゲートレベルの回路データに対して、非同期パスの有無
についてソフトウェアを用いて調べていた。しかし、Ｒ
ＴＬ（Ｒｅｇｉｓｔｅｒ ｔｒａｎｓｆｅｒ Ｌｅｖｅ
ｌ：レジスタ転送レベル）記述による回路設計を実施し
ている現在、ＲＴＬ記述の回路データからゲートレベル
の回路を自動生成するまでにかなりの時間を要する。回
路設計の工期短縮のためにはＲＴＬにおいて非同期パス
を検出できる必要がある。
【０００５】そこで近年、ＲＴＬの回路データを読み込
み、非同期パスをレポートするツールが登場した。しか
し、従来のこの種ツールには、非同期パス表示が非常に
見にくいという欠点があった。一例として、図６の回路
について従来ツールにて非同期パスを表示した場合を図
７に示す。図７では、非同期パス中の開始フリップフロ
ップおよび終端フリップフロップを１ビットずつ表示し
ている。これでは、多ビットの配列（ベクタ）を含む非
同期パスが、多数の行にわたってレポートされ非常に見
にくくなる。
み、非同期パスをレポートするツールが登場した。しか
し、従来のこの種ツールには、非同期パス表示が非常に
見にくいという欠点があった。一例として、図６の回路
について従来ツールにて非同期パスを表示した場合を図
７に示す。図７では、非同期パス中の開始フリップフロ
ップおよび終端フリップフロップを１ビットずつ表示し
ている。これでは、多ビットの配列（ベクタ）を含む非
同期パスが、多数の行にわたってレポートされ非常に見
にくくなる。
【０００６】また、非同期パスは論理合成時にも問題と
なることがある。論理合成とは、ＲＴＬ記述の回路デー
タからゲートレベルの回路を自動的に生成する技術であ
り、論理合成ツールによって行われる。論理合成ツール
では、同期パスの場合は、図５に示したようなクロック
エッジＥ１とＥ２の時間幅ｔ内に、組み合わせ回路の遅
延がおさまるよう論理合成が実施される。これに対し、
非同期パスの場合は、図４に示したように、クロックＣ
Ｋ１とＣＫ２の立ち上がりエッジが最も接近する場合を
考え、このときの両エッジ間の時間幅ｔ内に、組み合わ
せ回路の遅延がおさまるよう論理合成が実施される。し
かし、このような短い遅延時間ｔをもつ組み合わせ回路
は実現不可能な場合がある。にもかかわらず、論理合成
ツールは組み合わせ回路の遅延をｔ以内におさめようと
長時間、回路の最適化を実施する。そして、最終的には
最適化をあきらめてしまう。これにより論理合成時間が
非常に長くなる。
なることがある。論理合成とは、ＲＴＬ記述の回路デー
タからゲートレベルの回路を自動的に生成する技術であ
り、論理合成ツールによって行われる。論理合成ツール
では、同期パスの場合は、図５に示したようなクロック
エッジＥ１とＥ２の時間幅ｔ内に、組み合わせ回路の遅
延がおさまるよう論理合成が実施される。これに対し、
非同期パスの場合は、図４に示したように、クロックＣ
Ｋ１とＣＫ２の立ち上がりエッジが最も接近する場合を
考え、このときの両エッジ間の時間幅ｔ内に、組み合わ
せ回路の遅延がおさまるよう論理合成が実施される。し
かし、このような短い遅延時間ｔをもつ組み合わせ回路
は実現不可能な場合がある。にもかかわらず、論理合成
ツールは組み合わせ回路の遅延をｔ以内におさめようと
長時間、回路の最適化を実施する。そして、最終的には
最適化をあきらめてしまう。これにより論理合成時間が
非常に長くなる。
【０００７】通常、非同期パスに関しては遅延がいくら
になってもよい場合が多い。この場合は、その非同期パ
スを回路最適化の対象からはずすように、論理合成ツー
ルにあらかじめ指示する方法がとられる。このように最
適化の対象外となるパスはフォルスパス（ｆａｌｓｅ
ｐａｔｈ）と呼ばれる。従来は、まず一度論理合成をし
てゲートレベルの回路を生成する。そして、ゲートレベ
ルの回路において非同期パスをみつけ、次回の論理合成
時にフォルスパスを論理合成ツールに指示していた。こ
のため初回の論理合成に多大な時間がかかる問題があっ
た。
になってもよい場合が多い。この場合は、その非同期パ
スを回路最適化の対象からはずすように、論理合成ツー
ルにあらかじめ指示する方法がとられる。このように最
適化の対象外となるパスはフォルスパス（ｆａｌｓｅ
ｐａｔｈ）と呼ばれる。従来は、まず一度論理合成をし
てゲートレベルの回路を生成する。そして、ゲートレベ
ルの回路において非同期パスをみつけ、次回の論理合成
時にフォルスパスを論理合成ツールに指示していた。こ
のため初回の論理合成に多大な時間がかかる問題があっ
た。
【０００８】
【発明が解決しようとする課題】本発明は、上記従来の
課題を解決するためになされたものであり、その第１の
目的は、ＲＴＬ記述の回路データを読み込み非同期パス
を検出して表示する場合に、非同期パスをわかりやすく
表示して、設計者の非同期パス解析を容易にすることに
ある。また、本発明の第２の目的は、ＲＴＬ記述の回路
データからゲートベルの回路を生成する論理合成におい
て、論理合成実施前にフォルスパスを指定するようにし
て、非同期パスを含む回路の論理合成時間を短縮するこ
とにある。
課題を解決するためになされたものであり、その第１の
目的は、ＲＴＬ記述の回路データを読み込み非同期パス
を検出して表示する場合に、非同期パスをわかりやすく
表示して、設計者の非同期パス解析を容易にすることに
ある。また、本発明の第２の目的は、ＲＴＬ記述の回路
データからゲートベルの回路を生成する論理合成におい
て、論理合成実施前にフォルスパスを指定するようにし
て、非同期パスを含む回路の論理合成時間を短縮するこ
とにある。
【０００９】
【課題を解決するための手段】本発明では、ＲＴＬ（レ
ジスタ転送レベル）記述の回路データを読み込む手段
と、前記ＲＴＬ記述の回路データにもとづき回路中の非
同期パスを検出する手段と、前記検出された非同期パス
中から配列を抽出する手段と、前記非同期パスを配列ご
とにまとめて表示する手段とを設けたことを主要な特徴
とする。
ジスタ転送レベル）記述の回路データを読み込む手段
と、前記ＲＴＬ記述の回路データにもとづき回路中の非
同期パスを検出する手段と、前記検出された非同期パス
中から配列を抽出する手段と、前記非同期パスを配列ご
とにまとめて表示する手段とを設けたことを主要な特徴
とする。
【００１０】また、本発明は、検出された非同期パスを
すべてフォルスパスとして選択する手段と、前記フォル
スパスに対応する非同期パスを回路最適化の対象からは
ずして、ＲＴＬ記述の回路データからゲートレベルの回
路を生成する手段とを有することを特徴とする。
すべてフォルスパスとして選択する手段と、前記フォル
スパスに対応する非同期パスを回路最適化の対象からは
ずして、ＲＴＬ記述の回路データからゲートレベルの回
路を生成する手段とを有することを特徴とする。
【００１１】また、本発明は、検出された非同期パスを
フォルスパス候補として表示し、前記フォルスパス候補
中から設計者が指定したものをフォルスパスとして選択
する手段と、前記選択されたフォルスパスに対応する非
同期パスを回路最適化の対象からはずして、ＲＴＬ記述
の回路データからゲートレベルの回路を生成する手段と
を有することを特徴とする。
フォルスパス候補として表示し、前記フォルスパス候補
中から設計者が指定したものをフォルスパスとして選択
する手段と、前記選択されたフォルスパスに対応する非
同期パスを回路最適化の対象からはずして、ＲＴＬ記述
の回路データからゲートレベルの回路を生成する手段と
を有することを特徴とする。
【００１２】
【発明の実施の形態】図１は本発明にかかる半導体回路
設計支援装置の一実施例を示す機能ブロック図である。
図１において、１０は半導体回路設計支援装置、２０は
ディスプレイ、３０はキーボード、４０はマウス、５０
はハードディスク等の記憶装置である。ここで、半導体
回路設計支援装置１０はＲＴＬ読み込み部１１、非同期
パス検出部１２、配列抽出部１３、非同期パス表示部１
４、フォルスパス選択部１５、及び論理合成部１６で構
成される。また、記憶装置５０は、設計対象のＲＴＬ記
述の回路データ５１、設計制約条件５２、ゲートライブ
ラリ５３等を格納している。さらに、記憶装置５０に
は、論理合成部１６で生成されたゲートレベルの論理回
路ネットリスト５４が格納される。
設計支援装置の一実施例を示す機能ブロック図である。
図１において、１０は半導体回路設計支援装置、２０は
ディスプレイ、３０はキーボード、４０はマウス、５０
はハードディスク等の記憶装置である。ここで、半導体
回路設計支援装置１０はＲＴＬ読み込み部１１、非同期
パス検出部１２、配列抽出部１３、非同期パス表示部１
４、フォルスパス選択部１５、及び論理合成部１６で構
成される。また、記憶装置５０は、設計対象のＲＴＬ記
述の回路データ５１、設計制約条件５２、ゲートライブ
ラリ５３等を格納している。さらに、記憶装置５０に
は、論理合成部１６で生成されたゲートレベルの論理回
路ネットリスト５４が格納される。
【００１３】図２に半導体回路設計支援装置１０の処理
フロー図を示す。図２中、ステップ１０１〜１０５は図
１のＲＴＬ読み込み部１１、非同期パス検出部１２、配
列抽出部１３、非同期パス表示部１４、フォルスパス選
択部１５での各処理に対応し、ステップ１０６、１０７
は論理合成部１６での処理に対応する。
フロー図を示す。図２中、ステップ１０１〜１０５は図
１のＲＴＬ読み込み部１１、非同期パス検出部１２、配
列抽出部１３、非同期パス表示部１４、フォルスパス選
択部１５での各処理に対応し、ステップ１０６、１０７
は論理合成部１６での処理に対応する。
【００１４】なお、図１で示した支援装置１０における
各処理部１１〜１６の一部もしくは全部の処理機能をコ
ンピュータプログラムで構成し、そのプログラムをコン
ピュータを用いて実行して本発明を実現することができ
ること、あるいは、図２で示した処理フローを同様にコ
ンピュータプログラムで構成し、そのプログラムをコン
ピュータに実行させることができることは言うまでもな
い。また、このコンピュータでその処理機能を実現する
ためのプログラム、あるいは、コンピュータにその処理
手順を実行させるためのプログラムを、そのコンピュー
タが読み取り可能な記録媒体、例えば、フロッピーディ
スク（登録商標）や、ＭＯ、ＲＯＭ、メモリカード、Ｃ
Ｄ、ＤＶＤ、リムーバブルディスクなどに記録して、保
存したり、提供したりすることができるとともに、イン
ターネット等のネットワークを通してそのプログラムを
配布したりすることが可能である。
各処理部１１〜１６の一部もしくは全部の処理機能をコ
ンピュータプログラムで構成し、そのプログラムをコン
ピュータを用いて実行して本発明を実現することができ
ること、あるいは、図２で示した処理フローを同様にコ
ンピュータプログラムで構成し、そのプログラムをコン
ピュータに実行させることができることは言うまでもな
い。また、このコンピュータでその処理機能を実現する
ためのプログラム、あるいは、コンピュータにその処理
手順を実行させるためのプログラムを、そのコンピュー
タが読み取り可能な記録媒体、例えば、フロッピーディ
スク（登録商標）や、ＭＯ、ＲＯＭ、メモリカード、Ｃ
Ｄ、ＤＶＤ、リムーバブルディスクなどに記録して、保
存したり、提供したりすることができるとともに、イン
ターネット等のネットワークを通してそのプログラムを
配布したりすることが可能である。
【００１５】以下、図１及び図２にもとづいて本発明の
実施例の動作を具体的に説明する。まず、ＲＴＬ読み込
み部１１は、記憶装置５０から設計対象のＲＴＬ記述の
回路データ５１を読み込む（ステップ１０１）。ここで
は、設計対象を図６に示した回路とする。図６の回路に
対応するＲＴＬ記述の一例を図８に示す。なお、図８で
は、クロックＣＫ３、ＣＫ４に関係する記述は省略して
ある。
実施例の動作を具体的に説明する。まず、ＲＴＬ読み込
み部１１は、記憶装置５０から設計対象のＲＴＬ記述の
回路データ５１を読み込む（ステップ１０１）。ここで
は、設計対象を図６に示した回路とする。図６の回路に
対応するＲＴＬ記述の一例を図８に示す。なお、図８で
は、クロックＣＫ３、ＣＫ４に関係する記述は省略して
ある。
【００１６】非同期パス検出部１２は、読み込まれたＲ
ＴＬ記述の回路データをもとに非同期パスを検出する
（ステップ１０２）。いま、図８のＲＴＬ記述におい
て、ｒｅｇＡ、ｒｅｇＢ、ｒｅｇＣ、ｒｅｇＸは論理合
成後にはフリップ・フロップになるものである。ｒｅｇ
Ｃのクロック信号がＣＫ２であることは、ＲＴＬ記述よ
り自明である。ここで、ｒｅｇＣへの代入式（２０６）
および条件式（２０５）から、ｒｅｇＣはｒｅｇＡ、ｒ
ｅｇＢ、ｒｅｇＸを入力とする組み合わせ回路によりｒ
ｅｇＣの信号が生成されることがわかる。また、代入式
（２０２）、（２０３）、（２０４）から、ｒｅｇＡ、
ｒｅｇＢ、ｒｅｇＸのクロック信号はＣＫ１であること
がわかる。よって、ｒｅｇＣとｒｅｇＡ間、ｒｅｇＣと
ｒｅｇＢ間、ｒｅｇＣとｒｅｇＸ間は、それぞれ非同期
パスであることが検出できる。
ＴＬ記述の回路データをもとに非同期パスを検出する
（ステップ１０２）。いま、図８のＲＴＬ記述におい
て、ｒｅｇＡ、ｒｅｇＢ、ｒｅｇＣ、ｒｅｇＸは論理合
成後にはフリップ・フロップになるものである。ｒｅｇ
Ｃのクロック信号がＣＫ２であることは、ＲＴＬ記述よ
り自明である。ここで、ｒｅｇＣへの代入式（２０６）
および条件式（２０５）から、ｒｅｇＣはｒｅｇＡ、ｒ
ｅｇＢ、ｒｅｇＸを入力とする組み合わせ回路によりｒ
ｅｇＣの信号が生成されることがわかる。また、代入式
（２０２）、（２０３）、（２０４）から、ｒｅｇＡ、
ｒｅｇＢ、ｒｅｇＸのクロック信号はＣＫ１であること
がわかる。よって、ｒｅｇＣとｒｅｇＡ間、ｒｅｇＣと
ｒｅｇＢ間、ｒｅｇＣとｒｅｇＸ間は、それぞれ非同期
パスであることが検出できる。
【００１７】配列抽出部１３は、検出された非同期パス
中から配列（ベクタ）を抽出する（ステップ１０３）。
ここで、ｒｅｇＸが２５６ビットの配列であることは、
図８の式（２０１）から明らかである。なお、ｒｅｇＡ
とｒｅｇＢはベクタが定義されておらず（スカラ）、１
ビットである。
中から配列（ベクタ）を抽出する（ステップ１０３）。
ここで、ｒｅｇＸが２５６ビットの配列であることは、
図８の式（２０１）から明らかである。なお、ｒｅｇＡ
とｒｅｇＢはベクタが定義されておらず（スカラ）、１
ビットである。
【００１８】非同期パス表示部１４は、検出された非同
期パスを配列ごとにまとめてディスプレイ２０に表示す
る（ステップ１０４）。図６の回路に対する非同期パス
の表示例を図９に示す。図９において、ｒｅｇＡとｒｅ
ｇＣ間及びｒｅｇＢとｒｅｇＣ間は、そのまま表示され
るが、ｒｅｇＸとｒｅｇＣ間は、配列ごとまとめて表示
されていることがわかる。
期パスを配列ごとにまとめてディスプレイ２０に表示す
る（ステップ１０４）。図６の回路に対する非同期パス
の表示例を図９に示す。図９において、ｒｅｇＡとｒｅ
ｇＣ間及びｒｅｇＢとｒｅｇＣ間は、そのまま表示され
るが、ｒｅｇＸとｒｅｇＣ間は、配列ごとまとめて表示
されていることがわかる。
【００１９】フォルスパス選択部１５では、検出された
すべての非同期パスをフォルスパスとして認識し、それ
ぞれ開始および終端のクロックの情報のみをディスプレ
イ２０に表示する。図１０にフォルスパスの表示例を示
す。図１０において、開始クロックがＣＫ１で終端クロ
ックがＣＫ２の部分は、図６におけるｒｅｇＡ、ｒｅｇ
Ｂ、ｒｅｇＸとｒｅｇＣ間の非同期パスを示している。
また、図１０では、図６の回路中には合計３種類の非同
期パスが存在しているとし、３つのパスすべてに対して
図中左端のチェックボックスにチェックが入っている。
これは、検出された非同期パスすべてをフォルスパスに
することを意味している。設計者は、フォルスパス表示
を見て、他の非同期パスをフォルスパスから除外する場
合は、キーボード３０やマウス４０を使って、図中左端
のチェックボックスのチェックをはずす。
すべての非同期パスをフォルスパスとして認識し、それ
ぞれ開始および終端のクロックの情報のみをディスプレ
イ２０に表示する。図１０にフォルスパスの表示例を示
す。図１０において、開始クロックがＣＫ１で終端クロ
ックがＣＫ２の部分は、図６におけるｒｅｇＡ、ｒｅｇ
Ｂ、ｒｅｇＸとｒｅｇＣ間の非同期パスを示している。
また、図１０では、図６の回路中には合計３種類の非同
期パスが存在しているとし、３つのパスすべてに対して
図中左端のチェックボックスにチェックが入っている。
これは、検出された非同期パスすべてをフォルスパスに
することを意味している。設計者は、フォルスパス表示
を見て、他の非同期パスをフォルスパスから除外する場
合は、キーボード３０やマウス４０を使って、図中左端
のチェックボックスのチェックをはずす。
【００２０】なお、フォルスパルス選択部１５では、デ
フォルトとして、すべての非同期パスに対してチエック
ボックスのチエックをはずしておく方式を採用してもよ
い。この場合、表示はフォルスパス候補を意味し、設計
者は該表示を見て、フォルスパス候補中から実際にフォ
ルスパスとすべき非同期パスに対するチエックボックス
にチエックを入れることになる。いずれにしろ、フォル
スパス選択部１５は、最終的にチエックボックスにチエ
ックが入っている非同期パスをフォルスパスとして選択
し、該フォルスパスの情報を論理合成部１６に渡す。
フォルトとして、すべての非同期パスに対してチエック
ボックスのチエックをはずしておく方式を採用してもよ
い。この場合、表示はフォルスパス候補を意味し、設計
者は該表示を見て、フォルスパス候補中から実際にフォ
ルスパスとすべき非同期パスに対するチエックボックス
にチエックを入れることになる。いずれにしろ、フォル
スパス選択部１５は、最終的にチエックボックスにチエ
ックが入っている非同期パスをフォルスパスとして選択
し、該フォルスパスの情報を論理合成部１６に渡す。
【００２１】論理合成部１６は、記憶装置５０から設計
対象のＲＴＬ記述の回路データ５１、設計制約条件５２
を入力し、ゲートライブラリ５３を参照しながら、該Ｒ
ＴＬ記述から、設計制約条件に従って自動的に論理合成
を実施してゲートレベルの回路を生成する（ステップ１
０６）。この時、論理合成部１６では、フォルスパス選
択部１５から渡されたフォルスパスの情報にもとづき、
その非同期パスを回路最適化の対象からはずしてゲート
レベルの回路を生成する。論理合成部１６は、生成した
ゲートレベルの回路データである論理回路ネットリスト
５４を記憶装置５０に格納する（ステップ１０７）。
対象のＲＴＬ記述の回路データ５１、設計制約条件５２
を入力し、ゲートライブラリ５３を参照しながら、該Ｒ
ＴＬ記述から、設計制約条件に従って自動的に論理合成
を実施してゲートレベルの回路を生成する（ステップ１
０６）。この時、論理合成部１６では、フォルスパス選
択部１５から渡されたフォルスパスの情報にもとづき、
その非同期パスを回路最適化の対象からはずしてゲート
レベルの回路を生成する。論理合成部１６は、生成した
ゲートレベルの回路データである論理回路ネットリスト
５４を記憶装置５０に格納する（ステップ１０７）。
【００２２】その後、論理回路ネットリストを用いて配
置・配線レイアウト設計、パターン生成等が実施される
が、これらは本発明と直接関係するところでないので説
明は省略する。
置・配線レイアウト設計、パターン生成等が実施される
が、これらは本発明と直接関係するところでないので説
明は省略する。
【００２３】図１１に本発明が適用されるコンピュータ
システムの構成例を示す。ハードディスク５０にはＲＴ
Ｌ記述の回路データ、設計制約条件、ゲートライブラリ
などに加えて、半導体回路設計支援プログラムが記憶さ
れている。ＣＰＵ１００は、ハードディスク５０から該
支援プログラムをメモリ１１０に読み込み、それを実行
することで、ＲＴＬ記述の回路データの読み込み、非同
期パス検出、配列抽出、非同期パス表示、フォルスパス
選択、論理合成等の処理が行われる。この時、メモリ１
１０は作業用メモリとして使用される。また、ディスプ
レイ２０には非同期パスが配列ごとにまとめて表示さ
れ、さらに、フォルスパスが表示される。設計者は、デ
ィスプレイ２０の表示を見て、キーボード３０やマウス
４０を使ってフォルスパスにするかどうかを指定する。
システムの構成例を示す。ハードディスク５０にはＲＴ
Ｌ記述の回路データ、設計制約条件、ゲートライブラリ
などに加えて、半導体回路設計支援プログラムが記憶さ
れている。ＣＰＵ１００は、ハードディスク５０から該
支援プログラムをメモリ１１０に読み込み、それを実行
することで、ＲＴＬ記述の回路データの読み込み、非同
期パス検出、配列抽出、非同期パス表示、フォルスパス
選択、論理合成等の処理が行われる。この時、メモリ１
１０は作業用メモリとして使用される。また、ディスプ
レイ２０には非同期パスが配列ごとにまとめて表示さ
れ、さらに、フォルスパスが表示される。設計者は、デ
ィスプレイ２０の表示を見て、キーボード３０やマウス
４０を使ってフォルスパスにするかどうかを指定する。
【００２４】
【発明の効果】本発明の半導体回路設計支援装置及び方
法によれば、次のような効果が得られる。 (１) 非同期パスの開始フリップフロップと終端フリッ
プフロップを、配列ごとにまとめて表示することによ
り、非同期パス解析が容易になる。 (２) すべての非同期パスを論理合成実施前にフォルス
パスとして自動的に指定できることで、論理合成時間の
短縮が期待できる。 (３) 設計者により一部あるいは全部の非同期パスを論
理合成実施前にフォルスパスとして任意に指定できるこ
とにより、論理合成時間の短縮が期待できるとともに、
自在の回路最適化が可能になる。
法によれば、次のような効果が得られる。 (１) 非同期パスの開始フリップフロップと終端フリッ
プフロップを、配列ごとにまとめて表示することによ
り、非同期パス解析が容易になる。 (２) すべての非同期パスを論理合成実施前にフォルス
パスとして自動的に指定できることで、論理合成時間の
短縮が期待できる。 (３) 設計者により一部あるいは全部の非同期パスを論
理合成実施前にフォルスパスとして任意に指定できるこ
とにより、論理合成時間の短縮が期待できるとともに、
自在の回路最適化が可能になる。
【図１】本発明の半導体回路設計支援装置の一実施例の
機能ブロック図である。
機能ブロック図である。
【図２】図１の半導体回路設計支援装置の処理フロー例
である。
である。
【図３】非同期パスの一例を示す図である。
【図４】図３の非同期クロックを示す図である。
【図５】同期パスの一例を示す図である。
【図６】非同期パスを含む回路の一例である。
【図７】従来の非同期パスの表示例である。
【図８】図６に対するＲＴＬ記述の一例である。
【図９】本発明による非同期パスの表示例である。
【図１０】フォルスパス表示・選択の一例である。
【図１１】本発明で使用されるコンピュータシステムの
ハードウエア構成例を示す図である。
ハードウエア構成例を示す図である。
１０ 半導体回路設計支援装置
１１ ＲＴＬ読み込み部
１２ 非同期パス検出部
１３ 配列抽出部
１４ 非同期パス表示部
１５ フォルスパス選択部
１６ 論理合成部
２０ ディスプレイ
３０ キーボード
４０ マウス
５０ 記憶装置（ハードディスク）
５１ ＲＴＬ記述データ
５２ 設計制約条件
５３ ゲートライブラリ
５４ 論理回路ネットリスト
Claims (5)
- 【請求項１】 ＲＴＬ（レジスタ転送レベル）記述の回
路データを読み込む手段と、前記ＲＴＬ記述の回路デー
タにもとづき回路中の非同期パスを検出する手段と、前
記検出された非同期パス中から配列を抽出する手段と、
前記非同期パスを配列ごとにまとめて表示する手段とを
有することを特徴とする半導体回路設計支援装置。 - 【請求項２】 請求項１記載の半導体回路設計支援装置
において、検出された非同期パスをフォルスパスとして
選択する手段と、前記フォルスパスに対応する非同期パ
スを回路最適化の対象からはずして、前記ＲＴＬ記述の
回路データからゲートレベルの回路を生成する手段とを
有することを特徴とする半導体回路設計支援装置。 - 【請求項３】 請求項１記載の半導体回路設計支援装置
において、検出された非同期パスをフォルスパス候補と
して表示し、前記フォルスパス候補中から設計者が指定
したものをフォルスパスとして選択する手段と、前記選
択されたフォルスパスに対応する非同期パスを回路最適
化の対象からはずして、ＲＴＬ記述の回路データからゲ
ートレベルの回路を生成する手段とを有することを特徴
とする半導体回路設計支援装置。 - 【請求項４】 コンピュータ利用の半導体回路設計支援
方法であって、ＲＴＬ記述の回路データを読み込むステ
ップと、前記ＲＴＬ記述の回路データにもとづき回路中
の非同期パスを検出するステップと、前記検出された非
同期パスから配列を抽出するステップと、前記非同期パ
スを配列ごとまとめて表示するステップと、非同期パス
をフォルスパスとして選択するステップと、前記フォル
スパスに対応する非同期パスを回路最適化の対象からは
ずして、ＲＴＬ記述の回路データからゲートレベルの回
路を生成するステップとを有することを特徴とする半導
体回路設計支援方法。 - 【請求項５】 請求項４記載の半導体回路設計支援方法
をコンピュータで実行させるための半導体回路設計支援
プログラム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002011940A JP2003216672A (ja) | 2002-01-21 | 2002-01-21 | 半導体回路設計支援装置及び方法、並びに半導体回路設計支援プログラム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002011940A JP2003216672A (ja) | 2002-01-21 | 2002-01-21 | 半導体回路設計支援装置及び方法、並びに半導体回路設計支援プログラム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003216672A true JP2003216672A (ja) | 2003-07-31 |
Family
ID=27649294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002011940A Pending JP2003216672A (ja) | 2002-01-21 | 2002-01-21 | 半導体回路設計支援装置及び方法、並びに半導体回路設計支援プログラム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003216672A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7350162B2 (en) | 2005-03-28 | 2008-03-25 | Fujitsu Limited | Structure analytic program |
| JP2008226069A (ja) * | 2007-03-15 | 2008-09-25 | Ricoh Co Ltd | 論理回路、半導体設計支援装置および半導体設計支援方法 |
| JP2013145476A (ja) * | 2012-01-16 | 2013-07-25 | Casio Comput Co Ltd | 半導体回路設計支援装置及び方法、並びに半導体回路設計支援プログラム |
| US8898601B2 (en) | 2012-07-23 | 2014-11-25 | Kabushiki Kaisha Toshiba | Logic circuit design method, logic circuit design program, and logic circuit design system |
| WO2015062013A1 (en) * | 2013-10-31 | 2015-05-07 | Jasper Design Automation, Inc. | Data propagation analysis for debugging a circuit design |
| US9817930B1 (en) | 2014-12-31 | 2017-11-14 | Cadence Design Systems Inc. | Method, system, and computer program product for verifying an electronic circuit design with a graph-based proof flow |
| CN109901049A (zh) * | 2019-01-29 | 2019-06-18 | 厦门码灵半导体技术有限公司 | 检测集成电路用时序路径中异步路径的方法、装置 |
-
2002
- 2002-01-21 JP JP2002011940A patent/JP2003216672A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7350162B2 (en) | 2005-03-28 | 2008-03-25 | Fujitsu Limited | Structure analytic program |
| JP2008226069A (ja) * | 2007-03-15 | 2008-09-25 | Ricoh Co Ltd | 論理回路、半導体設計支援装置および半導体設計支援方法 |
| JP2013145476A (ja) * | 2012-01-16 | 2013-07-25 | Casio Comput Co Ltd | 半導体回路設計支援装置及び方法、並びに半導体回路設計支援プログラム |
| US8522175B2 (en) | 2012-01-16 | 2013-08-27 | Casio Computer Co., Ltd. | Semiconductor circuit design supporting apparatus and method, and non-transitory computer-readable medium |
| US8898601B2 (en) | 2012-07-23 | 2014-11-25 | Kabushiki Kaisha Toshiba | Logic circuit design method, logic circuit design program, and logic circuit design system |
| WO2015062013A1 (en) * | 2013-10-31 | 2015-05-07 | Jasper Design Automation, Inc. | Data propagation analysis for debugging a circuit design |
| US10078714B2 (en) | 2013-10-31 | 2018-09-18 | Cadence Design Systems, Inc. | Data propagation analysis for debugging a circuit design |
| US9817930B1 (en) | 2014-12-31 | 2017-11-14 | Cadence Design Systems Inc. | Method, system, and computer program product for verifying an electronic circuit design with a graph-based proof flow |
| CN109901049A (zh) * | 2019-01-29 | 2019-06-18 | 厦门码灵半导体技术有限公司 | 检测集成电路用时序路径中异步路径的方法、装置 |
| CN109901049B (zh) * | 2019-01-29 | 2021-05-04 | 厦门码灵半导体技术有限公司 | 检测集成电路用时序路径中异步路径的方法、装置 |
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