JP2006195898A - 信号伝播経路描画装置、その描画方法及びプログラム - Google Patents
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Abstract
【解決手段】 半導体集積回路のチップ上にセルが配置されたデザインデータとチップにおけるタイミング制約の情報に基づいて、クリティカル・パスを検出するクリティカル・パス検出部13と、このクリティカル・パス検出部13により検出されたクリティカル・パスのうち、経路の一定以上の区間が共通するパスである互いに類似するパスを1本のパスで代表させて代表クリティカル・パスを抽出する代表クリティカル・パス抽出部14と、この代表クリティカル・パス抽出部14により抽出された代表クリティカル・パスを、各代表クリティカル・パスに類似する他のクリティカル・パスの情報を反映させて描画する代表クリティカル・パス画像生成部15とを備える。
【選択図】 図1
Description
2.レイアウト担当者が、チップ全体のフロアプランに基づき、マニュアル操作で、I/O(Input/Output)セル、ハード・コア、SRAM(Static Random Access Memory)、レジスタ・アレイ(Register Array)等のマクロ・セルをチップ上に配置(レイアウト)する。
3.コンピュータにて実行されるレイアウト・ツールが、タイミングや配線性の最適化を図りながら、上記ネットリストに含まれるその他のゲート(基本セル)をチップ上に配置(レイアウト)する。
4.コンピュータにて実行されるタイミング・ツールが、セルがレイアウトされた後のデザインデータに対し、タイミング・ジョブを実行し、パス(信号伝播経路)ごとのタイミング・レポート(エンドポイント・レポート等)を出力する(パスは、信号が伝播する経路であり、始点と呼ばれるゲートのピン(通常ラッチのクロック・ピン)に始まり、途中いくつかのゲートのピンを通り、終点と呼ばれるゲートのピン(通常ラッチのデータ・ピン)に終わる)。
5.レイアウト担当者が、ステップ4の出力結果を参照し、規定のタイミング内に信号を伝達できない(間に合っていない)パス(クリティカル・パス)に関して、発生原因を解析、特定する。
6.ステップ5の解析において、クリティカル・パスの発生原因がフロアプランにあれば、ステップ3まで戻り、フロアプランを修正することになる。論理的にパスが深すぎることが原因である場合は、ステップ1に戻り、ネットリストを変更する。簡単な変更で収束できそうならば、後続のプロセス(説明は省略)に進む。
図1は、本実施形態によるクリティカル・パス表示装置の機能構成を示す図である。
図1に示すクリティカル・パス表示装置100は、各種の演算処理を実行するデータ処理装置10と、データ処理装置10による処理の実行に用いられ生成されたデータを保持する記憶装置20と、データ処理装置10により生成された画像を表示するディスプレイ装置30とを備える。このクリティカル・パス表示装置100は、パーソナルコンピュータやワークステーション、その他のコンピュータシステムにて実現される。
図2に示すコンピュータは、演算手段であるCPU(Central Processing Unit:中央処理装置)101と、M/B(マザーボード)チップセット102およびCPUバスを介してCPU101に接続されたメインメモリ103と、同じくM/Bチップセット102およびAGP(Accelerated Graphics Port)を介してCPU101に接続されたビデオカード104と、PCI(Peripheral Component Interconnect)バスを介してM/Bチップセット102に接続された磁気ディスク装置(HDD)105、ネットワークインタフェース106と、さらにこのPCIバスからブリッジ回路107およびISA(Industry Standard Architecture)バスなどの低速なバスを介してM/Bチップセット102に接続されたフレキシブルディスクドライブ108およびキーボードやマウス等の入力デバイス109とを備える。また、ビデオカード104にはディスプレイ装置30が接続されている。
図3に示すように、クリティカル・パス記憶部23には、個々のクリティカル・パスを識別するためのパス番号(Path Number)と、各クリティカル・パスが通るゲートピンのリストとが登録されたテーブルが格納される。パス番号としては、例えば、エンドポイント・レポートが作成される際に各クリティカル・パスに振られる番号(Path Number)を用いることができる。
図5に示す画像において、各代表クリティカル・パスは、チップ上での位置を表す線と、この線に付されたパス番号によって示されている。複数の線が交差してもどの代表クリティカル・パスを表す線かを識別できるように、各線は色分けして表示される。そして、画面の左側に代表クリティカル・パスの線と同色でパス番号が列記されている。また、各線の太さによって、各代表クリティカル・パスが何本の類似のクリティカル・パスを代表しているかが示される。すなわち、共通の区間を持つクリティカル・パスの数が多いほど、表示される線の太さが太くなる。
図7は、代表クリティカル・パス抽出部14の動作を説明するフローチャートである。
図7を参照すると、代表クリティカル・パス抽出部14は、まずクリティカル・パス記憶部23から全てのクリティカル・パスの情報(パス番号およびパスが通るゲートピンのリスト)を読み込む(ステップ701)。そして、代表クリティカル・パス抽出部14は、読み込んだ情報に基づき、最も規定のタイミング条件から遅れているパス(ワースト・クリティカル・パス)に着目する(ステップ702)。なお、このワースト・クリティカル・パスは、エンドポイント・レポートの1番目のパスに相当する。
図9に示すように、セグメント−頻出カウントテーブルには、代表クリティカル・パスを構成するセグメントとその頻出カウントとが登録される。図9のテーブルにおいて、パス番号2のクリティカル・パスのセグメントgatepin2_2:gatepin2_3とパス番号1のクリティカル・パスのセグメントgatepin1_2:gatepin1_3とが同一であるため、セグメントgatepin1_2:gatepin1_3の頻出カウントの値が「2」となっている。
このように、本実施形態における代表クリティカル・パスの抽出は、規定のタイミング条件から最も遅れているクリティカル・パスから順に処理を行っている。したがって、代表クリティカル・パスに抽出されたパスは、類似するクリティカル・パスのうちで、規定のタイミング条件から最も遅れているパスということになる。
図10は、代表クリティカル・パステーブルの構成例を示す図である。
図10に示すように、代表クリティカル・パステーブルには、代表クリティカル・パスのパス番号と、そのパスが通るセグメントのリストとが登録される。
図11を参照すると、代表クリティカル・パス画像生成部15は、まず、配置・論理接続情報記憶部21、クリティカル・パス記憶部23および代表クリティカル・パス記憶部24から情報を取得する(ステップ1101)。そして、描画する(すなわち代表クリティカル・パステーブルに登録されている)代表クリティカル・パスの本数分の色相を用意する(ステップ1102)。
Claims (20)
- 半導体集積回路のチップ上にセルが配置されたデザインデータと当該チップにおけるタイミング制約の情報に基づいて、クリティカル・パスを検出するクリティカル・パス検出部と、
前記クリティカル・パス検出部により検出されたクリティカル・パスのうち、経路の一定以上の区間が共通するパスである互いに類似するパスを1本のパスで代表させて代表クリティカル・パスを抽出する代表クリティカル・パス抽出部と、
前記代表クリティカル・パス抽出部により抽出された代表クリティカル・パスを、各代表クリティカル・パスに類似する他のクリティカル・パスの情報を反映させて描画するパス画像生成部と
を備えることを特徴とする信号伝播経路描画装置。 - 前記代表クリティカル・パス抽出部は、前記互いに類似するクリティカル・パスのうちで、信号の伝達が規定のタイミング条件から最も遅れているパスを代表クリティカル・パスとして抽出することを特徴とする請求項1に記載の信号伝播経路描画装置。
- 前記パス画像生成部は、類似する他のクリティカル・パスの数に応じて、異なる太さの線で前記代表クリティカル・パスを描画することを特徴とする請求項1に記載の信号伝播経路描画装置。
- 前記代表クリティカル・パス抽出部は、クリティカル・パスを、パスが通る始点から終点までの複数のゲートピンのうち、隣り合うゲートピンどうしの間の区間であるセグメントに分割し、当該セグメントごとに、当該セグメントを通るクリティカル・パスの数を計数し、
前記パス画像生成部は、前記代表クリティカル・パスの前記セグメントごとに、前記代表クリティカル・パス抽出部により計数された値に応じて異なる太さの線で描画することを特徴とする請求項1に記載の信号伝播経路描画装置。 - 前記パス画像生成部は、前記代表クリティカル・パスごとに異なる色の線で描画することを特徴とする請求項1に記載の信号伝播経路描画装置。
- 前記パス画像生成部は、描画された前記代表クリティカル・パスの線の近傍に、当該代表クリティカル・パスに付与されているパス番号を表記することを特徴とする請求項1に記載の信号伝播経路描画装置。
- 前記パス画像生成部は、描画された前記代表クリティカル・パスの線の始点および終点の位置に、それぞれ始点を表すマークおよび終点を表すマークを描画することを特徴とする請求項1に記載の信号伝播経路描画装置。
- 半導体集積回路のチップ上にセルが配置されたデザインデータと当該チップにおけるタイミング制約の情報に基づいて、クリティカル・パスを検出するクリティカル・パス検出手段と、
前記クリティカル・パス検出手段により検出されたクリティカル・パスのうち、経路の一定以上の区間が共通するパスである互いに類似するパスを1本のパスで代表させて代表クリティカル・パスを抽出し、当該代表クリティカル・パスを表示する代表クリティカル・パス表示手段と
を備えることを特徴とする信号伝播経路描画装置。 - 前記代表クリティカル・パス表示手段は、類似する他のクリティカル・パスの数に応じて、異なる太さの線で前記代表クリティカル・パスを描画することを特徴とする請求項8に記載の信号伝播経路描画装置。
- 前記代表クリティカル・パス表示手段は、前記代表クリティカル・パスが通る始点から終点までの複数のゲートピンのうちで隣り合うゲートピンどうしの間の区間であるセグメントごとに、当該セグメントを通るクリティカル・パスの数に応じて線の異なる太さの線で表示することを特徴とする請求項8に記載の信号伝播経路描画装置。
- 前記代表クリティカル・パス表示手段は、複数の前記代表クリティカル・パスを、各々異なる色の線で表示することを特徴とする請求項8に記載の信号伝播経路描画装置。
- 前記代表クリティカル・パス表示手段は、表示画面の適当な場所に、個々の前記代表クリティカル・パスに付与されているパス番号を、対応する当該代表クリティカル・パスの線と同じ色で表示することを特徴とする請求項11に記載の信号伝播経路描画装置。
- コンピュータにより半導体集積回路の信号伝播経路を描画する方法であって、
前記コンピュータが、半導体集積回路のチップ上にセルが配置されたデザインデータと当該チップにおけるタイミング制約の情報に基づいて、クリティカル・パスを検出し、記憶装置に格納する第1のステップと、
前記コンピュータが、前記記憶装置から前記クリティカル・パスを読み出し、当該クリティカル・パスのうち、経路の一定以上の区間が共通するパスである互いに類似するパスを1本のパスで代表させて代表クリティカル・パスを抽出し、前記記憶装置に格納する第2のステップと、
前記コンピュータが、前記記憶装置から前記代表クリティカル・パスを読み出し、当該代表クリティカル・パスを、各代表クリティカル・パスに類似する他のクリティカル・パスの情報を反映させて描画する第3のステップと
を含むことを特徴とする信号伝播経路描画方法。 - 前記第2のステップでは、前記コンピュータが、前記互いに類似するクリティカル・パスのうちで、信号の伝達が規定のタイミング条件から最も遅れているパスを代表クリティカル・パスとして抽出することを特徴とする請求項13に記載の信号伝播経路描画方法。
- 前記第3のステップでは、前記コンピュータが、類似する他のクリティカル・パスの数に応じて、異なる太さの線で前記代表クリティカル・パスを描画することを特徴とする請求項13に記載の信号伝播経路描画方法。
- 前記第2のステップでは、前記コンピュータが、クリティカル・パスを、パスが通る始点から終点までの複数のゲートピンのうち、隣り合うゲートピンどうしの間の区間であるセグメントに分割し、当該セグメントごとに、当該セグメントを通るクリティカル・パスの数を計数し、
前記第3のステップでは、前記コンピュータが、前記代表クリティカル・パスの前記セグメントごとに、前記第2のステップで計数された値に応じて異なる太さの線で描画することを特徴とする請求項13に記載の信号伝播経路描画方法。 - コンピュータに、
半導体集積回路のチップ上にセルが配置されたデザインデータと当該チップにおけるタイミング制約の情報に基づいて、クリティカル・パスを検出し、記憶装置に格納する第1の処理と、
前記記憶装置から前記クリティカル・パスを読み出し、当該クリティカル・パスのうち、経路の一定以上の区間が共通するパスである互いに類似するパスを1本のパスで代表させて代表クリティカル・パスを抽出し、前記記憶装置に格納する第2の処理と、
前記記憶装置から前記代表クリティカル・パスを読み出し、当該代表クリティカル・パスを、各代表クリティカル・パスに類似する他のクリティカル・パスの情報を反映させて描画する第3の処理と
を実行させることを特徴とするプログラム。 - 前記第2の処理では、前記互いに類似するクリティカル・パスのうちで、信号の伝達が規定のタイミング条件から最も遅れているパスを代表クリティカル・パスとして抽出する処理を前記コンピュータに実行させることを特徴とする請求項17に記載のプログラム。
- 前記第3の処理では、類似する他のクリティカル・パスの数に応じて、異なる太さの線で前記代表クリティカル・パスを描画する処理を前記コンピュータに実行させることを特徴とする請求項17に記載のプログラム。
- 前記第3の処理では、前記代表クリティカル・パスの前記セグメントごとに、前記第2の処理で計数された値に応じて異なる太さの線で描画する処理を前記コンピュータに実行させることを特徴とする請求項17に記載のプログラム。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005009304A JP4082616B2 (ja) | 2005-01-17 | 2005-01-17 | 信号伝播経路描画装置、その描画方法及びプログラム |
US11/328,708 US7421674B2 (en) | 2005-01-17 | 2006-01-10 | Apparatus and method for analyzing post-layout timing critical paths |
US12/139,358 US7712063B2 (en) | 2005-01-17 | 2008-06-13 | Apparatus for analyzing post-layout timing critical paths |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005009304A JP4082616B2 (ja) | 2005-01-17 | 2005-01-17 | 信号伝播経路描画装置、その描画方法及びプログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006195898A true JP2006195898A (ja) | 2006-07-27 |
JP4082616B2 JP4082616B2 (ja) | 2008-04-30 |
Family
ID=36801924
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005009304A Expired - Fee Related JP4082616B2 (ja) | 2005-01-17 | 2005-01-17 | 信号伝播経路描画装置、その描画方法及びプログラム |
Country Status (2)
Country | Link |
---|---|
US (2) | US7421674B2 (ja) |
JP (1) | JP4082616B2 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7356793B2 (en) * | 2004-07-12 | 2008-04-08 | International Business Machines Corporation | Genie: a method for classification and graphical display of negative slack timing test failures |
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JP4082616B2 (ja) * | 2005-01-17 | 2008-04-30 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 信号伝播経路描画装置、その描画方法及びプログラム |
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-
2005
- 2005-01-17 JP JP2005009304A patent/JP4082616B2/ja not_active Expired - Fee Related
-
2006
- 2006-01-10 US US11/328,708 patent/US7421674B2/en active Active
-
2008
- 2008-06-13 US US12/139,358 patent/US7712063B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US7712063B2 (en) | 2010-05-04 |
US20090007040A1 (en) | 2009-01-01 |
JP4082616B2 (ja) | 2008-04-30 |
US7421674B2 (en) | 2008-09-02 |
US20060190884A1 (en) | 2006-08-24 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070921 |
|
A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20071227 |
|
A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20080123 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080129 |
|
RD14 | Notification of resignation of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7434 Effective date: 20080204 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080207 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110222 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110222 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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LAPS | Cancellation because of no payment of annual fees |