JP2010271853A - 検証支援プログラム、検証支援装置、および検証支援方法 - Google Patents

Abstract

【課題】論理シミュレーション前に、順序回路セルの前段に接続されている多入力セルがグリッチ発生回路であるか否かを判定することにより、設計検証の効率化を図ること。
【解決手段】検証対象回路のネットリストＮＬから、まだ選択されていない順序回路セルを選択し、その前段に接続されている多入力セルを探索する。選択された順序回路セルのタイミング値と、探索された多入力セルの最小パス遅延値を比較し、探索された多入力セルがグリッチ発生回路であるか否かを判定する。ネットリストＮＬの全ての順序回路セルが選択され、ネットリストＮＬ内の全てのグリッチ発生回路を検出した後に、判定結果６０７の全てを出力する。判定結果として、グリッチ発生回路の識別情報、および選択された順序回路セルの識別情報を出力する。また、判定結果として、選択された順序回路セルを含む回路ブロックの最終段のセルまたは論理回路の出力端子の識別情報を出力する。
【選択図】図６

Description

本開示技術は、半導体集積回路の設計段階での検証を支援する検証支援プログラム、検証支援装置、および検証支援方法に関する。

従来のネットリストの検証方法では、たとえばデザイン・ルール・チェッカーなどの静的検証ツールを用いて、検証対象回路に応じた設計条件が記載されたファイルを参照し、たとえば多入力セルごとに、信号競合発生の有無や、配線の接続状態等を確認している。

また、論理シミュレーションを行う場合、対象回路の入力信号ごとに複数のテストパターンを準備する。そして、各テストパターンの出力信号が、それぞれ所望のたとえば遅延時間等の条件を満たしているかを検証することで、対象回路が所望の動作を行うか否かを確認している（たとえば、下記特許文献１を参照。）。

特開平７−３１１７９１号公報

しかしながら、上述した従来技術では、静的検証ツールを用いて検証する場合、静的検証ツールは、設計条件が記載されたファイルに沿って、対象回路の回路構造を確認するのみで、対象回路で発生するグリッチ（ショートパルス）を検出することができないという問題があった。

また、論理シミュレーションにおいてたとえば多入力セルにグリッチが発生し、この多入力セルの後段に接続された順序回路セルにスローブエラーが発生した場合、回路設計またはテストパターンを修正し、再度、論理シミュレーションを行う必要があった。そのため、回路規模が数万ゲートを超える大規模な論理回路を検証する場合、論理シミュレーションの検証時間が増大してしまうという問題があった。

本開示技術は、上述した従来技術による問題点を解消するため、設計検証の効率化を図ることができる検証支援プログラム、検証支援装置、および検証支援方法を提供することを目的とする。

上述した課題を解決し、目的を達成するため、検証支援プログラム、検証支援装置、および検証支援方法は、順序回路セルごとに入力データがセット状態に保持される時間と複数入力を持つ多入力セルごとに入出力に要する時間とを記憶するライブラリにアクセス可能なコンピュータを、以下のように機能させる。対象回路の回路情報の中から任意の順序回路セルを選択し、選択された順序回路セルの前段に接続されている多入力セルを前記回路情報の中から探索し、選択された順序回路セルに入力されるデータがセット状態に保持される時間および探索された多入力セルの入出力に要する時間と、を前記ライブラリから抽出し、抽出された時間どうしを比較することにより、前記多入力セルがグリッチ発生回路であるか否かを判定し、判定された判定結果を出力することを特徴とする。

本検証支援プログラム、検証支援装置、および検証支援方法によれば、設計検証の効率化を図ることができるという効果を奏する。

検証対象回路の回路構成の一例を示す説明図である。 検証対象回路の回路構成の部分拡大図である。 実施の形態にかかる検証支援装置のハードウェア構成を示すブロック図である。 最小パス遅延値テーブルの記憶内容を示す説明図である。 タイミングテーブルの記憶内容を示す説明図である。 実施の形態にかかる検証支援装置の機能的構成を示すブロック図である。 実施の形態にかかる検証支援装置による検証支援処理手順を示すフローチャート（その１）である。 実施の形態にかかる検証支援装置による検証支援処理手順を示すフローチャート（その２）である。

以下に添付図面を参照して、この発明にかかる検証支援プログラム、検証支援装置、および検証支援方法の好適な実施の形態を詳細に説明する。まず、検証対象回路の回路構成について説明する。

（検証対象回路の回路構成）
図１は、検証対象回路の回路構成の一例を示す説明図である。図１において、検証対象回路１１０は、複数の回路ブロック１００を備えている。回路ブロック１００は、組み合わせ回路セル１０１と、順序回路セル１０２とをそれぞれ複数備えている。組み合わせ回路セル１０１は、たとえばゲート回路セルや加算器セル等の図示省略する多入力セルと、たとえばバッファ回路等の図示省略する１入力セルとを備えている。

各セルどうしは、複数のネット１０３によって、回路ブロック１００の設計条件に応じた順番でそれぞれ接続されている。たとえば順序回路セル１０２は、その前段に配置される組み合わせ回路セル１０１の最終段１０４に接続されている。

図２は、検証対象回路の回路構成の部分拡大図である。図２において、組み合わせ回路セル１０１の最終段１０４には、たとえば多入力セル２０１が備えられている。多入力セル２０１と順序回路セル１０２との間に、たとえば１入力セル２０２が接続されていてもよい。

すなわち、回路ブロック１００は、順序回路セル１０２の前段に、多入力セル２０１または１入力セル２０２を介して多入力セル２０１が接続された構成が連続して接続された回路構成を有する。多入力セル２０１と順序回路セル１０２との間に、複数の１入力セル２０２が連続して接続されていてもよい。

（検証支援装置のハードウェア構成）
図３は、実施の形態にかかる検証支援装置のハードウェア構成を示すブロック図である。図３において、検証支援装置は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）３０１と、ＲＯＭ（Ｒｅａｄ‐Ｏｎｌｙ Ｍｅｍｏｒｙ）３０２と、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）３０３と、磁気ディスクドライブ３０４と、磁気ディスク３０５と、光ディスクドライブ３０６と、光ディスク３０７と、ディスプレイ３０８と、Ｉ／Ｆ（Ｉｎｔｅｒｆａｃｅ）３０９と、キーボード３１０と、マウス３１１と、スキャナ３１２と、プリンタ３１３と、を備えている。また、各構成部はバス３００によってそれぞれ接続されている。

ここで、ＣＰＵ３０１は、検証支援装置の全体の制御を司る。ＲＯＭ３０２は、ブートプログラムなどのプログラムを記憶している。ＲＡＭ３０３は、ＣＰＵ３０１のワークエリアとして使用される。磁気ディスクドライブ３０４は、ＣＰＵ３０１の制御にしたがって磁気ディスク３０５に対するデータのリード／ライトを制御する。磁気ディスク３０５は、磁気ディスクドライブ３０４の制御で書き込まれたデータを記憶する。

光ディスクドライブ３０６は、ＣＰＵ３０１の制御にしたがって光ディスク３０７に対するデータのリード／ライトを制御する。光ディスク３０７は、光ディスクドライブ３０６の制御で書き込まれたデータを記憶したり、光ディスク３０７に記憶されたデータをコンピュータに読み取らせたりする。

ディスプレイ３０８は、カーソル、アイコンあるいはツールボックスをはじめ、文書、画像、機能情報などのデータを表示する。このディスプレイ３０８は、たとえば、ＣＲＴ、ＴＦＴ液晶ディスプレイ、プラズマディスプレイなどを採用することができる。

Ｉ／Ｆ３０９は、通信回線を通じてＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＷＡＮ（Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）、インターネットなどのネットワーク３１４に接続され、このネットワーク３１４を介して他の装置に接続される。そして、Ｉ／Ｆ３０９は、ネットワーク３１４と内部のインターフェースを司り、外部装置からのデータの入出力を制御する。Ｉ／Ｆ３０９には、たとえばモデムやＬＡＮアダプタなどを採用することができる。

キーボード３１０は、文字、数字、各種指示などの入力のためのキーを備え、データの入力をおこなう。また、タッチパネル式の入力パッドやテンキーなどであってもよい。マウス３１１は、カーソルの移動や範囲選択、あるいはウィンドウの移動やサイズの変更などをおこなう。ポインティングデバイスとして同様に機能を備えるものであれば、トラックボールやジョイスティックなどであってもよい。

スキャナ３１２は、画像を光学的に読み取り、検証支援装置内に画像データを取り込む。なお、スキャナ３１２は、ＯＣＲ（Ｏｐｔｉｃａｌ Ｃｈａｒａｃｔｅｒ Ｒｅａｄｅｒ）機能を持たせてもよい。また、プリンタ３１３は、画像データや文書データを印刷する。プリンタ３１３には、たとえば、レーザプリンタやインクジェットプリンタを採用することができる。

（検証支援装置のアクセス可能なライブラリの記憶構成）
次に、検証支援装置がアクセスするライブラリの記憶構成について説明する。ライブラリは、最小パス遅延値テーブルとタイミングテーブルとを有する。最小パス遅延値テーブルとタイミングテーブルは、具体的には、たとえば、図３に示したＲＯＭ３０２、ＲＡＭ３０３、磁気ディスク３０５などの記憶装置によりその機能を実現する。

図４は、最小パス遅延値テーブルの記憶内容を示す説明図である。最小パス遅延値テーブルとは、多入力セルの最小パス遅延値を読み出すためのテーブルである。図４において、最小パス遅延値テーブル４００は、多入力セル名項目と、Ｓｅｔｕｐ規格値項目と、Ｈｏｌｄ規格値項目を有し、多入力セル２０１ごとに、多入力セル名、Ｓｅｔｕｐ規格値、およびＨｏｌｄ規格値がレコード化されている。たとえば検証対象回路１１０に備えられた全ての多入力セル２０１について、多入力セル２０１ごとに、レコード４００−１〜４００−ｘｘ，…を保持している。

ここで、多入力セル名とは、多入力セルを特定する識別情報である。たとえば、ＡＮＤ回路やＯＲ回路など異なる論理で区分けしてもよく、さらに、ＡＮＤ回路どうしでもインスタンスが異なれば、インスタンス別に区分けしてもよい。また、Ｓｅｔｕｐ規格値およびＨｏｌｄ規格値は、入力ごとに記憶されている。

Ｓｅｔｕｐ規格値とは、入力端子Ａ_nから出力端子Ｘまでのアップ側のパス遅延値である。パス遅延値とは、入出力に要する時間である。Ｈｏｌｄ規格値とは、入力端子Ａ_nから出力端子Ｘまでのダウン側のパス遅延値である。

また、各レコード４００−１〜４００−ｘｘ，…のＳｅｔｕｐ規格値およびＨｏｌｄ規格値のうち、最小の値が、その多入力セル２０１の最小パス遅延値となる。したがって、最小パス遅延値テーブル４００には、多入力セル２０１ごとにＳｅｔｕｐ規格値およびＨｏｌｄ規格値のうち最小の値のみを記憶しておくこととしてもよい。

図５は、タイミングテーブルの記憶内容を示す説明図である。タイミングテーブルとは、順序回路セル１０２ごとにタイミング値を読み出すためのテーブルである。図５において、タイミングテーブル５００は、ＦＦ規格値項目とクロックとデータ間のＳｅｔｕｐ規格値とＨｏｌｄ規格値の和（以下、「Ｓ／Ｈ規格値の和」とする）項目とを有する。そして、順序回路セル１０２ごとに、ＦＦ規格値およびＳ／Ｈ規格値の和がレコード化されている。タイミングテーブル５００は、たとえば、ＦＦ１〜ＦＦｘｘｘごとにレコード５００−１〜５００−ｘｘｘを有する。

ＦＦ規格値は、順序回路セル１０２の識別情報（順序回路セルのセル種や順序回路セルのインスタンス名）である。Ｓ／Ｈ規格値の和は、順序回路セル１０２の入力データがセット状態に保持される時間（タイミング値）である。

また、タイミングテーブル５００に代えて、順序回路セル１０２の遅延情報を記録したスタンダード・ディレイ・フォーマット（ＳＤＦ）ファイルを、検証支援装置がアクセスするライブラリに記憶させてもよい。

（検証支援装置の機能的構成）
図６は、実施の形態にかかる検証支援装置の機能的構成を示すブロック図である。検証支援装置６００は、選択部６０１と、探索部６０２と、抽出部６０３と、判定部６０４と、出力部６０５と、を含む構成である。選択部６０１〜出力部６０５は、具体的には、たとえば、図３に示したＲＯＭ３０２、ＲＡＭ３０３、磁気ディスク３０５、光ディスク３０７などの記憶装置に記憶されたプログラムをＣＰＵ３０１に実行させることにより、または、Ｉ／Ｆ３０９により、その機能を実現する。

選択部６０１は、検証対象回路のネットリストＮＬから順序回路セル１０２を選択する機能を有する。具体的には、たとえば、選択部６０１は、ネットリストＮＬから、まだ選択されていない順序回路セル１０２の識別情報（たとえばインスタンス名）を読み出す。なお、読み出された順序回路セル１０２の識別情報は、ＲＡＭ３０３、磁気ディスク３０５、光ディスク３０７などの記憶領域に記憶される。

探索部６０２は、選択部６０１によって選択された順序回路セル１０２の前段に接続されている多入力セル２０１をネットリストＮＬから探索する機能を有する。具体的には、たとえば、順序回路セル１０２の前段に接続されている多入力セル２０１を探索する。より具体的には、順序回路セル１０２の入力から探索を開始し、多入力セル２０１が見つかるまでバックトレースする。パスの始点までバックトレースしても多入力セル２０１が見つからなかった場合は、その区間には多入力セル２０１がないことがわかる。なお、探索結果は、ＲＡＭ３０３、磁気ディスク３０５、光ディスク３０７などの記憶領域に記憶される。

また、探索部６０２は、選択部６０１によって選択された順序回路セル１０２から後段以降のパスおよびそのパスの到達点を探索することとしてもよい。到達点とは、順序回路セル１０２を含む回路ブロック１００の範囲で探索するならば、回路ブロック１００の最終段のセルを示す。また、検証対象回路の範囲で探索するならば検証対象回路１１０の出力端子を示す。具体的には、たとえば、選択部６０１によって選択された順序回路セル１０２を含むパスの回路ブロック１００の最終段のセルや、検証対象回路１１０の出力端子を探索する。

これにより、探索された多入力セル２０１からのグリッチが選択された順序回路セル１０２が与えられる場合、選択された順序回路セル１０２からの出力はグリッチの影響を受けた出力となり、後段に伝搬される。したがって、選択された順序回路セル１０２を含むパスの回路ブロック１００の最終段のセルや、検証対象回路１１０の出力端子を探索することで、グリッチの影響を受ける出力先を特定することができる。これにより、設計者は、出力先を重点的にチェックすることで、論理シミュレーションを効率よく実行することができる。

抽出部６０３は、選択された順序回路セル１０２のタイミング値と、探索部６０２によって探索された多入力セル２０１の最小パス遅延値を、ライブラリ６０６から抽出する機能を有する。具体的には、たとえば、抽出部６０３は、ライブラリ６０６に記憶されている最小パス遅延値テーブル４００を参照する。そして、探索された多入力セル２０１の識別情報が記憶されているレコード４００−ｘｘを参照して、Ｓｅｔｕｐ規格値およびＨｏｌｄ規格値のうち最小の値を読み出す。

また、抽出部６０３は、ライブラリ６０６に記憶されているタイミングテーブル５００を参照する。そして、選択された順序回路セル１０２の識別情報が記憶されているレコード５００−ｘｘｘを参照して、Ｓ／Ｈ規格値の和を読み出す。なお、抽出されたデータは、ＲＡＭ３０３、磁気ディスク３０５、光ディスク３０７などの記憶領域に記憶される。

判定部６０４は、抽出部６０３によって抽出された順序回路セル１０２のタイミング値と多入力セル２０１の最小パス遅延値とを比較し、探索された多入力セル２０１がグリッチ発生回路であるか否かを判定する機能を有する。具体的には、たとえば、多入力セル２０１の最小パス遅延値が順序回路セル１０２のタイミング値以上の値となる場合、その多入力セル２０１はグリッチが発生する回路（グリッチ発生回路）であると判定する。一方、そうでない場合は、グリッチが発生しない正常な回路として扱う。なお、判定結果は、ＲＡＭ３０３、磁気ディスク３０５、光ディスク３０７などの記憶領域に記憶される。

出力部６０５は、判定部６０４によって判定された判定結果６０７を出力する機能を有する。具体的には、たとえば、判定部６０４によってグリッチ発生回路であると判定された多入力セル２０１の識別情報、および選択部６０１によって選択された順序回路セル１０２の識別情報のうち少なくとも一つを、判定結果６０７として出力する。

また、選択部６０１によって選択された順序回路セル１０２を含むパスの回路ブロック１００の最終段のセルまたは検証対象回路１１０の出力端子の識別情報を、判定結果６０７として出力してもよい。出力形式としては、たとえば、ディスプレイ３０８への表示、プリンタ３１３への印刷出力、Ｉ／Ｆ３０９による外部装置への送信がある。また、ＲＡＭ３０３、磁気ディスク３０５、光ディスク３０７などの記憶領域に記憶することとしてもよい。

（検証支援プログラムの処理手順）
図７および図８は、実施の形態にかかる検証支援装置６００による検証支援処理手順を示すフローチャートである。図７において、まず、検証対象回路のネットリストＮＬをテーブルから読み出し、たとえば、ＲＡＭ３０３、磁気ディスク３０５、光ディスク３０７などの記憶領域に記憶する（ステップＳ７０１）。

ネットリストＮＬに、まだ選択されていない順序回路セル１０２がある場合（ステップＳ７０２：Ｙｅｓ）、その順序回路セル１０２の中の一つを、選択部６０１によりネットリストＮＬから選択する（ステップＳ７０３）。

ステップＳ７０３において選択された順序回路セル１０２を、探索部６０２における選択中のセルとする。そして、探索部６０２により、選択中のセルの前段のセルの識別情報をネットリストＮＬから読み出す（ステップＳ７０４）。

選択中のセルの前段のセルが多入力セル２０１である場合（ステップＳ７０５：Ｙｅｓ）、抽出部６０３により、ステップＳ７０３において選択された順序回路セル１０２のタイミング値を、タイミングテーブル５００から読み出す。また、探索された多入力セル２０１の最小パス遅延値を、最小パス遅延値テーブル４００から読み出す（ステップＳ７０６）。

判定部６０４により、探索された多入力セル２０１がグリッチ発生回路であると判定された場合（ステップＳ７０７：Ｙｅｓ）、この多入力セル２０１の識別情報を、判定結果６０７として記憶領域に保存する（ステップＳ７０８）。

また、ステップＳ７０３において選択された順序回路セル１０２の識別情報と、この順序回路セル１０２を含むパスの回路ブロック１００の最終段のセルまたは検証対象回路１１０の出力端子の識別情報を、ネットリストＮＬから読み出す（ステップＳ７０９）。

そして、ステップＳ７０９においてネットリストＮＬから読み出した識別情報を、判定結果６０７として記憶領域に保存する（ステップＳ７１０）。このあと、ステップＳ７０２に戻る。

一方、ステップＳ７０５において、探索された前段のセルが多入力セル２０１ではないと判断された場合（ステップＳ７０５：Ｎｏ）、さらに、この前段のセルが入力端子であるか否かを判断する。または、この前段のセルが、ステップＳ７０３において選択された順序回路セル１０２以外の順序回路セルであるか否かを判断する（ステップＳ７１１）。

ここで、ステップＳ７１１において、前段のセルが入力端子および他の順序回路セルではないと判断された場合（ステップＳ７１１：Ｎｏ）、この前段のセルを、探索部６０２における選択中のセルとして（ステップＳ７１２）、ステップＳ７０４に戻る。また、前段のセルが入力端子または他の順序回路セルであると判断された場合（ステップＳ７１１：Ｙｅｓ）、ステップＳ７０２に戻る。

また、ステップＳ７０７において、多入力セル２０１がグリッチ発生回路ではないと判定された場合（ステップＳ７０７：Ｎｏ）においても、ステップＳ７０２に戻る。

上述したステップＳ７０２〜Ｓ７１２の処理を繰り返し、ステップＳ７０２において、ネットリストＮＬのすべての順序回路セル１０２が選択されていると判断された場合（ステップＳ７０２：Ｎｏ）、出力部６０５により、判定結果６０７のすべてを出力する（ステップＳ７１３）。これにより、一連の処理を終了する。

以上説明したように、検証支援プログラム、検証支援装置、および検証支援方法によれば、順序回路セル１０２の前段に接続された多入力セル２０１がグリッチ発生回路であるか否かを判定することにより、論理シミュレーション前に、検証対象回路の回路情報の中で、グリッチが発生する箇所を検出することができる。これにより、論理シミュレーションにおける検証時間の短縮化を図ることができる。

また、順序回路セル１０２の前段以前において、多入力セル２０１が検出されるまで多入力セルを探索することにより、論理シミュレーション前に、グリッチ発生回路を漏れなく検出することができる。

また、グリッチ発生回路であると判定された多入力セル２０１または選択された順序回路セル１０２に関する情報を出力することにより、論理シミュレーション前に、グリッチ発生回路またはスローブエラーが発生する順序回路セル１０２を発見することができる。

また、多入力セル２０１がグリッチ発生回路であると判定された場合、選択された順序回路セル１０２から後段以降のパスおよびそのパスの到達点を探索し、さらに、探索された到達点を出力することにより、次に示すような効果を得ることができる。

論理シミュレーション前に、グリッチ発生回路の後段に接続された順序回路セル１０２が含まれるパスで、出力信号が途絶する可能性がある回路ブロック１００の最終段のセルまたは検証対象回路１１０の出力端子を発見することができる。

また、タイミングテーブル５００に代えて、スタンダード・ディレイ・フォーマット（ＳＤＦ）ファイルを参照することにより、より実際の動作に近い状態の設計条件で、検証支援装置６００を検証することができる。

なお、本実施の形態で説明した検証支援方法は、予め用意されたプログラムをパーソナル・コンピュータやワークステーション等のコンピュータで実行することにより実現することができる。本検証支援プログラムは、ハードディスク、フレキシブルディスク、ＣＤ−ＲＯＭ、ＭＯ、ＤＶＤ等のコンピュータで読み取り可能な記録媒体に記録され、コンピュータによって記録媒体から読み出されることによって実行される。また本検証支援プログラムは、インターネット等のネットワークを介して配布してもよい。

６００ 検証支援装置
６０１ 選択部
６０２ 探索部
６０３ 抽出部
６０４ 判定部
６０５ 出力部
６０６ ライブラリ
６０７ 判定結果
ＮＬ ネットリスト

Claims (6)

1. 順序回路セルごとに入力データがセット状態に保持される時間と複数入力を持つ多入力セルごとに入出力に要する時間とを記憶するライブラリにアクセス可能なコンピュータを、
   対象回路の回路情報の中から任意の順序回路セルを選択する選択手段、
   前記選択手段によって選択された順序回路セルの前段に接続されている多入力セルを前記回路情報の中から探索する探索手段、
   前記選択された順序回路セルに入力されるデータがセット状態に保持される時間および前記探索手段によって探索された多入力セルの入出力に要する時間と、を前記ライブラリから抽出する抽出手段、
   前記抽出手段によって抽出された時間どうしを比較することにより、前記多入力セルがグリッチ発生回路であるか否かを判定する判定手段、
   前記判定手段によって判定された判定結果を出力する出力手段、
   として機能させることを特徴とする検証支援プログラム。
2. 前記探索手段は、
   前記選択された順序回路セルの前段以前において、前記多入力セルが検出されるまで前記多入力セルを探索することを特徴とする請求項１に記載の検証支援プログラム。
3. 前記出力手段は、
   前記判定手段によって前記グリッチ発生回路であると判定された多入力セルまたは前記選択された順序回路セルに関する情報を出力することを特徴とする請求項１または２に記載の検証支援プログラム。
4. 前記探索手段は、
   前記選択された順序回路セルから後段以降の経路および当該経路の到達点を探索し、
   前記出力手段は、
   前記判定手段によって前記多入力セルが前記グリッチ発生回路であると判定された場合、さらに、前記探索手段によって探索された到達点を出力することを特徴とする請求項１〜３のいずれか一つに記載の検証支援プログラム。
5. 順序回路セルごとに入力データがセット状態に保持される時間と複数入力を持つ多入力セルごとに入出力に要する時間とを記憶するライブラリにアクセス可能なコンピュータを、
   対象回路の回路情報の中から任意の順序回路セルを選択する選択手段と、
   前記選択手段によって選択された順序回路セルの前段に接続されている多入力セルを前記回路情報の中から探索する探索手段と、
   前記選択された順序回路セルに入力されるデータがセット状態に保持される時間および前記探索手段によって探索された多入力セルの入出力に要する時間と、を前記ライブラリから抽出する抽出手段と、
   前記抽出手段によって抽出された時間どうしを比較することにより、前記多入力セルがグリッチ発生回路であるか否かを判定する判定手段と、
   前記判定手段によって判定された判定結果を出力する出力手段と、
   を備えたことを特徴とする検証支援装置。
6. 順序回路セルごとに入力データがセット状態に保持される時間と複数入力を持つ多入力セルごとに入出力に要する時間とを記憶するライブラリにアクセス可能なコンピュータを、
   対象回路の回路情報の中から任意の順序回路セルを選択する選択工程と、
   前記選択工程によって選択された順序回路セルの前段に接続されている多入力セルを前記回路情報の中から探索する探索工程と、
   前記選択された順序回路セルに入力されるデータがセット状態に保持される時間および前記探索工程によって探索された多入力セルの入出力に要する時間と、を前記ライブラリから抽出する抽出工程と、
   前記抽出工程によって抽出された時間どうしを比較することにより、前記多入力セルがグリッチ発生回路であるか否かを判定する判定工程と、
   前記判定工程によって判定された判定結果を出力する出力工程と、
   を含むことを特徴とする検証支援方法。

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