KR101117397B1 - Ｌｓｉ 시험 장치, ｌｓｉ 시험 방법, 및 ｌｓｉ 시험 프로그램을 기록한 기록 매체 - Google Patents

Ｌｓｉ 시험 장치, ｌｓｉ 시험 방법, 및 ｌｓｉ 시험 프로그램을 기록한 기록 매체 Download PDF

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Abstract

테스트 합성전 넷리스트에 테스트 회로를 삽입하고, 이에 따라 얻어진 테스트 합성후 넷리스트에 기초하여 일부의 게이티드 클록 버퍼만을 동시에 활성화시키는 테스트 패턴을 생성한다. 그 테스트 패턴을 이용하여 테스트 합성후 넷리스트로 이루어지는 회로를 시뮬레이션하고, 이에 따라 얻어진 동작률 정보에 기초하여 전압 강하량을 해석한다. 그 해석에 의해 얻어진 전압 강하량이 시스템 동작 시의 전압 강하량 이하가 되도록, 게이티드 클록 버퍼의 활성화율을 변경하여, LSI의 고속 시험을 수행한다.

Description

ＬＳＩ 시험 장치, ＬＳＩ 시험 방법, 및 ＬＳＩ 시험 프로그램을 기록한 기록 매체{LSI TEST APPARATUS, LSI TEST METHOD, AND RECORDING MEDIUM HAVING LSI TEST PROGRAM}
본 발명은 LSI 시험 장치, LSI 시험 방법, LSI 시험 프로그램, 및 상기 프로그램을 기록한 기록 매체에 관한 것이다.
LSI(대규모 집적 회로) 칩의 시험으로서, 축퇴 고장 시험에 부가하여 LSI의 시스템 동작 스피드에서의 고속 시험(TDT: Transision Delay Test)이 요구되고 있다. 통상, LSI에는, 시스템 동작(사용자 모드 동작) 시에 동작할 필요가 없는 회로 블록에의 클록 신호의 공급을 정지하기 위해, 게이티드 클록(gated clock) 기술이 마련되어 있다.
도 11은 테스트 합성전의 LSI 회로 구성을 도시하는 도면이다. 도 11에 도시하는 바와 같이, LSI의 전체 회로(1)는 복수의 게이티드 클록 버퍼(2a, 2b)와, 각 게이티드 클록 버퍼(2a, 2b)에 클록 신호를 공급하는 PLL 회로(3)와, 각 게이티드 클록 버퍼(2a, 2b)로부터 클록 신호가 공급되며, 플립플롭(4) 및 메모리(5)로 이루어지는 복수의 회로 블록(6a, 6b)과, 각 게이티드 클록 버퍼(2a, 2b)를 각각 제어하는 복수의 인에이블 제어 회로(EN Logic)(7)를 갖는다.
도 11에 도시하는 구성에 있어서, 예컨대 시스템 동작 시에, 한 회로 블록(6a)이 동작하고, 다른 회로 블록(6b)이 동작하지 않는 경우, 그 동작하는 회로 블록(6a)에 접속된 게이티드 클록 버퍼(2a)는 상기 회로 블록(6a)에 클록 신호를 공급한다. 한편, 동작하지 않는 회로 블록(6b)에 접속된 게이티드 클록 버퍼(2b)는 상기 회로 블록(6b)에의 클록 신호의 공급을 정지한다.
도 12는 종래의 시험 방법에 따른 테스트 합성후의 LSI 회로 구성을 도시하는 도면이다. 도 12에 도시하는 바와 같이, 테스트 합성에 의해, LSI의 전체 회로(1)에는, DFT(Design For Test) 컨트롤러(DFT Controller)(8), 마스크 회로(9) 및 PLL 바이패스용 셀렉터(10)가 삽입된다. 마스크 회로(9)는 각 인에이블 제어 회로(7)와 각 게이티드 클록 버퍼(2a, 2b)의 인에이블 제어 단자(EN) 사이에 삽입된다. 테스트 시에는, DFT 컨트롤러(8)에 의해, 모든 마스크 회로(9)가 항상 액티브 상태로 고정되기 때문에, 모든 회로 블록(6a, 6b)의 플립플롭(4) 및 메모리(5)에는 항상 클록 신호가 계속해서 공급된다. 즉, LSI 회로 전체가 거의 동시에 동작하는 것이 된다.
그런데, 게이티드 클록 기술을 도입한 집적 회로로서, 스캔 시험 회로를 구비한 반도체 집적 회로가 공지되어 있다. 예컨대 반도체 집적 회로는, 논리 회로와, 상기 논리 회로의 출력을 클록 신호에 동기하여 취입하는 플립플롭 회로와, 상기 플립플롭 회로에 상기 클록 신호의 공급을 정지하는 클록 정지 신호를 생성하는 마스크 회로를 구비하고, 상기 논리 회로와 상기 플립플롭 회로에서 스캔 패스를 형성하는 스캔 시험 기능을 구비하는 반도체 집적 회로로서, 통상 동작 모드 시에 는, 상기 마스크 회로가 상기 플립플롭 회로에의 상기 클록의 공급을 정지하며, 스캔 시험 모드 시에는, 상기 마스크 회로의 동작에 상관없이 상기 플립플롭 회로에의 상기 클록 신호의 공급을 허용하고, 상기 플립플롭 회로가 상기 마스크 회로의 스캔 시험을 위한 스캔 패스를 형성하는 것을 특징으로 한다(하기 특허 문헌 1 참조).
[특허 문헌 1] 일본 특허 공개 제2006-38831호 공보
[발명이 해결하고자 하는 과제]
전술한 바와 같이, 종래의 시험 방법에서는, LSI 회로 전체가 거의 동시에 동작하고, 고속 시험의 경우에는, 또한 회로 전체가 고속으로 동작하기 때문에, 테스트 시의 소비 전력이 시스템 동작 시의 소비 전력보다 커지며, 큰 전압 강하가 발생하는 경우가 있다. 통상, LSI의 전원 설계는, 시스템 동작 시의 전압 강하량 등을 고려하여 시스템 동작 시에 문제없이 동작하도록 설계된다. 그 때문에, 고속 시험 시에 시스템 동작 시보다도 큰 전압 강하가 발생하면, 고속 시험을 수행할 수 없다고 하는 문제점이 있다.
본 발명은, 상기에 감안하여 이루어진 것으로, 고속 시험 시의 전압 강하를 시스템 동작 시에 상정되는 전압 강하보다 작게 함으로써 고속 시험을 수행할 수 있는 LSI 시험 장치, LSI 시험 방법, LSI 시험 프로그램, 및 기록 매체를 제공하는 것을 목적으로 한다.
[과제를 해결하기 위한 수단]
전술한 과제를 해결하고, 목적을 달성하기 위해, 본 발명은, 테스트 합성전 넷리스트(net-list)에 테스트 회로를 삽입하며, 이에 따라 얻어진 테스트 합성후 넷리스트에 기초하여 일부의 게이티드 클록 버퍼만을 동시에 활성화시키는 테스트 패턴을 생성하고, 그 테스트 패턴을 이용하여 테스트 합성후 넷리스트로 이루어지는 회로를 시뮬레이션하며, 이에 따라 얻어진 동작률 정보에 기초하여 전압 강하량을 해석하는 것을 특징으로 한다. 그리고, 그 해석에 의해 얻어진 전압 강하량이 시스템 동작 시의 전압 강하량 이하가 되도록, 게이티드 클록 버퍼의 활성화율을 변경하여, LSI의 고속 시험을 수행하는 것을 특징으로 한다.
또한, 테스트 패턴을 생성할 때에는, 동시에 활성화시켜도 되는 게이티드 클록 버퍼의 개수나 비율에 기초하여 테스트 패턴을 생성하여도 좋다. 또한, 레이아웃 배치 정보에 기초하여 동시에 활성화시켜도 되는 게이티드 클록 버퍼를 선택하도록 하여도 좋다.
본 발명에 따르면, LSI의 고속 시험 시에, 그 전압 강하량이 시스템 동작 시의 전압 강하량 이하가 되도록, 일부의 게이티드 클록 버퍼만을 동시에 활성화시키는 테스트 패턴을 이용함으로써, 고속 시험 시의 전압 강하량이 시스템 동작 시의 전압 강하량 이하가 된다.
[발명의 효과]
본 발명에 따른 LSI 시험 장치, LSI 시험 방법, LSI 시험 프로그램, 및 기록 매체는 LSI의 고속 시험 시의 전압 강하를 시스템 동작 시에 상정되는 전압 강하보다 작게 할 수 있기 때문에, 고속 시험을 수행할 수 있다고 하는 효과를 발휘한다.
도 1은 본 발명의 실시형태에 따른 LSI 시험 장치의 하드웨어 구성을 도시하는 블록도이다.
도 2는 본 발명의 실시형태에 따른 LSI 시험 장치의 기능적 구성을 도시하는 블록도이다.
도 3은 본 발명의 실시형태에 따른 LSI 시험 장치에 의한 테스트 합성후의 LSI 회로 구성의 일례를 도시하는 도면이다.
도 4는 도 3에 도시하는 테스트 합성후의 회로 구성에 있어서의 테스트 회로의 진리값표의 일례를 도시하는 도면이다.
도 5는 도 3에 도시하는 테스트 합성후의 회로 구성에 의해 고속 시험을 수행할 때의 동작 패턴을 도시하는 도면이다.
도 6은 본 발명의 실시형태에 따른 LSI 시험 장치에 의한 테스트 합성후의 LSI 회로 구성의 다른 예를 도시하는 도면이다.
도 7은 도 6에 도시하는 테스트 합성후의 회로 구성에 있어서의 테스트 회로의 진리값표의 일례를 도시하는 도면이다.
도 8은 도 6에 도시하는 테스트 합성후의 회로 구성에 의해 고속 시험을 수행할 때의 동작 패턴을 도시하는 도면이다.
도 9는 본 발명의 실시형태에 따른 LSI 시험 장치의 고속 시험 단계의 일례를 도시하는 흐름도.
도 10은 본 발명의 실시형태에 따른 LSI 시험 장치의 고속 시험 단계의 다른 예를 도시하는 흐름도.
도 11은 테스트 합성전의 LSI 회로 구성을 도시하는 도면이다.
도 12는 종래의 시험 방법에 따른 테스트 합성후의 LSI 회로 구성을 도시하는 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
11: 테스트 회로 합성부 12: 테스트 패턴 생성부
13: 시뮬레이션부 14: 전원 해석부
22: PLL 바이패스용 셀렉터
23: 게이티드 클록 인에이블 설정용 플립플롭
24: 마스크 회로 25: 셀렉터
26: DFT 컨트롤러 52: 카운터
53: 디코더
이하에, 본 발명에 따른 LSI 시험 장치, LSI 시험 방법, LSI 시험 프로그램, 및 기록 매체의 실시예를 도면에 기초하여 상세하게 설명한다. 또, 이 실시예에 의해 본 발명이 한정되지는 않는다.
(LSI 시험 장치의 하드웨어 구성)
우선, 본 발명의 실시형태에 따른 LSI 시험 장치의 하드웨어 구성에 대해 설명한다. 도 1은 본 발명의 실시형태에 따른 LSI 시험 장치의 하드웨어 구성을 도시하는 블록도이다.
도 1에 도시하는 바와 같이, LSI 시험 장치는, CPU(101)와, ROM(102)과, RAM(103)과, HDD(하드 디스크 드라이브)(104)와, HD(하드 디스크)(105)와, FDD(플렉시블 디스크 드라이브)(106)와, 착탈 가능한 기록 매체의 일례로서의 FD(플렉시블 디스크)(107)와, 디스플레이(108)와, I/F(인터페이스)(109)와, 키보드(110)와, 마우스(111)와, 스캐너(112)와, 프린터(113)를 구비하고 있다. 또한, 각 구성부는 버스(100)에 의해 각각 접속되어 있다.
여기서, CPU(101)는 LSI 시험 장치의 전체의 제어를 담당한다. ROM(102)은 부트 프로그램 등의 프로그램을 기억하고 있다. RAM(103)은 CPU(101)의 작업 영역(work area)으로서 사용된다. HDD(104)는 CPU(101)의 제어에 따라 HD(105)에 대한 데이터의 리드/라이트를 제어한다. HD(105)는 HDD(104)의 제어에 의해 기록된 데이터를 기억한다.
FDD(106)는 CPU(101)의 제어에 따라 FD(107)에 대한 데이터의 리드/라이트를 제어한다. FD(107)에 있어서 FDD(106)의 제어에 의해 기록된 데이터를 기억하거나, FD(107)에 기억된 데이터는 LSI 시험 장치에 판독되게 된다.
또한, 착탈 가능한 기록 매체로서, FD(107) 외에, CD-ROM(CD-R, CD-RW), MO, DVD(Digital Versatile Disk), 메모리 카드 등이라도 좋다. 디스플레이(108)는 커서, 아이콘 혹은 도구 상자(tool box)를 비롯하여, 문서, 화상, 기능 정보 등의 데이터를 표시한다. 이 디스플레이(108)는 예컨대 CRT, TFT 액정 디스플레이, 플라즈마 디스플레이 등을 채용할 수 있다.
I/F(109)는 통신 회선을 통해 인터넷 등의 네트워크(114)에 접속되고, 이 네 트워크(114)를 통해 다른 장치에 접속된다. 그리고, I/F(109)는 네트워크(114)와 내부의 인터페이스를 담당하며, 외부 장치로부터의 데이터의 입출력을 제어한다. I/F(109)에는 예컨대 모뎀이나 LAN 어댑터 등을 채용할 수 있다.
키보드(110)는 문자, 숫자, 각종 지시 등의 입력을 위한 키를 구비하고, 데이터를 입력한다. 또한, 터치 패널식의 입력 패드나 텐키(ten key) 등이라도 좋다. 마우스(111)는 커서의 이동이나 범위 선택, 혹은 윈도우의 이동이나 사이즈의 변경 등을 수행한다. 포인팅 디바이스로서 동일하게 기능을 구비하는 것이면, 트랙볼이나 조이스틱 등이라도 좋다.
스캐너(112)는 화상을 광학적으로 판독하고, LSI 시험 장치 내에 화상 데이터를 취입한다. 또, 스캐너(112)는 OCR 기능을 갖는 것도 좋다. 또한, 프린터(113)는 화상 데이터나 문서 데이터를 인쇄한다. 프린터(113)로는 예컨대 레이저 프린터나 잉크젯 프린터를 채용할 수 있다.
(LSI 시험 장치의 기능적 구성)
다음으로, 본 발명의 실시형태에 따른 LSI 시험 장치의 기능적 구성에 대해 설명한다. 도 2는 본 발명의 실시형태에 따른 LSI 시험 장치의 기능적 구성을 도시하는 블록도이다. 도 2에 도시하는 바와 같이, LSI 시험 장치는 테스트 회로 합성부(11)와, 테스트 패턴 생성부(12)와, 시뮬레이션부(13)와, 전원 해석부(14)를 구비한다.
테스트 회로 합성부(11)는, 테스트 합성전 넷리스트에 테스트 회로를 삽입한다. 테스트 회로가 삽입된 테스트 합성후 넷리스트에 의한 회로의 구체적인 구성에 대해서는 후술한다. 테스트 패턴 생성부(12)는 테스트 회로 합성부(11)에 의해 합성된 테스트 합성후 넷리스트에 기초하여, LSI의 일부의 게이티드 클록 버퍼만을 동시에 활성화시키는 테스트 패턴을 생성한다.
시뮬레이션부(13)는 테스트 패턴 생성부(12)에 의해 생성된 테스트 패턴을 이용하여, 테스트 합성후 넷리스트로 이루어지는 회로를 시뮬레이션한다. 전원 해석부(14)는 시뮬레이션부(13)에 의해 얻어진 동작률 정보에 기초하여 전압 강하량을 해석한다.
이 전압 강하량이 LSI의 시스템 동작 시의 전압 강하량보다 큰 경우에는, 테스트 패턴 생성부(12)는 동시에 활성화시키는 게이티드 클록 버퍼의 개수나 비율, 즉 게이티드 클록 버퍼의 활성화율을 변경한다. 그리고, 고속 시험 시의 전압 강하량이 시스템 동작 시의 전압 강하량 이하가 되는 테스트 패턴을 생성한다.
또, 전술한 테스트 회로 합성부(11), 테스트 패턴 생성부(12), 시뮬레이션부(13) 및 전원 해석부(14)는, 구체적으로는, 예컨대 도 1에 도시한 ROM(102), RAM(103), HD(105) 등의 기록 매체에 기록된 프로그램을 CPU(101)가 실행함으로써 또는 I/F(109)에 의해, 그 기능을 실현한다.
(테스트 합성후 넷리스트의 회로 구성의 제1예)
도 3은 본 발명의 실시형태에 따른 LSI 시험 장치에 의한 테스트 합성후의 LSI 회로 구성의 일례를 도시하는 도면이다. 테스트 합성전의 LSI 회로 구성은 도 11에 도시하는 구성과 동일하다.
도 3에 도시하는 바와 같이, 테스트 합성에 의해, LSI의 전체 회로(21)에는, PLL 바이패스용 셀렉터(22)가 삽입된다. 또한, 회로 블록(27)마다, 게이티드 클록 인에이블 설정용 플립플롭(23), 마스크 회로(24) 및 셀렉터(25)가 삽입된다. 또한, 테스트 제어 회로인 DFT 컨트롤러(26)가 삽입된다.
특별히 한정되지 않지만, 도 3에 도시하는 LSI에는, 예컨대 그룹 1부터 그룹 8까지의 8개의 회로 블록(27)이 설치되어 있다. 각 회로 블록(27)은, 예컨대 게이티드 클록 버퍼(28)와, 이 게이티드 클록 버퍼(28)의 클록 출력 단자(CLK)에 접속되고, 게이티드 클록 버퍼(28)로부터 공급되는 클록 신호에 동기하여 동작하는 플립플롭(29) 및 메모리(30)를 구비한다.
LSI 내의 플립플롭은 스캔 체인(회로)에 의해 접속되어 있다. 또, 도면이 번잡하게 되는 것을 피하기 위해, 그룹 1의 회로 블록(27)에 대해서만 블록 내의 구성의 일부를 나타내며, 그룹 2부터 그룹 8까지의 회로 블록(27)에 대해서는 그 내부 구성의 도시를 생략한다.
DFT 컨트롤러(26)는 PLL 바이패스용 셀렉터(22) 및 셀렉터(25)를 제어하는 테스트 모드 신호를 출력한다. 또한, DFT 컨트롤러(26)는 마스크 회로(24)를 제어하는 스캔 모드 신호를 출력한다. PLL 바이패스용 셀렉터(22)는 테스트 모드 신호에 기초하여, 기준 클록 신호 및 PLL 회로(32)의 출력 신호 중 어느 한쪽을 선택하여 출력한다. PLL 바이패스용 셀렉터(22)의 출력 신호는 게이티드 클록 버퍼(28)의 클록 입력 단자(G)에 공급된다.
게이티드 클록 인에이블 설정용 플립플롭(23)은 기준 클록 신호에 동기해서, 자신의 출력 신호를 래치하여 출력한다. 게이티드 클록 인에이블 설정용 플립플 롭(23)의 상태(유지 데이터의 값)는 테스트 모드 시의 시프트 동작 시에 설정된다. 마스크 회로(24)는 스캔 모드 신호에 기초하여, 게이티드 클록 인에이블 설정용 플립플롭(23)의 출력 신호가 셀렉터(25)에 출력되는 것을 제어한다. 마스크 회로(24)는 예컨대 OR 회로로 구성되어 있다.
셀렉터(25)는 테스트 모드 신호에 기초하여, 마스크 회로(24)의 출력 신호 및 인에이블 제어 회로(31)의 출력 신호 중 어느 한쪽을 선택하여 출력한다. 인에이블 제어 회로(31)는 시스템 동작 시에 게이티드 클록을 제어하는 회로이다. 셀렉터(25)의 출력 신호는 게이티드 클록 버퍼(28)의 인에이블 제어 단자(EN)에 공급된다. 이들 테스트 회로의 동작에 대해 설명한다.
도 4는 도 3에 도시하는 테스트 합성후의 회로 구성에 있어서의 테스트 회로의 진리값표의 일례를 도시하는 도면이다. 도 4에 있어서, 「FF 출력」, 「OR 출력」 및 「셀렉터 출력」은 각각, 게이티드 클록 인에이블 설정용 플립플롭(23)의 출력 신호, 마스크 회로(24)의 출력 신호 및 셀렉터(25)의 출력 신호이다. 「*」는 「0」과 「1」 중 어느 쪽이라도 좋은 것을 나타낸다(도 7에서도 동일함).
도 4에 도시하는 바와 같이, 예컨대 시스템 동작 시의 테스트 모드 신호의 값은 「0」이다. 이 때, 셀렉터(25)는 인에이블 제어 회로(31)의 출력 신호를 선택하여 게이티드 클록 버퍼(28)의 인에이블 제어 단자(EN)에 공급한다. 또한, PLL 바이패스용 셀렉터(22)는 PLL 회로(32)의 출력 신호를 선택하여 게이티드 클록 버퍼(28)의 클록 입력 단자(G)에 공급한다.
테스트 모드일 때에는, 테스트 모드 신호의 값은 「1」이 된다. 이 때에는, 셀렉터(25)는 마스크 회로(24)의 출력 신호를 선택한다. 또한, PLL 바이패스용 셀렉터(22)는 기준 클록 신호를 선택한다. 테스트 모드에 있어서 시프트 동작 시에는 스캔 모드 신호의 값은 「1」이다. 이 때, 게이티드 클록 인에이블 설정용 플립플롭(23)의 값에 상관없이, 마스크 회로(24)의 출력 신호의 값은 「1」이 되고, 셀렉터(25)의 출력 신호의 값은 「1」이 된다.
따라서, 모든 게이티드 클록 버퍼(28)가 활성화되고, 모든 게이티드 클록 버퍼(28)의 클록 출력 단자(GCLK)로부터 클록 신호가 출력된다. 이 시프트 동작 시에, 모든 게이티드 클록 인에이블 설정용 플립플롭(23)의 상태(값)와, 시스템 동작 시에 동작하는 다른 플립플롭, 예컨대 회로 블록(27) 내의 플립플롭(29)의 상태(값)가 설정된다.
테스트 모드에 있어서 캡쳐 동작 시에는, 스캔 모드 신호의 값은 「0」이다. 따라서, 마스크 회로(24)는 게이티드 클록 인에이블 설정용 플립플롭(23)의 출력 신호를 그대로 출력한다.
게이티드 클록 인에이블 설정용 플립플롭(23)의 유지 데이터의 값(출력 신호의 값)이 「1」이면, 마스크 회로(24)의 출력 신호의 값은 「1」이 되고, 셀렉터(25)의 출력 신호의 값도 「1」이 된다. 이 출력값이 「1」인 셀렉터(25)에 접속된 게이티드 클록 버퍼(28)는 활성화되어 클록 신호를 출력한다.
한편, 게이티드 클록 인에이블 설정용 플립플롭(23)의 유지 데이터의 값(출력 신호의 값)이 「0」이면, 마스크 회로(24)의 출력 신호의 값은 「0」이 되고, 셀렉터(25)의 출력 신호의 값이 「0」이 된다. 이 출력값이 「0」인 셀렉터(25)에 접속된 게이티드 클록 버퍼(28)는 활성화되지 않기 때문에 클록 신호를 출력하지 않는다. 이와 같이, 캡쳐 동작 시에는, 시프트 동작 시의 게이티드 클록 인에이블 설정용 플립플롭(23)의 설정에 따라, 일부 회로 블록(27)에만 클록 신호가 공급되어 활성화된다.
도 5는 도 3에 도시하는 테스트 합성후의 회로 구성에 의해 고속 시험을 수행할 때의 동작 패턴을 도시하는 도면이다. 도 5에 도시하는 바와 같이, 우선, 초기화 패턴(41)에 의한 DFT 컨트롤러(26)의 리셋이나, 원하는 테스트 모드의 설정이 이루어진다. 계속해서, 시프트 동작(42)과 캡쳐 동작(43)이 반복된다. 시프트 동작(42)에서는, 활성화되는 게이티드 클록 버퍼(28)의 설정과, 시스템 동작 시에 동작하는 다른 플립플롭의 설정이 이루어진다.
한쌍의 시프트 동작(42)과 캡쳐 동작(43)으로 회로 블록(27)을 하나씩 활성화시켜도 좋고, 동시에 복수의 회로 블록(27)을 활성화시켜도 좋다. 동시에 복수의 회로 블록(27)을 활성화시키는 경우에는, 레이아웃 배치 정보를 고려하여 동시에 활성화시켜도 되는 게이티드 클록 버퍼(28)를 선택하고, 다수의 인접하는 게이티드 클록 버퍼(28)가 동시에 활성화되지 않도록 하면 좋다.
(테스트 합성후 넷리스트의 회로 구성의 제2예)
도 6은 본 발명의 실시형태에 따른 LSI 시험 장치에 의한 테스트 합성후의 LSI 회로 구성의 다른 예를 도시하는 도면이다. 또, 전술한 「(테스트 합성후 넷리스트의 회로 구성의 제1예)」와 동일한 구성에 대해서는 동일한 부호를 붙이고 설명을 생략한다. 또한, 그 제1예와 중복되는 설명에 대해서는 생략한다.
도 6에 도시하는 바와 같이, 도 11에 도시하는 테스트 합성전의 LSI 회로 구성에 대해, 테스트 합성에 의해, LSI의 전체 회로(51)에는, PLL 바이패스용 셀렉터(22) 및 DFT 컨트롤러(26)가 삽입되고, 셀렉터(25)가 회로 블록(27)마다 삽입된다. 또한, 카운터(52) 및 디코더(53)가 삽입된다.
DFT 컨트롤러(26)는 카운터(Counter)(52) 및 디코더(Decoder)(53)를 제어하는 스캔 모드 신호를 출력한다. 카운터(52)는 스캔 모드 신호에 의해 리셋되고, PLL 바이패스용 셀렉터(22)로부터 출력되는 기준 클록 신호에 기초하여 카운터값을 갱신한다.
디코더(53)는 스캔 모드 신호에 기초하여, 카운터(52)로부터 출력되는 카운터값을 디코드하고, 그 카운터값에 따라 일부의 게이티드 클록 버퍼(28)에만 상기 게이티드 클록 버퍼(28)를 활성화시키는 신호를 출력하도록 구성되어 있다. 또한, 디코더(53)는 스캔 모드 신호에 기초하여, 모든 게이티드 클록 버퍼(28)를 활성화시키는 신호를 출력하도록 구성되어 있다.
셀렉터(25)는 테스트 모드 신호에 기초하여, 디코더(53)의 출력 신호 및 인에이블 제어 회로(31)의 출력 신호 중 어느 한쪽을 선택하여 게이티드 클록 버퍼(28)의 인에이블 제어 단자(EN)로 출력한다. 인에이블 제어 회로(31)는 시스템 동작 시에 게이티드 클록을 제어하는 회로이다. LSI 내의 플립플롭은 스캔 체인(회로)에 의해 접속되어 있다. 단, 카운터(52)를 구성하는 플립플롭은 스캔 플립플롭이 아니다. 이들 테스트 회로의 동작에 대해 설명한다.
도 7은 도 6에 도시하는 테스트 합성후의 회로 구성에 있어서의 테스트 회로 의 진리값표의 일례를 도시하는 도면이다. 도 7에 있어서, 「카운터 출력」, 「디코더 출력」 및 「셀렉터 출력」은 각각, 카운터(52)의 출력 신호, 디코더(53)의 출력 신호 및 셀렉터(25)의 출력 신호이다.
또한, 도 6에 도시하는 회로 구성에서는, 회로 블록(27)이 8개 있기 때문에, 카운터(52)의 출력 신호는 3비트이고, 디코더(53)의 출력 신호는 8비트이며, 이들 비트수는 회로 블록(27)의 수에 따라 적절하게 선택된다. 도 7에 도시하는 예는 회로 블록(27)을 하나씩 활성화시키는 경우의 예이다.
도 7에 도시하는 바와 같이, 예컨대 시스템 동작 시의 테스트 모드 신호의 값은 「0」이고, 이 때의 PLL 바이패스용 셀렉터(22) 및 셀렉터(25)가 각각 선택하는 신호는 전술한 제1예의 경우와 동일하다. 테스트 모드일 때에는 테스트 모드 신호의 값은 「1」이 된다. 이 때에는, PLL 바이패스용 셀렉터(22)는 기준 클록 신호를 선택하고, 셀렉터(25)는 디코더(53)의 출력 신호를 선택한다.
테스트 모드에 있어서 시프트 동작 시에는, 스캔 모드 신호의 값은 「1」이 되고, 카운터(52)가 리셋 상태로 유지되며, 카운터(52)의 출력 신호의 값은 「000」이 된다. 또한, 디코더(53)는 그룹 8, 그룹 7, 그룹 6, 그룹 5, 그룹 4, 그룹 3, 그룹 2 및 그룹 1의 각 회로 블록(27)에 대해, 각각, 「1」, 「1」, 「1」, 「1」, 「1」, 「1」, 「1」 및 「1」의 값의 신호를 출력한다. 각 그룹에 대응하는 셀렉터(25)의 출력 신호의 값도 각각 대응하는 디코더(53)의 출력 신호의 값과 동일하게 된다.
따라서, 모든 게이티드 클록 버퍼(28)가 활성화되고, 모든 게이티드 클록 버 퍼(28)의 클록 출력 단자(GCLK)로부터 클록 신호가 출력된다. 이 시프트 동작 시에, 시스템 동작 시에 동작하는 플립플롭, 예컨대 회로 블록(27) 내의 플립플롭(29)의 상태(값)가 설정된다.
테스트 모드에 있어서 캡쳐 동작 시에는, 스캔 모드 신호의 값은 「0」이다. 이 때, 카운터(52)는 기준 클록 신호에 기초하여 카운터값을 갱신한다. 카운터(52)의 출력 신호의 값이 「000」일 때, 디코더(53)는 그룹 8, 그룹 7, 그룹 6, 그룹 5, 그룹 4, 그룹 3, 그룹 2 및 그룹 1의 각 회로 블록(27)에 대해, 각각 「0」, 「0」, 「0」, 「0」, 「0」, 「0」, 「0」 및 「1」의 값의 신호를 출력한다.
이에 대응하는 셀렉터(25)의 출력 신호의 값도 동일하게 되기 때문에, 그룹 1의 회로 블록(27) 내의 게이티드 클록 버퍼(28)가 활성화되어, 클록 신호를 출력한다. 그룹 2부터 그룹 8까지의 회로 블록(27) 내의 게이티드 클록 버퍼(28)는 활성화되지 않기 때문에, 클록 신호를 출력하지 않는다.
캡쳐 동작 시에, 카운터(52)의 출력 신호의 값이 「001」일 때에는, 디코더(53)의 출력 신호의 값은 그룹 8로부터 그룹 1을 향해, 「0」, 「0」, 「0」, 「0」, 「0」, 「0」, 「1」 및 「0」이 되고, 그룹 2의 회로 블록(27) 내의 게이티드 클록 버퍼(28)만이 활성화된다. 그룹 3으로부터 그룹 8에 대해서도 동일하다.
이와 같이, 캡쳐 동작 시에는, 카운터(52)의 출력값에 따라, 일부의 회로 블록(27)에만 클록 신호가 공급되어 활성화된다. 또, 복수의 게이티드 클록 버퍼(28)가 동시에 활성화되도록, 디코더(53)를 구성하여도 좋다. 이 경우에는, 레이아웃 배치 정보를 고려하여 동시에 활성화시켜도 되는 게이티드 클록 버퍼(28)를 선택하 고, 다수의 인접하는 게이티드 클록 버퍼(28)가 동시에 활성화되지 않도록 하면 좋다.
도 8은 도 6에 도시하는 테스트 합성후의 회로 구성에 의해 고속 시험을 수행할 때의 동작 패턴을 도시하는 도면이다. 도 8에 도시하는 바와 같이, 우선, 초기화 패턴(61)에 의한 DFT 컨트롤러(26)의 리셋이나, 원하는 테스트 모드의 설정이 이루어진다. 계속해서, 시프트 동작(62)이 행해지고, 그 시프트 동작(62)에 의해 플립플롭이 설정된 상태에 대해, 모든 게이티드 클록 버퍼(28)가 활성화될 때까지 캡쳐 동작(63, 64, 65)이 반복된다. 각 캡쳐 동작(63, 64, 65)에 있어서 활성화되는 게이티드 클록 버퍼(28)는 카운터(52) 및 디코더(53)에 의해 선택된다.
(고속 시험 단계의 제1예)
다음으로, 본 발명의 실시형태에 따른 LSI 시험 장치의 고속 시험 단계에 대해 설명한다. 도 9는 본 발명의 실시형태에 따른 LSI 시험 장치의 고속 시험 단계의 일례를 도시하는 흐름도이다.
도 9에 도시하는 바와 같이, 우선, 테스트 회로 합성부(11)에 의해 테스트 회로 합성 공정이 이루어진다(단계 S1). 테스트 회로 합성　공정에서는, 테스트 합성　전　넷리스트(71)에 테스트 회로가 삽입된다. 이 때, 제어하고 싶은 게이티드 클록 버퍼(28)를 사용자가 지정할 수도 있다.
예컨대 도 3에 도시하는 회로 구성인 경우에는, 테스트 회로로서, PLL 바이패스용 셀렉터(22), 게이티드 클록 인에이블 설정용 플립플롭(23), 마스크 회로(24), 셀렉터(25) 및 DFT 컨트롤러(26)가 삽입된다. 도 6에 도시하는 회로 구성 인 경우에는, 테스트 회로로서, PLL 바이패스용 셀렉터(22), 셀렉터(25), DFT 컨트롤러(26), 카운터(52) 및 디코더(53)가 삽입된다.
계속해서, 테스트 패턴 생성부(12)에 의해 테스트 패턴 생성 공정이 이루어진다(단계 S2). 테스트 패턴 생성 공정에서는, 테스트 회로 합성 공정에서 얻어진 테스트 합성후 넷리스트(72)에 기초하여 테스트 패턴(73)이 자동적으로 생성된다. 이 때의 테스트 패턴(73)은, 모든 게이티드 클록 버퍼(28)가 동시에 활성화되지 않는 패턴이다.
계속해서, 시뮬레이션부(13)에 의해 시뮬레이션 공정이 이루어진다(단계 S3). 시뮬레이션 공정에서는, 테스트 패턴 생성 공정에서 얻어진 테스트 패턴(73)을 이용하여, 테스트 합성후 넷리스트(72)로 이루어지는 회로를 고속으로 동작시킨 경우의 시뮬레이션이 행해진다. 계속해서, 전원 해석부(14)에 의해 전원 해석 공정이 이루어진다(단계 S4). 전원 해석 공정에서는, 시뮬레이션 공정에서 얻어진 동작률 정보(74)에 기초하여 전압 강하량이 해석된다.
계속해서, 전원 해석 공정의 해석 결과에 기초하여, 테스트 모드 시의 전압 강하가 시스템 동작 시의 전압 강하 이하인지의 여부를 판단한다(단계 S5). 테스트 모드 시의 전압 강하가 시스템 동작 시의 전압 강하 이하이면(단계 S5: Yes), 도 9의 흐름도에 의한 일련의 처리를 종료한다.
한편, 테스트 모드 시의 전압 강하가 시스템 동작 시의 전압 강하보다 큰 경우에는(단계 S5: No), 테스트 패턴 생성부(12)에 의해 게이티드 클록 버퍼 활성화율 변경 공정이 이루어진다(단계 S6). 게이티드 클록 버퍼 활성화율 변경 공정에서 는, 동시에 활성화시키는 게이티드 클록 버퍼(28)의 수 또는 비율이 변경된다.
그리고, 단계 S2의 테스트 패턴 생성 공정으로 되돌아간다. 이것은, 테스트 모드 시의 전압 강하가 시스템 동작 시의 전압 강하 이하가 될 때까지, 반복된다. 이 제1예에 따르면, 레이아웃 배치 정보(76)가 없더라도, 고속 시험을 수행할 수 있다.
(고속 시험 단계의 제2예)
도 10은 본 발명의 실시형태에 따른 LSI 시험 장치의 고속 시험 단계의 다른 예를 도시하는 흐름도이다. 도 10에 도시하는 바와 같이, 제2예에서는 동시에 활성화 가능한 게이티드 클록 버퍼수(또는 비율)(75)가 지정된다.
우선, 테스트 회로 합성부(11)에 의해 테스트 회로 합성 공정(단계 S11)이 이루어짐으로써, 테스트 합성전 넷리스트(71)에 테스트 회로가 삽입된 테스트 합성후 넷리스트(72)를 얻을 때까지는, 상기 제1예와 동일하다. 계속해서, 테스트 패턴 생성부(12)에 의해 테스트 패턴 생성 공정(단계 S12)에서, 동시에 활성화 가능한 게이티드 클록 버퍼수(또는 비율)(75)를 고려하여 테스트 패턴(73)이 자동적으로 생성된다.
그 때, 레이아웃 배치 정보(76)가 참조되고, 동시에 동작하는 회로 블록(27)이 국소적으로 집중되지 않도록, 동시에 활성화시키는 게이티드 클록 버퍼(28)가 선택된다. 계속해서, 상기 제1예와 동일하게, 시뮬레이션부(13)에 의한 시뮬레이션 공정(단계 S13), 전원 해석부(14)에 의한 동작률 정보(74)를 이용한 전원 해석 공정(단계 S14), 테스트 모드 시의 전압 강하가 시스템 동작 시의 전압 강하 이하인 지의 여부의 판단 공정(단계 S15)이 순차적으로 이루어진다.
그리고, 그 판단의 결과에 기초하여, 도 10의 흐름도에 의한 일련의 처리를 종료하거나, 테스트 패턴 생성부(12)에 의해 게이티드 클록 버퍼 활성화율 변경 공정(단계 S16)이 이루어지고, 단계 S12의 테스트 패턴 생성 공정으로 되돌아간다. 이 제2예에 따르면, 동시에 복수의 회로 블록(27)을 동작시킬 수 있기 때문에, 상기 제1예보다도 테스트 패턴이 짧게 된다.
이상 설명한 바와 같이, 실시형태에 따르면, LSI의 고속 시험 시에, 일부의 게이티드 클록 버퍼(28)만을 동시에 활성화시키는 테스트 패턴을 생성하고, 그 테스트 패턴을 이용함으로써, 고속 시험 시의 전압 강하량을 시스템 동작 시의 전압 강하량 이하로 할 수 있다. 따라서, 테스트 시의 소비 전력이 시스템 동작 시의 소비 전력보다 커지는 것이 원인으로 불량이라고 판정되는 것을 회피할 수 있기 때문에, 문제없이 고속 시험을 수행할 수 있다.
또, 본 실시형태에서 설명한 LSI의 고속 시험 방법은, 미리 준비된 프로그램을 퍼스널 컴퓨터나 워크스테이션 등의 컴퓨터로 실행함으로써 실현할 수 있다. 이 프로그램은 하드 디스크, 플렉시블 디스크, CD-ROM, MO, DVD 등의 컴퓨터로 판독 가능한 기록 매체에 기록되고, 컴퓨터에 의해 기록 매체로부터 판독됨으로써 실행된다. 또한 이 프로그램은 인터넷 등의 네트워크를 통해 배포하는 것이 가능한 전송 매체라도 좋다.
이상과 같이, 본 발명에 따른 LSI 시험 장치, LSI 시험 방법, LSI 시험 프로 그램, 및 기록 매체는 LSI의 시험에 유용하고, 특히, LSI의 고속 시험에 적합하다.

Claims (10)

  1. 삭제
  2. 테스트 합성전 넷리스트에 테스트 회로를 삽입하는 테스트 회로 합성 공정과,
    상기 테스트 회로 합성 공정에서 얻어진 테스트 합성후 넷리스트에 기초하여 일부의 게이티드 클록 버퍼만을 동시에 활성화시키는 테스트 패턴을 생성하는 테스트 패턴 생성 공정과,
    상기 테스트 패턴 생성 공정에서 얻어진 테스트 패턴을 이용하여 상기 테스트 합성후 넷리스트로 이루어지는 회로를 동작시키는 시뮬레이션 공정과,
    상기 시뮬레이션 공정에서 얻어진 동작률 정보에 기초하여 전압 강하량을 해석하는 전원 해석 공정
    을 포함하고,
    상기 테스트 회로 합성 공정에서는 테스트 회로로서, PLL 바이패스용 셀렉터, 게이티드 클록 인에이블 설정용 플립플롭, 마스크 회로, 셀렉터, 및 테스트 제어 회로를 삽입하고,
    상기 PLL 바이패스용 셀렉터는 상기 테스트 제어 회로로부터 출력되는 테스트 모드 신호에 기초하여, 테스트 모드 시에 기준 클록 신호를 상기 게이티드 클록 버퍼의 클록 단자에 공급하며,
    상기 게이티드 클록 인에이블 설정용 플립플롭은 상기 기준 클록 신호에 동기해서, 자신의 출력 신호를 래치하여 출력하고,
    상기 마스크 회로는 상기 테스트 제어 회로로부터 출력되는 스캔 모드 신호에 기초하여, 상기 게이티드 클록 인에이블 설정용 플립플롭의 출력 신호가 상기 셀렉터에 출력되는 것을 제어하며,
    상기 셀렉터는 상기 테스트 제어 회로로부터 출력되는 테스트 모드 신호에 기초하여, 테스트 모드 시에 상기 마스크 회로의 출력 신호를 상기 게이티드 클록 버퍼의 인에이블 제어 단자에 공급하는 것을 특징으로 하는 LSI 시험 방법.
  3. 제2항에 있어서, 상기 전원 해석 공정에서 얻어진 전압 강하량이 시스템 동작 시의 전압 강하량 이하가 되도록, 게이티드 클록 버퍼의 활성화율을 변경하는 게이티드 클록 버퍼 활성화율 변경 공정
    을 더 포함하는 것을 특징으로 하는 LSI 시험 방법.
  4. 제2항에 있어서, 상기 테스트 패턴 생성 공정에서는, 동시에 활성화시켜도 되는 게이티드 클록 버퍼의 개수에 기초하여 테스트 패턴을 생성하는 것을 특징으로 하는 LSI 시험 방법.
  5. 제2항에 있어서, 상기 테스트 패턴 생성 공정에서는, 동시에 활성화시켜도 되는 게이티드 클록 버퍼의 비율에 기초하여 테스트 패턴을 생성하는 것을 특징으로 하는 LSI 시험 방법.
  6. 제4항 또는 제5항에 있어서, 상기 테스트 패턴 생성 공정에서는, 레이아웃 배치 정보에 기초하여 동시에 활성화시켜도 되는 게이티드 클록 버퍼를 선택하는 것을 특징으로 하는 LSI 시험 방법.
  7. 삭제
  8. 테스트 합성전 넷리스트에 테스트 회로를 삽입하는 테스트 회로 합성 공정과,
    상기 테스트 회로 합성 공정에서 얻어진 테스트 합성후 넷리스트에 기초하여 일부의 게이티드 클록 버퍼만을 동시에 활성화시키는 테스트 패턴을 생성하는 테스트 패턴 생성 공정과,
    상기 테스트 패턴 생성 공정에서 얻어진 테스트 패턴을 이용하여 상기 테스트 합성후 넷리스트로 이루어지는 회로를 동작시키는 시뮬레이션 공정과,
    상기 시뮬레이션 공정에서 얻어진 동작률 정보에 기초하여 전압 강하량을 해석하는 전원 해석 공정
    을 포함하고,
    상기 테스트 회로 합성 공정에서는, 테스트 회로로서, PLL 바이패스용 셀렉터, 카운터, 디코더, 셀렉터, 및 테스트 제어 회로를 삽입하고,
    상기 PLL 바이패스용 셀렉터는 상기 테스트 제어 회로로부터 출력되는 테스트 모드 신호에 기초하여, 테스트 모드 시에 기준 클록 신호를 상기 카운터 및 상기 게이티드 클록 버퍼의 클록 단자에 공급하며,
    상기 카운터는 상기 PLL 바이패스용 셀렉터로부터 출력되는 기준 클록 신호에 기초하여 카운터값을 갱신하고,
    상기 디코더는 상기 카운터로부터 출력되는 카운터값을 디코드하며,
    상기 셀렉터는 상기 테스트 제어 회로로부터 출력되는 테스트 모드 신호에 기초하여, 테스트 모드 시에 상기 디코더의 출력 신호를 게이티드 클록 버퍼의 인에이블 제어 단자에 공급하는 것을 특징으로 하는 LSI 시험 방법.
  9. 제2항, 제3항, 제4항, 제5항, 제8항 중 어느 한 항에 기재한 LSI 시험 방법을 컴퓨터에 실행시키는 것을 특징으로 하는 LSI 시험 프로그램을 기록한 컴퓨터로 판독 가능한 기록 매체.
  10. 삭제
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102124357A (zh) * 2008-08-19 2011-07-13 爱德万测试株式会社 测试装置及测试方法
JP5750829B2 (ja) * 2010-03-19 2015-07-22 富士通セミコンダクター株式会社 半導体装置の試験方法
CN102243605B (zh) * 2010-05-14 2014-04-30 鸿富锦精密工业（深圳）有限公司 检测装置及其检测方法
US20140181603A1 (en) * 2012-12-21 2014-06-26 Iwan R. Grau Method and apparatus for tuning scan capture phase activity factor

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003085233A (ja) * 2001-09-10 2003-03-20 Sanyo Electric Co Ltd 集積回路装置の電力解析システム
KR100543911B1 (ko) 2003-04-29 2006-01-23 주식회사 하이닉스반도체 반도체 테스트 회로

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5864755A (en) * 1996-06-11 1999-01-26 Siemens Business Communication Systems, Inc. Method for allowing a mobile phone to receive a call through a wireless network for which it is not registered, for emergency purposes
US6028983A (en) * 1996-09-19 2000-02-22 International Business Machines Corporation Apparatus and methods for testing a microprocessor chip using dedicated scan strings
DE19643658C1 (de) * 1996-10-22 1998-03-26 Siemens Ag Verfahren zum Steuern des Anmeldens von Schnurlos-Mobilteilen bei Schnurlos-Basisstationen universeller Mobil-Telekommunikationssysteme, insbesondere von DECT-Mobilteilen bei DECT-Basisstationen CAP-spezifischer Telekommunikationssysteme
FR2790175B1 (fr) * 1999-02-22 2001-06-08 Cit Alcatel Dispositif permettant d'utiliser des terminaux radiotelephoniques mobiles fonctionnant selon une premiere norme dans un reseau de telecommunication prive fonctionnant selon une seconde norme
US6363065B1 (en) * 1999-11-10 2002-03-26 Quintum Technologies, Inc. okApparatus for a voice over IP (voIP) telephony gateway and methods for use therein
JP3576928B2 (ja) * 2000-06-05 2004-10-13 北陸日本電気ソフトウェア株式会社 動作率算出システム
JP2004286549A (ja) * 2003-03-20 2004-10-14 Matsushita Electric Ind Co Ltd スキャンテスト装置およびその設計方法
JP4136822B2 (ja) 2003-07-31 2008-08-20 富士通株式会社 半導体集積回路装置、クロック制御方法及びデータ転送制御方法
US20060013254A1 (en) * 2004-06-07 2006-01-19 Oded Shmueli System and method for routing communication through various communication channel types
JP2006038831A (ja) * 2004-06-23 2006-02-09 Fujitsu Ltd スキャン試験回路を備えた半導体集積回路
JP2006066825A (ja) * 2004-08-30 2006-03-09 Renesas Technology Corp 半導体集積回路テスト設計支援装置
KR100882187B1 (ko) * 2005-07-14 2009-02-06 삼성전자주식회사 아이피 멀티미디어 서브시스템 기반의 음성패킷서비스제공을 위한 장치 및 방법
US8315624B2 (en) * 2005-12-30 2012-11-20 Vtech Telecommunications Limited System and method for communicating over a data network or the PSTN using a hybrid cordless telephone device
CN101322386B (zh) * 2006-03-08 2011-12-14 吉加塞特通信有限责任公司 在用户设备与服务器之间传输数据的方法以及配置/软件更新服务器
US20070230447A1 (en) * 2006-03-13 2007-10-04 American Telecom Services, Inc. Apparatus, method and computer program product for a cordless voice over ip phone
US20070280252A1 (en) * 2006-06-02 2007-12-06 Inventec Multimedia & Telecom Corporation System and method of realizing voice over internet protocol by means of digital enhanced cordless telecommunication
MX2009000007A (es) * 2006-06-30 2009-04-06 Vonage Network Llc Aparato y sistema para comunicaciones multimedia y red localizada.
EP1892940A1 (en) * 2006-08-23 2008-02-27 Thomson Telecom Belgium Device and method for enabling SIP DECT terminal mobility
US20100157995A1 (en) * 2006-09-25 2010-06-24 Bigalke Olaf Method for Setting Up a Telephone Connection, and Apparatuses
JP4312784B2 (ja) * 2006-10-26 2009-08-12 Ｎｅｃエレクトロニクス株式会社 Ｅｓｄ解析装置、ｅｓｄ解析プログラム、半導体装置の設計方法、半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003085233A (ja) * 2001-09-10 2003-03-20 Sanyo Electric Co Ltd 集積回路装置の電力解析システム
KR100543911B1 (ko) 2003-04-29 2006-01-23 주식회사 하이닉스반도체 반도체 테스트 회로

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