JP2006268439A - 半導体集積回路、半導体集積回路の設計方法及び設計装置、並びに半導体集積回路の設計プログラム - Google Patents

Abstract

【課題】 クロックツリーに数多くのバッファが追加されてしまうこと等を防止することができる半導体集積回路の設計方法等を提供する。
【解決手段】 ネットリストを記録するネットリスト記録部４と、セルライブラリを記録するためのセルライブラリ記録部５と、ネットリスト及びセルライブラリに基づいてレイアウト処理を行うレイアウト処理部６と、レイアウトされた回路に対してタイミングシミュレーションを行うタイミングシミュレーション処理部７と、タイミングシミュレーションにおいて一対のスキャンフリップフロップセル間にホールドエラーが生ずることが検出された場合に、いずれかのスキャンフリップフロップセルをスキャンテスト機能及びホールドエラー防止機能を有するセルで置換するセル置換処理部８と、セルの置換によって影響を受けた配線の引き直しを行う配線引き直し処理部９とを具備する。
【選択図】 図１

Description

本発明は、半導体集積回路の設計方法及びそのような半導体集積回路の設計方法によって設計された半導体集積回路に関する。さらに、本発明は、そのような半導体集積回路の設計方法を用いた半導体集積回路の設計装置及び半導体集積回路の設計を行うためのプログラムに関する。

近年の半導体集積回路の検証において、スキャンテストが行われるようになってきている。スキャンテストを行う場合、半導体集積回路の設計において、従来の一般的なフリップフロップに代えてスキャンフリップフロップと呼ばれるフリップフロップが用いられる。スキャンフリップフロップは、通常動作時に通常動作用のデータ信号を受け取るためのデータ入力端子とは別個に、スキャンテスト時にスキャンデータ信号を受け取るためのスキャンデータ入力端子を有する。

図４は、スキャンフリップフロップを用いた回路の一例を示す図である。図４に示すように、スキャンフリップフロップ２１、２２は、クロック入力端子ＣＬＫ、リセット入力端子ＲＥＳＥＴ、スキャンテストイネーブル入力端子ＳＥ、データ入力端子Ｄ、スキャンデータ入力端子ＳＩ、及び、データ出力端子Ｑ、Ｑバーをそれぞれ有する。クロック入力端子ＣＬＫ、リセット入力端子ＲＥＳＥＴ、データ入力端子Ｄ、及び、データ出力端子Ｑ、Ｑバーは、一般的なフリップフロップが有するものと同様である。スキャンフリップフロップ２１、２２が一般的なフリップフロップと異なる点は、スキャンテストイネーブル入力端子ＳＥ及びスキャンデータ入力端子ＳＩを有する点である。
なお、通常動作用の信号を出力するための出力端子Ｑ、Ｑバーとは別個に、スキャンテスト時にスキャンデータ信号を出力するためのスキャンデータ出力端子を有するスキャンフリップフロップもある。

スキャンフリップフロップ２１、２２は、スキャンテストイネーブル信号がインアクティブの場合、一般的なフリップフロップと同様の動作を行う。すなわち、スキャンフリップフロップ２１、２２は、クロック信号に同期して、データ入力信号を保持し、出力する。一方、スキャンフリップフロップ２１、２２は、スキャンテストイネーブル信号がアクティブの場合、クロック信号に同期して、スキャンデータ入力信号を保持し、出力する。

図４において、通常動作時（スキャンテストイネーブル信号がインアクティブの時）には、データ信号は、スキャンフリップフロップ２１〜論理回路２３〜スキャンフリップフロップ２２という経路で伝達される。この場合、論理回路２３によりデータ信号が遅延されるため、ホールドエラーが生じることは少ない。一方、スキャンテスト時（スキャンテストイネーブル信号がアクティブの時）には、スキャンデータ信号は、スキャンフリップフロップ２１〜スキャンフリップフロップ２２という経路で伝達される。この場合、論理回路２３のように遅延を生じさせる回路を経由しないため、ホールドエラーが生ずることが多い。

クロックスキューが無ければホールドエラーが生ずることはないため、ＣＴＳ（Clock Tree Synthesis）においてクロックスキューを出来うる限り小さく抑えることが考えられる。
しかしながら、この場合、クロックスキューを抑えるためにクロックツリーに数多くのバッファが追加されてしまうという問題があった。

また、レイアウトが行われた後のタイミングシミュレーション（ＳＴＡ：Static Timing Analysis）によりホールドエラーが検出された場合、ホールドエラーが生じるスキャンデータ伝送用の配線上に遅延回路（ディレイセル）を挿入することが行われることがある。
しかしながら、この場合、挿入する遅延回路の種類（遅延量の違い）や数は、設計者の経験から推測して決定しており、推測が誤っている場合、遅延回路の挿入後もホールドエラーが残ってしまうという問題があった。

また、レイアウト及びタイミングシミュレーションの前に、ホールドエラーが生じそうであると思われる箇所を設計者の経験から推測し、ホールドエラーが生じそうであると思われるスキャンデータ伝送用の配線上に予めラッチ（ルックアップラッチ）を挿入することが行われることもある。
しかしながら、この場合、ラッチを挿入するか否かは、設計者の経験から推測して決定しており、推測が誤っている場合、本来は不要なラッチを挿入することとなってしまうという問題があった。

クロックスキューを完全に無くすことができればホールドエラーが生ずることはないが、現実には、クロックスキューを完全に無くすことは不可能である。このような事情に鑑み、下記特許文献１には、複数のスキャンフリップフロップ回路を備え、スキャンフリップフロップ回路を所定の動作態様で選択的に動作させるようにしたことを特徴とするスキャンフリップフロップ回路装置が掲載されている。

特開２００２−２６７７２３号公報

そこで、上記の点に鑑み、本発明は、スキャンフリップフロップ回路を選択的に動作させることなく、上記した問題点を防止することができる半導体集積回路の設計方法を提供することを第１の目的とする。また、本発明はそのような半導体集積回路の設計方法によって設計された半導体集積回路を提供することを第２の目的とする。また、本発明は、そのような半導体集積回路の設計方法を用いた半導体集積回路の設計装置を提供することを第３の目的とする。また、本発明は、半導体集積回路の設計を行うためのプログラムを提供することを第４の目的とする。

以上の課題を解決するため、本発明に係る半導体集積回路の設計方法は、半導体集積回路の設計を行うためにコンピュータが実行する方法であって、スキャンフリップフロップセルを含む複数のセル及び配線のレイアウトを行うステップ（ａ）と、ステップ（ａ）にて得られた回路に対してタイミングシミュレーションを行うステップ（ｂ）と、ステップ（ｂ）にて１つのスキャンフリップフロップセルのスキャン出力端子と他の１つのスキャンフリップフロップセルのスキャン入力端子との間にホールドエラーが生ずることが検出された場合に、１つのスキャンフリップフロップセル又は他の１つのスキャンフリップフロップセルをスキャンテスト機能及びホールドエラー防止機能を有するセルで置換するステップ（ｃ）と、ステップ（ｃ）にて置換されたスキャンテスト機能及びホールドエラー防止機能を有するセルに接続される配線及び／又はステップ（ｃ）にて行われたセルの置換によって影響を受けた配線を含む配線の引き直しを行うステップ（ｄ）とを具備する。

この半導体集積回路の設計方法において、ステップ（ｃ）が、他の１つのスキャンフリップフロップセルをスキャン入力信号を遅延させる遅延回路及び当該遅延回路の出力端子にスキャン入力端子が接続されたスキャンフリップフロップを含む第１のタイプのセルで置換し、又は、１つのスキャンフリップフロップセルをスキャンフリップフロップ及び当該スキャンフリップフロップのスキャン出力信号をラッチするためのラッチ回路を含む第２のタイプのセルで置換するステップであることとしても良い。

また、ステップ（ｂ）が、１つのスキャンフリップフロップセルと他の１つのスキャンフリップフロップセルとの間のホールドエラー時間を算出するステップを含み、ステップ（ｃ）が、他の１つのスキャンフリップフロップセルを、第１のタイプのセルであって、ホールドエラー時間に相当する遅延時間を有する遅延回路を含む第１のタイプのセルで置換するステップであることとしても良い。

また、本発明に係る半導体集積回路は、本発明に係る半導体集積回路の設計方法によって設計されたことを特徴とする。

また、本発明に係る半導体集積回路の設計装置は、半導体集積回路の設計を行うための装置であって、設計対象である半導体集積回路のネットリスト及びセルライブラリを記録する記録手段と、ネットリスト及びセルライブラリを用いて、スキャンフリップフロップセルを含む複数のセルの配置及び配線のレイアウトを行う第１の手段と、第１の手段によって得られた回路に対してタイミングシミュレーションを行う第２の手段と、第２の手段によって行われたタイミングシミュレーションにおいて１つのスキャンフリップフロップセルのスキャン出力端子と他の１つのスキャンフリップフロップセルのスキャン入力端子との間にホールドエラーが生ずることが検出された場合に、１つのスキャンフリップフロップセル又は他の１つのスキャンフリップフロップセルをスキャンテスト機能及びホールドエラー防止機能を有するセルに置換する第３の手段と、第３の手段によって置換されたスキャンテスト機能及びホールドエラー防止機能を有するセルに接続される配線及び／又は第３の手段によって行われたセルの置換によって影響を受けた配線を含む配線の引き直しを行う第４の手段とを具備する。

また、本発明に係る半導体集積回路の設計プログラムは、半導体集積回路の設計を行うためのプログラムであって、スキャンフリップフロップセルを含む複数のセル及び配線のレイアウトを行う手順（ａ）と、手順（ａ）にて得られた回路に対してタイミングシミュレーションを行う手順（ｂ）と、手順（ｂ）にて１つのスキャンフリップフロップセルのスキャン出力端子と他の１つのスキャンフリップフロップセルのスキャン入力端子との間にホールドエラーが生ずることが検出された場合に、１つのスキャンフリップフロップセル又は他の１つのスキャンフリップフロップセルをスキャンテスト機能及びホールドエラー防止機能を有するセルに置換する手順（ｃ）と、手順（ｃ）にて置換されたスキャンテスト機能及びホールドエラー防止機能を有するセルに接続される配線及び／又は手順（ｃ）にて行われたセルの置換によって影響を受けた配線を含む配線の引き直しを行う手順（ｄ）とをＣＰＵに実行させる。

以下、図面を参照しながら、本発明の実施の形態について説明する。なお、同一の構成要素については、同一の参照番号で示している。
図１は、本発明の一実施形態に係る半導体集積回路の設計装置の概要を示す図である。

図１に示すように、この半導体集積回路の設計装置１は、入力部２と、表示部３と、ネットリスト記録部４と、セルライブラリ記録部５と、レイアウト処理部６と、タイミングシミュレーション処理部７と、セル置換処理部８と、配線引き直し処理部９とを具備する。
入力部２は、ユーザ（半導体集積回路の設計技術者）が入力を行うためのキーボード等であり、表示部３は、半導体集積回路の設計結果等を表示するためのＣＲＴ、ＬＣＤ等である。

ネットリスト記録部４は、設計対象である半導体集積回路の回路設計情報であるネットリストを記録する。
セルライブラリ記録部５は、設計に用いられるセル（スキャンフリップフロップ、ＡＮＤゲート回路、ＯＲゲート回路、バッファ回路等を含む）を含むセルライブラリを記録する。

図２は、セルライブラリ記録部５のセルライブラリに含まれているセルの例を示す図である。図２（ａ）は、スキャンフリップフロップセルを示す図であり、図２（ｂ）は、スキャンテスト機能及びホールドエラー防止機能を有する第１のタイプのセルの例を示す図であり、図２（ｃ）は、スキャンテスト機能及びホールドエラー防止機能を有する第２のタイプのセルの例を示す図である。
図２（ａ）に示すスキャンフリップフロップ１１は、従来より用いられているスキャンフリップフロップと同様のものであり、クロック入力端子ＣＬＫ、リセット入力端子ＲＥＳＥＴ、スキャンテストイネーブル入力端子ＳＥ、データ入力端子Ｄ、スキャンデータ入力端子ＳＩ、及び、データ出力端子Ｑ、Ｑバーを有する。

図２（ｂ）に示す第１のタイプのセル１２は、スキャン入力信号を遅延させる遅延回路１２ａと、遅延回路１２ａの出力端子にスキャン入力端子が接続されたスキャンフリップフロップ１２ｂとを含む。なお、セルライブラリ記録部５のセルライブラリには、図２（ｂ）に示す回路構成をそれぞれ有し、遅延回路の遅延時間がそれぞれ異なる複数の第１のタイプのセルが記録されている。

図２（ｃ）に示すスキャンテスト機能及びホールドエラー防止機能を有する第２のタイプのセル１３は、スキャンフリップフロップ１３ａと、スキャンフリップフロップ１３ａのスキャン出力信号をラッチするためのラッチ回路１３ｂとを含む。なお、第２のタイプのセル１３が、外部からクロック信号を受け取ってスキャンフリップフロップ１３ａ及びラッチ回路１３ｂに出力するためのバッファ回路を更に含むこととしても良い。

再び図１を参照すると、レイアウト処理部６は、ネットリスト記録部４に記録されているネットリスト及びセルライブラリ記録部５に記録されているセルライブラリに基づいて、レイアウト処理を行う。

タイミングシミュレーション処理部７は、レイアウト処理部６によってレイアウトされた回路に対してタイミングシミュレーションを行う。
セル置換処理部８は、タイミングシミュレーション処理部７によって行われたタイミングシミュレーションにおいて１つのスキャンフリップフロップセルのスキャン出力端子と他の１つのスキャンフリップフロップセルのスキャン入力端子との間にホールドエラーが生ずることが検出された場合に、他の１つのスキャンフリップフロップセルを第１のタイプのセル（図２（ｂ）参照）で置換し、又は１つのスキャンフリップフロップセルを第２のタイプのセル（図２（ｃ）参照）で置換する。

配線引き直し処理部９は、セル置換処理部８によってセルの置換が行われた場合に、置換配置されたセルに接続される配線及びセルの置換によって影響を受けた配線を含む周囲の配線の引き直し（ＥＣＯ：Engineering Change Order）を行う。

図１に示すレイアウト処理部６、タイミングシミュレーション処理部７、セル置換処理部８、及び、配線引き直し処理部９は、ＣＰＵとソフトウェア（プログラム）で構成することができる。このプログラムと、ネットリスト及びセルライブラリは、ハードディスク、フレキシブルディスク、ＭＯ、ＭＴ、ＲＡＭ、ＣＤ−ＲＯＭ、又は、ＤＶＤ−ＲＯＭ等の記録媒体に記録することができる。

図３は、半導体集積回路の設計装置１の半導体集積回路の設計処理を示すフローチャートである。以下、図３を参照しながら、半導体集積回路の設計装置１の半導体集積回路設計処理について説明する。

まず、ユーザ（半導体集積回路の設計技術者）が、半導体集積回路の設計処理の開始指示を入力部２から入力すると、レイアウト処理部６が、ネットリスト及びセルライブラリを参照してレイアウトを行う（ステップＳ１）。

次に、タイミングシミュレーション処理部７が、レイアウト処理部６によってレイアウトされた回路に対してタイミングシミュレーションを行う（ステップＳ２）。このとき、タイミングシミュレーション処理部７は、設計対象である半導体集積回路のスキャンテスト動作時にホールドエラーが生ずるか否かを検出するとともに、ホールドエラーが生ずる場合には、ホールドエラーの大きさ（ホールドエラー時間）を定量的に算出する。

タイミングシミュレーション処理部７によって行われたタイミングシミュレーションにおいて１つのスキャンフリップフロップセルのスキャン出力端子と他の１つのスキャンフリップフロップセルのスキャン入力端子との間にホールドエラーが生ずることが検出された場合（ステップＳ３）、セル置換処理部８が、他の１つのスキャンフリップフロップセルを第１のタイプのセル（図２（ｂ）参照）で置換し、又は、１つのスキャンフリップフロップセルを第２のタイプのセル（図２（ｃ）参照）で置換する（ステップＳ４）。

例えば、図４に示す回路において、スキャンフリップフロップセル２１のスキャン出力端子（ここでは、出力端子Ｑ）とスキャンフリップフロップセル２２のスキャン入力端子（ここでは、スキャン入力端子ＳＩ）との間にホールドエラーが生ずることが検出された場合、セル置換処理部８は、スキャンフリップフロップセル２２を第１のタイプのセル（図２（ｂ）参照）で置換し、又は、スキャンフリップフロップセル２１を第２のタイプのセル（図２（ｃ）参照）で置換する。これにより、スキャンテスト動作時にホールドエラーが生ずることを防止することができる。

なお、先に説明したように、セルライブラリ記録部５のセルライブラリには、図２（ｂ）に示す回路構成をそれぞれ有し、遅延回路の遅延時間がそれぞれ異なる複数の第１のタイプのセルが記録されている。そこで、セル置換処理部８が、スキャンフリップフロップセル２２を、複数の第１のタイプのセルの中のタイミングシミュレーション処理部７によって定量的に算出されたホールドエラー時間に相当する遅延時間を有するセルで置換することとしても良い。

再び図３を参照すると、配線引き直し処理部９が、セル置換処理部８によって置換配置されたセルに接続される配線及びセルの置換によって影響を受けた配線を含む周囲の配線の引き直し（ＥＣＯ）を行う（ステップＳ５）。

これにより、スキャンテスト動作時にホールドエラーが生ずることがない半導体集積回路を設計することができる。

以上説明したように、半導体集積回路の設計装置１によれば、従来のように、クロックスキューを抑えるためにクロックツリーに数多くのバッファが追加されてしまうという問題が生じることがない。

また、先に説明したように、従来は、タイミングシミュレーションによりホールドエラーが検出された場合、ホールドエラーが生じるスキャンデータ伝送用の配線上に遅延回路を挿入することが行われることがある。この場合、挿入する遅延回路の種類（遅延量の違い）や数は、設計者の経験から推測して決定しており、推測が誤っている場合、遅延回路の挿入後もホールドエラーが残ってしまうという問題があった。
一方、半導体集積回路の設計装置１によれば、タイミングシミュレーションにより１つのスキャンフリップフロップセルのスキャン出力端子と他の１つのスキャンフリップフロップセルのスキャン入力端子との間にホールドエラーが生ずることが検出された場合に、遅延回路を挿入するのではなく、他の１つのスキャンフリップフロップセルを第１のタイプのセル（図２（ｂ）参照）で置換する点で、従来技術と異なる。また、１つのスキャンフリップフロップセルと他の１つのスキャンフリップフロップセルとの間のホールドエラー時間を定量的に算出し、他の１つのスキャンフリップフロップセルを、第２のタイプのセルであって、ホールドエラー時間に相当する遅延時間を有する遅延回路を含む第２のタイプのセルで置換することとすることができる。第１のタイプのセル（図２（ｂ）参照）は、遅延回路とスキャンフリップフロップセルを一体としたセルであり、遅延回路を挿入する場合よりも遅延量を一定にすることができるため、最適なセルを選択することができる。これにより、遅延回路（ディレイセル）の挿入後もホールドエラーが残ってしまうという問題が生ずることがない。

また、先に説明したように、従来は、レイアウト及びタイミングシミュレーションの前に、ホールドエラーが生じそうな箇所を設計者の経験から推測し、ホールドエラーが生じそうなスキャンデータ伝送用の配線上に予めラッチを挿入することが行われることがある。この場合、ラッチを挿入するか否かは、設計者の経験から推測して決定しており、推測が誤っている場合、本来は不要なラッチを挿入することとなってしまうという問題があった。
一方、半導体集積回路の設計装置１によれば、タイミングシミュレーションにより１つのスキャンフリップフロップセルのスキャン出力端子と他の１つのスキャンフリップフロップセルのスキャン入力端子との間にホールドエラーが生ずることが検出された場合に、１つのスキャンフリップフロップセルを第２のタイプのセル（図２（ｃ）参照）で置換する点で、従来技術と異なる。これにより、本来は不要なラッチを挿入することとなってしまうという問題が生ずることがない。

本発明は、半導体集積回路、半導体集積回路の設計方法及び設計装置、並びに半導体集積回路の設計プログラムにおいて利用可能である。

本発明の一実施形態に係る半導体集積回路の設計装置の概要を示す図。 図１のセルライブラリ記録部５に記録されているセルの例を示す図。 図１の半導体集積回路の設計装置１の動作を示すフローチャート。 スキャンフリップフロップを用いた回路の例を示す図。

符号の説明

１ 半導体集積回路の設計装置、 ２ 入力部、 ３ 表示部、 ４ ネットリスト記録部、 ５ セルライブラリ記録部、 ６ レイアウト処理部、 ７ タイミングシミュレーション処理部、 ８ セル置換処理部、 ９ 配線引き直し処理部、 １１、１２ｂ、１３ａ、２１、２２ スキャンフリップフロップセル、 １２、１３ セル、 １２ａ 遅延回路、 １３ｂ ラッチ回路、 ２３ 論理回路

Claims (6)

1. 半導体集積回路の設計を行うためにコンピュータが実行する方法であって、
   スキャンフリップフロップセルを含む複数のセル及び配線のレイアウトを行うステップ（ａ）と、
   ステップ（ａ）にて得られた回路に対してタイミングシミュレーションを行うステップ（ｂ）と、
   ステップ（ｂ）にて１つのスキャンフリップフロップセルのスキャン出力端子と他の１つのスキャンフリップフロップセルのスキャン入力端子との間にホールドエラーが生ずることが検出された場合に、前記１つのスキャンフリップフロップセル又は前記他の１つのスキャンフリップフロップセルをスキャンテスト機能及びホールドエラー防止機能を有するセルで置換するステップ（ｃ）と、
   ステップ（ｃ）にて置換された前記スキャンテスト機能及びホールドエラー防止機能を有するセルに接続される配線及び／又はステップ（ｃ）にて行われたセルの置換によって影響を受けた配線を含む配線の引き直しを行うステップ（ｄ）と、
   を具備する半導体集積回路の設計方法。
2. ステップ（ｃ）が、前記他の１つのスキャンフリップフロップセルをスキャン入力信号を遅延させる遅延回路及び当該遅延回路の出力端子にスキャン入力端子が接続されたスキャンフリップフロップを含む第１のタイプのセルで置換し、又は、前記１つのスキャンフリップフロップセルをスキャンフリップフロップ及び当該スキャンフリップフロップのスキャン出力信号をラッチするためのラッチ回路を含む第２のタイプのセルで置換するステップである、請求項１記載の半導体集積回路の設計方法。
3. ステップ（ｂ）が、前記１つのスキャンフリップフロップセルと前記他の１つのスキャンフリップフロップセルとの間のホールドエラー時間を算出するステップを含み、
   ステップ（ｃ）が、前記他の１つのスキャンフリップフロップセルを、前記第１のタイプのセルであって、前記ホールドエラー時間に相当する遅延時間を有する前記遅延回路を含む前記第１のタイプのセルで置換するステップである、請求項２記載の半導体集積回路の設計方法。
4. 請求項１〜３のいずれか１項に記載の半導体集積回路の設計方法によって設計されたことを特徴とする半導体集積回路。
5. 半導体集積回路の設計を行うための装置であって、
   設計対象である半導体集積回路のネットリスト及びセルライブラリを記録する記録手段と、
   前記ネットリスト及び前記セルライブラリを用いて、スキャンフリップフロップセルを含む複数のセルの配置及び配線のレイアウトを行う第１の手段と、
   前記第１の手段によって得られた回路に対してタイミングシミュレーションを行う第２の手段と、
   前記第２の手段によって行われたタイミングシミュレーションにおいて１つのスキャンフリップフロップセルのスキャン出力端子と他の１つのスキャンフリップフロップセルのスキャン入力端子との間にホールドエラーが生ずることが検出された場合に、前記１つのスキャンフリップフロップセル又は前記他の１つのスキャンフリップフロップセルをスキャンテスト機能及びホールドエラー防止機能を有するセルに置換する第３の手段と、
   前記第３の手段によって置換された前記スキャンテスト機能及びホールドエラー防止機能を有するセルに接続される配線及び／又は前記第３の手段によって行われたセルの置換によって影響を受けた配線を含む配線の引き直しを行う第４の手段と、
   を具備する半導体集積回路の設計装置。
6. 半導体集積回路の設計を行うためのプログラムであって、
   スキャンフリップフロップセルを含む複数のセル及び配線のレイアウトを行う手順（ａ）と、
   手順（ａ）にて得られた回路に対してタイミングシミュレーションを行う手順（ｂ）と、
   手順（ｂ）にて１つのスキャンフリップフロップセルのスキャン出力端子と他の１つのスキャンフリップフロップセルのスキャン入力端子との間にホールドエラーが生ずることが検出された場合に、前記１つのスキャンフリップフロップセル又は前記他の１つのスキャンフリップフロップセルをスキャンテスト機能及びホールドエラー防止機能を有するセルに置換する手順（ｃ）と、
   手順（ｃ）にて置換された前記スキャンテスト機能及びホールドエラー防止機能を有するセルに接続される配線及び／又は手順（ｃ）にて行われたセルの置換によって影響を受けた配線を含む配線の引き直しを行う手順（ｄ）と、
   をＣＰＵに実行させるための半導体集積回路の設計プログラム。

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