JP2019046087A - 半導体設計支援装置、半導体設計支援方法及びプログラム - Google Patents
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Abstract
Description
「DFT回路挿入」は、通常の設計処理であるが、後述する「SCANクロック制御回路の挿入」の背景として述べる。DFT(Design For Testability)とは、テスト容易化設計である。「DFT回路挿入」(S100)とは、ユーザ設計回路に対して「JTAG(Joint Test Action Group)回路挿入」(S101)、「メモリBIST(Build In Self-Test:自己診断テスト)回路挿入」(S102)、「SCANテスト回路挿入」(S103)、「その他のテスト回路挿入(At Speed Test:実動作テストのための制御回路挿入又はテスト信号の接続修正等)」(S104)の処理等、各種LSIテストの回路をDFTツールによって挿入する半導体集積回路設計の処理手順である。
「レイアウト」とは、半導体集積回路を構成するマクロセルを、プロセス(テクノロジ)制約、設計制約、タイミング制約、ユーザ指示の各ルールに従って、チップレイアウト上に配置し、それらを配線する処理である。本発明における「レイアウト」フローは、通常の設計処理であるが、後述する「SCANクロック制御回路の挿入」の背景として述べる。
ここでのSCANテストとは、縮退故障検出テスト(DC SCAN)を指す。他にSCAN手法を用いたテストには、遅延故障検出テスト(AC SCAN又はAt Speed SCANテストと呼ぶ)等がある。SCANテスト用のテストパターン自動生成をATPGという。
以下、本発明の実施の形態における実施例1の第2の特徴である、SCANクロック制御回路挿入と、第3の特徴であるSCANクロックの制御ファイル出力について説明する。初めに、レイアウト後に行うSTAについて、説明する。
レイアウト後に実行したSCANモードのSTA時のステップS404において出力されたECOのファイルを、レイアウトにロードして(S501)、通常のECOレイアウトを行う(S502、S503)。ECOレイアウト後の半導体集積回路構成例を、図10に示す。
SCANテストモードのSTA後、あるいはECOレイアウト後に、マクロセル接続情報(ネットリスト)とテスト制約に加え、ステップS405で生成されるSCANクロックの制御ファイルを読み込んで(S603)、SCANモード時のホールドタイミングを回避する最適なテストパターンを生成するATPGを実行し(S604)、実行結果をファイルに出力する(S605)機能を備える。
有効な組み合わせ総数=2n−1
n:SCANクロックを1本化したクロックドメインの数
全くテストできないクロック全OFFの組み合わせのひとつを引いている。
組み合わせ数=nCk
n:SCANクロックを1本化したクロックドメインの数
k:n個の制御スイッチをONする数
上述のように、通常のスキャンテストにおいては、全てのSCANクロックのスキューをできるだけ合わせ、さらにクロックドメイン同士のキャプチャサイクルでの送受信の際にはホールドタイミングを満足するように、遅延バッファ挿入を行うと、全てのクロックドメイン間のテストをキャプチャ1サイクルでテストできる1パターンが生成可能であるが、現実的には先述のように問題がある。
11 表示部
12 操作部
13 DFT回路挿入部
14 レイアウト部
15 スキャンテスト部
16 テストパターン生成部
Claims (9)
- 複数のクロックドメインを含む半導体集積回路の設計を支援する半導体設計支援装置であって、
前記複数のクロックドメインに共通するスキャンクロックを使用するスキャンテストによって前記半導体集積回路にタイミング解析を行い、前記タイミング解析の結果に基づいて、スキャンテストのキャプチャサイクルにおいてホールドタイミングエラーが発生しないように前記スキャンクロックを前記クロックドメインに供給又は停止する制御を可能とする、非同期の前記クロックドメイン間の組み合わせを導出するテスト部と、
前記組み合わせに基づいて、スキャンテスト時のホールドタイミングエラーを回避するスキャンテストパターンを生成する生成部とを有する半導体設計支援装置。 - 前記複数のクロックドメインのそれぞれに供給されるクロックの信号線には遅延バッファを挿入し、前記スキャンクロックの信号線には遅延バッファを挿入しないで前記半導体集積回路のレイアウトを出力する配置部をさらに有する請求項1記載の半導体設計支援装置。
- 前記配置部は、第1の半導体集積回路に、スキャンクロックの制御回路をさらに含ませた第2の半導体集積回路のレイアウトを出力し、
前記テスト部は、前記第1の半導体集積回路に対するスキャンテストのタイミング解析の結果に基づいて、前記第2の半導体集積回路に対するスキャンテストに適用する制約を決定する請求項2記載の半導体設計支援装置。 - 複数のクロックドメインを含む半導体集積回路の設計を支援する半導体設計支援装置が実行する半導体設計支援方法であって、
前記複数のクロックドメインに共通するスキャンクロックを使用するスキャンテストによって前記半導体集積回路にタイミング解析を行い、前記タイミング解析の結果に基づいて、スキャンテストのキャプチャサイクルにおいてホールドタイミングエラーが発生しないように前記スキャンクロックを前記クロックドメインに供給又は停止する制御を可能とする、非同期の前記クロックドメイン間の組み合わせを導出するテスト手順と、
前記組み合わせに基づいて、スキャンテスト時のホールドタイミングエラーを回避するスキャンテストパターンを生成する生成手順とを実行する半導体設計支援方法。 - 前記複数のクロックドメインのそれぞれに供給されるクロックの信号線には遅延バッファを挿入し、前記スキャンクロックの信号線には遅延バッファを挿入しないで前記半導体集積回路のレイアウトを出力する配置手順をさらに実行する請求項4記載の半導体設計支援方法。
- 前記配置手順は、第1の半導体集積回路に、スキャンクロックの制御回路をさらに含ませた第2の半導体集積回路のレイアウトを出力する手順を含み、
前記テスト手順は、前記第1の半導体集積回路に対するスキャンテストのタイミング解析の結果に基づいて、前記第2の半導体集積回路に対するスキャンテストに適用する制約を決定する手順を含む請求項5記載の半導体設計支援方法。 - 複数のクロックドメインを含む半導体集積回路の設計を支援する半導体設計支援装置が実行可能なプログラムであって、
前記複数のクロックドメインに共通するスキャンクロックを使用するスキャンテストによって前記半導体集積回路にタイミング解析を行い、前記タイミング解析の結果に基づいて、スキャンテストのキャプチャサイクルにおいてホールドタイミングエラーが発生しないように前記スキャンクロックを前記クロックドメインに供給又は停止する制御を可能とする、非同期の前記クロックドメイン間の組み合わせを導出するテスト手順と、
前記組み合わせに基づいて、スキャンテスト時のホールドタイミングエラーを回避するスキャンテストパターンを生成する生成手順とを前記半導体設計支援装置に実行させるプログラム。 - 前記複数のクロックドメインのそれぞれに供給されるクロックの信号線には遅延バッファを挿入し、前記スキャンクロックの信号線には遅延バッファを挿入しないで前記半導体集積回路のレイアウトを出力する配置手順をさらに前記半導体設計支援装置に実行させる請求項7記載のプログラム。
- 前記配置手順は、第1の半導体集積回路に、スキャンクロックの制御回路をさらに含ませた第2の半導体集積回路のレイアウトを出力する手順を含み、
前記テスト手順は、前記第1の半導体集積回路に対するスキャンテストのタイミング解析の結果に基づいて、前記第2の半導体集積回路に対するスキャンテストに適用する制約を決定する手順を含む請求項8記載のプログラム。
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JP2013019694A (ja) * | 2011-07-07 | 2013-01-31 | Renesas Electronics Corp | スキャンテスト回路およびスキャンテスト回路生成方法 |
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