JP5012890B2 - 半導体集積回路の設計方法 - Google Patents
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Description
図1は、本発明の第1の実施形態の半導体集積回路の設計方法により設計するLSI(大規模集積回路)100の構成例を示すブロック図である。LSI100は、第1のCPU(中央処理ユニット)101、第2のCPU102、バスコンポーネント又は周辺モジュール103、オーディオ回路104、ビデオ回路105、カードインターフェース106、ボイスコーデック回路107、及び電源管理(パワーマネージメント)ユニット110を有する。バスコンポーネント又は周辺モジュール103は、オンチップバス(OCB)、メモリコントローラ又はクロックジェネレータ等である。回路ブロック101〜107は、それぞれ論理回路を有する。電源管理ユニット110は、回路ブロック101〜107毎に電源電圧のオン/オフを制御し、CPU101及び102毎にDVFS(Dynamic Voltage and Frequency Scaling)制御を行うことにより、LSI100の低消費電力化を図ることができる。DVFS制御は、電源電圧及び動作周波数を動的に制御する。
図8は、本発明の第2の実施形態による回路ブロックの構成例を示す回路図であり、ハードウェアエミュレータ又はFPGAで検証可能にするために、図2の回路ブロックを修正した回路ブロックの構成例を示す。図8は、図2の回路ブロックに対して、パワーゲーティング回路201を削除し、パワーゲーティング回路201の代わりにエラー条件検出回路801〜803、論理和(OR)回路811及びエラー記憶部812を追加したものである。以下、図8が図2と異なる点を説明する。
図10は、本発明の第3の実施形態による各回路ブロック101〜107(図1)の構成例を示す回路図であり、図11は図10の回路ブロックの誤動作を説明するためのタイミングチャートである。図10は、図2に対して、クランプ回路203及び204の代わりにレベルシフト機能付きクランプ回路1003及び1004を設けたものである。以下、図10が図2と異なる点を説明する。
図14は、本発明の第4の実施形態による回路ブロックの構成例を示す回路図であり、ハードウェアエミュレータ又はFPGAで検証可能にするために、図10の回路ブロックを修正した回路ブロックの構成例を示す。本実施形態は、第1〜第3の実施形態を組み合わせたものである。以下、図14が図12と異なる点を説明する。
図15は、本発明の第5の実施形態による設計方法を実現するためのコンピュータ(設計装置)1510のハードウェア構成例を示すブロック図である。コンピュータ1510により、第1〜第4の実施形態の検証用回路ブロックの設計データを生成することができる。
Claims (9)
- パワーゲーティング制御信号に応じて論理回路に電源電圧を供給するためのパワーゲーティング回路及びクランプ制御信号に応じて前記論理回路の出力信号をクランプするための第1のクランプ回路を有する設計データを準備する準備ステップと、
前記設計データを検証するために、前記設計データに対して、前記パワーゲーティング回路の代わりに、前記パワーゲーティング制御信号に応じて前記論理回路の出力信号をマスクするための第1のマスク回路を追加した設計データを生成する生成ステップと
を有することを特徴とする半導体集積回路の設計方法。 - 前記第1のマスク回路は、前記パワーゲーティング制御信号に応じて前記論理回路の出力信号又はマスクデータを選択して前記第1のクランプ回路に出力する第1のセレクタを有することを特徴とする請求項1記載の半導体集積回路の設計方法。
- 前記第1のクランプ回路は、前記論理回路の出力信号及び前記クランプ制御信号の論理積信号を出力する第1の論理積回路を有することを特徴とする請求項1記載の半導体集積回路の設計方法。
- 前記準備ステップは、さらに前記クランプ制御信号に応じて第1の論理信号をクランプして前記論理回路に出力するための第2のクランプ回路を有する設計データを準備することを特徴とする請求項1記載の半導体集積回路の設計方法。
- 前記生成ステップは、さらに前記パワーゲーティング制御信号に応じて前記論理回路の入力信号をマスクするための第2のマスク回路を追加した設計データを生成することを特徴とする請求項4記載の半導体集積回路の設計方法。
- 前記第2のマスク回路は、前記パワーゲーティング制御信号に応じて前記第2のクランプ回路の出力信号又はマスクデータを選択して前記論理回路に出力する第2のセレクタを有することを特徴とする請求項5記載の半導体集積回路の設計方法。
- さらに、前記生成ステップにより生成された設計データを基にハードウェアエミュレータ又はFPGA(FieldProgrammableGateArray)により動作検証する検証ステップを有することを特徴とする請求項1記載の半導体集積回路の設計方法。
- パワーゲーティング制御信号に応じて論理回路に供給する電源電圧値を制御するためのパワーゲーティング回路及び前記論理回路の出力信号をレベルシフトすることにより前記論理回路の出力信号のレベルとは異なるレベルの信号を出力する第1のレベルシフト回路を有する設計データを準備する準備ステップと、
前記設計データを検証するために、前記設計データに対して、前記パワーゲーティング回路の代わりに、前記パワーゲーティング制御信号に応じた前記電源電圧値が動作可能電圧であるか否かを比較するための比較回路及び前記比較回路の比較結果に応じて前記論理回路の出力信号をマスクするための第1のマスク回路を追加した設計データを生成する生成ステップと
を有することを特徴とする半導体集積回路の設計方法。 - 前記準備ステップは、さらにクランプ制御信号に応じて前記論理回路の出力信号をクランプするための第1のクランプ回路を有する設計データを準備することを特徴とする請求項8記載の半導体集積回路の設計方法。
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