JP2001290863A - 半導体回路の遅延解析方法及び設計支援装置 - Google Patents
半導体回路の遅延解析方法及び設計支援装置Info
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Abstract
(57)【要約】
【課題】 特に大規模複雑な半導体回路の設計におい
て、クロック回路、ホールドエラー及びセットアップエ
ラーについて、その原因又は設計改善の指標を与えるタ
イミング解析方法を提供する。 【解決手段】 クロック周期をＴ、信号遅延解析の対象
となる回路部の最大遅延をＷｍａｘ、最小遅延をＷｍｉ
ｎ、同回路部の入力及び出力となる各レジスタへのクロ
ックタイミングをＣｄ１、Ｃｄ２として、例えばＣｄ１
を１つの軸とし、Ｃｄ２＋Ｗｍａｘ＋Ｔを他の１つの軸
とした２次元グラフを作成し、この２次元グラフに、前
記回路部の遅延解析結果をプロットする。また、例えば
Ｃｄ１を１つの軸とし、Ｃｄ２−Ｗｍｉｎを他の１つの
軸とした２次元グラフを作成し、この２次元グラフに前
記回路部の遅延解析結果をプロットする。
て、クロック回路、ホールドエラー及びセットアップエ
ラーについて、その原因又は設計改善の指標を与えるタ
イミング解析方法を提供する。 【解決手段】 クロック周期をＴ、信号遅延解析の対象
となる回路部の最大遅延をＷｍａｘ、最小遅延をＷｍｉ
ｎ、同回路部の入力及び出力となる各レジスタへのクロ
ックタイミングをＣｄ１、Ｃｄ２として、例えばＣｄ１
を１つの軸とし、Ｃｄ２＋Ｗｍａｘ＋Ｔを他の１つの軸
とした２次元グラフを作成し、この２次元グラフに、前
記回路部の遅延解析結果をプロットする。また、例えば
Ｃｄ１を１つの軸とし、Ｃｄ２−Ｗｍｉｎを他の１つの
軸とした２次元グラフを作成し、この２次元グラフに前
記回路部の遅延解析結果をプロットする。
Description
【０００１】
【従来の技術】近年では、半導体プロセス技術の微細加
工に伴い、配線に関わる信号遅延の割合が増大し、半導
体集積回路（ＬＳＩ）の設計においてタイミングを仕様
通りに満たすことが難しくなってきている。
工に伴い、配線に関わる信号遅延の割合が増大し、半導
体集積回路（ＬＳＩ）の設計においてタイミングを仕様
通りに満たすことが難しくなってきている。
【０００２】従来では、ＬＳＩ回路設計に際し、設計者
は、論理合成ツールによる論理回路設計工程、及びレイ
アウトツールによるレイアウト設計工程をした後、同工
程により得られたLSI回路が仕様として与えられたタイ
ミングを満たすか否かのタイミング解析を行ない、仕様
を満足しない場合には、再度、レイアウト設計工程を繰
り返すか、場合によってはその前の論理設計設計工程か
らやり直すという判断をしながら、設計開発を進めてい
る。
は、論理合成ツールによる論理回路設計工程、及びレイ
アウトツールによるレイアウト設計工程をした後、同工
程により得られたLSI回路が仕様として与えられたタイ
ミングを満たすか否かのタイミング解析を行ない、仕様
を満足しない場合には、再度、レイアウト設計工程を繰
り返すか、場合によってはその前の論理設計設計工程か
らやり直すという判断をしながら、設計開発を進めてい
る。
【０００３】図４は、ＬＳＩ回路設計の一部について、
そのタイミングの関係を簡単に示した図である。同図に
おいて、ＣＣ解析しようとする回路部であって、多数の
信号経路Ｐａｔｈ（ｉ、ｊ）を持つ。Ｒｅｇ(ｉ)は、信
号経路Ｐａｔｈ（ｉ、ｊ）の始点レジスタ、Ｒｅｇ
（ｊ）は終点レジスタである。始点レジスタＲｅｇ
（ｉ）と終点レジスタＲｅｇ（ｊ）との間の多数の信号
経路の伝播遅延のうち、最小遅延となる値をＷｍｉｎ
（ｉ、ｊ）、最大遅延となる値をＷｍａｘ（ｉ、ｊ）と
する。
そのタイミングの関係を簡単に示した図である。同図に
おいて、ＣＣ解析しようとする回路部であって、多数の
信号経路Ｐａｔｈ（ｉ、ｊ）を持つ。Ｒｅｇ(ｉ)は、信
号経路Ｐａｔｈ（ｉ、ｊ）の始点レジスタ、Ｒｅｇ
（ｊ）は終点レジスタである。始点レジスタＲｅｇ
（ｉ）と終点レジスタＲｅｇ（ｊ）との間の多数の信号
経路の伝播遅延のうち、最小遅延となる値をＷｍｉｎ
（ｉ、ｊ）、最大遅延となる値をＷｍａｘ（ｉ、ｊ）と
する。
【０００４】いま、ＬＳＩ設計仕様においてクロック周
期Ｔを満たすタイミング仕様が与えれた場合の回路設計
では、レイアウト回路の設計後の最大遅延Ｗｍａｘが、
クロック周期Ｔよりも短時間でなければ、クロック周期
Ｔにおいて信号経路Ｐａｔｈ（ｉ、ｊ）でのデータの転
送ができない。そこで、従来では、各信号経路の遅延を
解析するために、図５に示すような遅延解析方法が取ら
れていた。即ち、全ての始点及び終点のレジスタペア
（ｉ、ｊ）間の信号経路の最大遅延Ｗｍａｘ（ｉ、ｊ）
について頻度分布グラフを作成し、最大遅延Ｗｍａｘが
どのように分布し、クロック周期Ｔに比べてどのように
エラーが分布しているかを表示するものが一般的に利用
されてきた。そのようなシステムの一例として例えば特
開平9-054138号公報では、半導体回路の会話型信号遅延
解析方法において、エラー数とその比率とを円グラフで
表示し、その表示結果に基づく半導体回路の信号遅延解
析を行うことを開示している。
期Ｔを満たすタイミング仕様が与えれた場合の回路設計
では、レイアウト回路の設計後の最大遅延Ｗｍａｘが、
クロック周期Ｔよりも短時間でなければ、クロック周期
Ｔにおいて信号経路Ｐａｔｈ（ｉ、ｊ）でのデータの転
送ができない。そこで、従来では、各信号経路の遅延を
解析するために、図５に示すような遅延解析方法が取ら
れていた。即ち、全ての始点及び終点のレジスタペア
（ｉ、ｊ）間の信号経路の最大遅延Ｗｍａｘ（ｉ、ｊ）
について頻度分布グラフを作成し、最大遅延Ｗｍａｘが
どのように分布し、クロック周期Ｔに比べてどのように
エラーが分布しているかを表示するものが一般的に利用
されてきた。そのようなシステムの一例として例えば特
開平9-054138号公報では、半導体回路の会話型信号遅延
解析方法において、エラー数とその比率とを円グラフで
表示し、その表示結果に基づく半導体回路の信号遅延解
析を行うことを開示している。
【０００５】従来、設計者は、頻度分布グラフより、ク
ロック周期Ｔを満たさない信号経路が多数占める場合に
は、論理設計行程から設計方法を見直したり（大修
正）、又は、クロック周期Ｔを満たさない信号経路が少
数の場合には、レイアウト設計行程における微修正（小
修正）により、設計仕様目標を満たす回路設計を行なっ
てきた。
ロック周期Ｔを満たさない信号経路が多数占める場合に
は、論理設計行程から設計方法を見直したり（大修
正）、又は、クロック周期Ｔを満たさない信号経路が少
数の場合には、レイアウト設計行程における微修正（小
修正）により、設計仕様目標を満たす回路設計を行なっ
てきた。
【０００６】
【発明が解決しようとする課題】しかしながら、従来用
いられてきた頻度分布グラフ又はこれに相当する情報で
は、第１に、セットアップエラーとクロック遅延を統合
したタイミングエラー原因の分析ができない。第２に、
ホールドエラーとクロック遅延を統合したタイミングエ
ラー原因の分析ができない。更に、第３に、論理回路部
とクロック部について設計改善指標が与られない、な
ど、現在の複雑化した設計において必須となる情報が得
られないという課題があった。
いられてきた頻度分布グラフ又はこれに相当する情報で
は、第１に、セットアップエラーとクロック遅延を統合
したタイミングエラー原因の分析ができない。第２に、
ホールドエラーとクロック遅延を統合したタイミングエ
ラー原因の分析ができない。更に、第３に、論理回路部
とクロック部について設計改善指標が与られない、な
ど、現在の複雑化した設計において必須となる情報が得
られないという課題があった。
【０００７】本発明は、前記課題を解決するものであ
り、その目的は、セットアップエラーとクロック遅延を
統合したタイミングエラー原因の分析や、ホールドエラ
ーとクロック遅延を統合したタイミングエラー原因の分
析を容易にすると共に、論理回路部とクロック部につい
て設計改善指標を与えることにある。
り、その目的は、セットアップエラーとクロック遅延を
統合したタイミングエラー原因の分析や、ホールドエラ
ーとクロック遅延を統合したタイミングエラー原因の分
析を容易にすると共に、論理回路部とクロック部につい
て設計改善指標を与えることにある。
【０００８】更に、本発明の目的は、前記分析の容易化
及び設計改善指標を与える場合に、それらの情報をテキ
ストファイルなどで出力したときには、その量が膨大で
あるために、タイミング仕様を満足するためのタイミン
グ解析に時間を要することから、より直感的にＬＳＩ回
路のタイミングエラーの原因を分析し、その対処法を示
唆する表示方法又はそれを実装した装置を提供すること
にある。
及び設計改善指標を与える場合に、それらの情報をテキ
ストファイルなどで出力したときには、その量が膨大で
あるために、タイミング仕様を満足するためのタイミン
グ解析に時間を要することから、より直感的にＬＳＩ回
路のタイミングエラーの原因を分析し、その対処法を示
唆する表示方法又はそれを実装した装置を提供すること
にある。
【０００９】
【課題を解決するための手段】以上の目的を達成するた
め、本発明では、クロック遅延が０とならない一般的な
セットアップ条件やホールド条件を２次元グラフ上に表
現する。
め、本発明では、クロック遅延が０とならない一般的な
セットアップ条件やホールド条件を２次元グラフ上に表
現する。
【００１０】すなわち、請求項１記載の発明の半導体回
路の信号遅延解析方法は、クロック周期をＴ、解析する
回路部の最大遅延をＷｍａｘ、前記回路部の入力及び出
力となる各レジスタへのクロックタイミングをＣｄ１、
Ｃｄ２として、Ｃｄ１とＣｄ２＋Ｔ−Ｗｍａｘとの２
軸、又はＣｄ２とＣｄ１−Ｔ＋Ｗｍａｘとの２軸により
規定される2次元グラフＧを作成する作成工程と、前記
作成工程において作成された２次元グラフＧ上の点に、
前記回路部の遅延解析結果を表示する表示工程とを備え
ることを特徴とする。
路の信号遅延解析方法は、クロック周期をＴ、解析する
回路部の最大遅延をＷｍａｘ、前記回路部の入力及び出
力となる各レジスタへのクロックタイミングをＣｄ１、
Ｃｄ２として、Ｃｄ１とＣｄ２＋Ｔ−Ｗｍａｘとの２
軸、又はＣｄ２とＣｄ１−Ｔ＋Ｗｍａｘとの２軸により
規定される2次元グラフＧを作成する作成工程と、前記
作成工程において作成された２次元グラフＧ上の点に、
前記回路部の遅延解析結果を表示する表示工程とを備え
ることを特徴とする。
【００１１】また、請求項２記載の発明は、前記請求項
１記載の半導体回路の信号遅延解析方法において、前記
作成工程では、作成された２次元グラフＧに、原点から
対角に引いたＣｄ１＝Ｃｄ２＋Ｔ−Ｗｍａｘの補助線、
又はＣｄ２＝Ｃｄ１−Ｔ＋Ｗｍａｘの補助線を付加する
ことを特徴とする。
１記載の半導体回路の信号遅延解析方法において、前記
作成工程では、作成された２次元グラフＧに、原点から
対角に引いたＣｄ１＝Ｃｄ２＋Ｔ−Ｗｍａｘの補助線、
又はＣｄ２＝Ｃｄ１−Ｔ＋Ｗｍａｘの補助線を付加する
ことを特徴とする。
【００１２】更に、請求項３記載の発明の半導体回路の
信号遅延解析方法は、解析する回路部の最小遅延をＷｍ
ｉｎ、前記回路部の入力及び出力となる各レジスタへの
クロックタイミングをＣｄ１、Ｃｄ２として、Ｃｄ１と
Ｃｄ２−Ｗｍｉｎとの２軸、又はＣｄ２とＣｄ１＋Ｗｍ
ｉｎとの２軸により規定される２次元グラフＧを作成す
る作成工程と、前記作成工程において作成された２次元
グラフＧ上の点に、前記回路部の遅延解析結果を表示す
る表示工程とを備えることを特徴とする。
信号遅延解析方法は、解析する回路部の最小遅延をＷｍ
ｉｎ、前記回路部の入力及び出力となる各レジスタへの
クロックタイミングをＣｄ１、Ｃｄ２として、Ｃｄ１と
Ｃｄ２−Ｗｍｉｎとの２軸、又はＣｄ２とＣｄ１＋Ｗｍ
ｉｎとの２軸により規定される２次元グラフＧを作成す
る作成工程と、前記作成工程において作成された２次元
グラフＧ上の点に、前記回路部の遅延解析結果を表示す
る表示工程とを備えることを特徴とする。
【００１３】加えて、請求項４記載の発明は、前記請求
項３記載の半導体回路の信号遅延解析方法において、前
記作成工程では、作成された２次元グラフＧに、原点か
ら対角に引いたＣｄ１＝Ｃｄ２−Ｗｍｉｎの補助線、又
はＣｄ２＝Ｃｄ１＋Ｗｍｉｎの補助線を付加することを
特徴とする。
項３記載の半導体回路の信号遅延解析方法において、前
記作成工程では、作成された２次元グラフＧに、原点か
ら対角に引いたＣｄ１＝Ｃｄ２−Ｗｍｉｎの補助線、又
はＣｄ２＝Ｃｄ１＋Ｗｍｉｎの補助線を付加することを
特徴とする。
【００１４】また、請求項５記載の発明は、前記請求項
１、２、３又は４記載の半導体回路の信号遅延解析方法
において、前記２次元グラフＧ上の遅延解析結果が軸Ｃ
ｄ１又は軸Ｃｄ２に対して並行に広がる場合には、前記
レジスタへのクロックタイミングを修正する指針を表示
し、一方、前記遅延解析結果が軸Ｃｄ１又は軸Ｃｄ２に
対して垂直に広がる場合には、前記回路部の信号遅延を
改善する指針を表示することを特徴とする。
１、２、３又は４記載の半導体回路の信号遅延解析方法
において、前記２次元グラフＧ上の遅延解析結果が軸Ｃ
ｄ１又は軸Ｃｄ２に対して並行に広がる場合には、前記
レジスタへのクロックタイミングを修正する指針を表示
し、一方、前記遅延解析結果が軸Ｃｄ１又は軸Ｃｄ２に
対して垂直に広がる場合には、前記回路部の信号遅延を
改善する指針を表示することを特徴とする。
【００１５】更に、請求項６記載の発明の半導体回路の
設計支援装置は、クロック周期をＴ、解析する回路部の
最大遅延をＷｍａｘ、前記回路部の入力及び出力となる
各レジスタへのクロックタイミングをＣｄ１、Ｃｄ２と
して、Ｃｄ１とＣｄ２＋Ｔ−Ｗｍａｘとの２軸、又はＣ
ｄ２とＣｄ１−Ｔ＋Ｗｍａｘとの２軸により規定される
2次元グラフＧを作成する作成手段と、前記作成手段に
より作成された２次元グラフＧ上の点に、前記回路部の
遅延解析結果を表示する表示手段と、前記２次元グラフ
Ｇ上の遅延解析結果が軸Ｃｄ１又は軸Ｃｄ２に対して並
行に広がる場合には、前記レジスタへのクロックタイミ
ングを修正する指針を表示し、一方、前記遅延解析結果
が軸Ｃｄ１又は軸Ｃｄ２に対して垂直に広がる場合に
は、前記回路部の信号遅延を改善する指針を表示する指
針手段とを備えたことを特徴とする。
設計支援装置は、クロック周期をＴ、解析する回路部の
最大遅延をＷｍａｘ、前記回路部の入力及び出力となる
各レジスタへのクロックタイミングをＣｄ１、Ｃｄ２と
して、Ｃｄ１とＣｄ２＋Ｔ−Ｗｍａｘとの２軸、又はＣ
ｄ２とＣｄ１−Ｔ＋Ｗｍａｘとの２軸により規定される
2次元グラフＧを作成する作成手段と、前記作成手段に
より作成された２次元グラフＧ上の点に、前記回路部の
遅延解析結果を表示する表示手段と、前記２次元グラフ
Ｇ上の遅延解析結果が軸Ｃｄ１又は軸Ｃｄ２に対して並
行に広がる場合には、前記レジスタへのクロックタイミ
ングを修正する指針を表示し、一方、前記遅延解析結果
が軸Ｃｄ１又は軸Ｃｄ２に対して垂直に広がる場合に
は、前記回路部の信号遅延を改善する指針を表示する指
針手段とを備えたことを特徴とする。
【００１６】加えて、請求項７記載の発明の半導体回路
の設計支援装置は、解析する回路部の最小遅延をＷｍｉ
ｎ、前記回路部の入力及び出力となる各レジスタへのク
ロックタイミングをＣｄ１、Ｃｄ２として、Ｃｄ１とＣ
ｄ２−Ｗｍｉｎとの２軸、又はＣｄ２とＣｄ１＋Ｗｍｉ
ｎとの２軸により規定される２次元グラフＧを作成する
作成手段と、前記作成手段により作成された２次元グラ
フＧ上の点に、前記回路部の遅延解析結果を表示する表
示手段と、前記２次元グラフＧ上の遅延解析結果が軸Ｃ
ｄ１又は軸Ｃｄ２に対して並行に広がる場合には、前記
レジスタへのクロックタイミングを修正する指針を表示
し、一方、前記遅延解析結果が軸Ｃｄ１又は軸Ｃｄ２に
対して垂直に広がる場合には、前記回路部の信号遅延を
改善する指針を表示する指針手段とを備えたことを特徴
とする。
の設計支援装置は、解析する回路部の最小遅延をＷｍｉ
ｎ、前記回路部の入力及び出力となる各レジスタへのク
ロックタイミングをＣｄ１、Ｃｄ２として、Ｃｄ１とＣ
ｄ２−Ｗｍｉｎとの２軸、又はＣｄ２とＣｄ１＋Ｗｍｉ
ｎとの２軸により規定される２次元グラフＧを作成する
作成手段と、前記作成手段により作成された２次元グラ
フＧ上の点に、前記回路部の遅延解析結果を表示する表
示手段と、前記２次元グラフＧ上の遅延解析結果が軸Ｃ
ｄ１又は軸Ｃｄ２に対して並行に広がる場合には、前記
レジスタへのクロックタイミングを修正する指針を表示
し、一方、前記遅延解析結果が軸Ｃｄ１又は軸Ｃｄ２に
対して垂直に広がる場合には、前記回路部の信号遅延を
改善する指針を表示する指針手段とを備えたことを特徴
とする。
【００１７】以上により、請求項１〜４及び請求項６及
び７記載の発明では、クロック周期Ｔで半導体回路が動
作するために満たすべき必要十分条件式を、クロックタ
イミングを１つの軸とする２軸から規定される２次元グ
ラフに表し、この２次元グラフ上に解析する回路部の遅
延解析結果を表示する。従って、クロックタイミングの
ばらつきの様子を観察できると共に、セットアップエラ
ーか又はホールドエラーか、及びクロックタイミングエ
ラーかを容易に判断することができる。
び７記載の発明では、クロック周期Ｔで半導体回路が動
作するために満たすべき必要十分条件式を、クロックタ
イミングを１つの軸とする２軸から規定される２次元グ
ラフに表し、この２次元グラフ上に解析する回路部の遅
延解析結果を表示する。従って、クロックタイミングの
ばらつきの様子を観察できると共に、セットアップエラ
ーか又はホールドエラーか、及びクロックタイミングエ
ラーかを容易に判断することができる。
【００１８】また、請求項５記載の発明では、既述の通
りクロックタイミングを１つの軸とする２軸から規定さ
れる２次元グラフに必要十分条件式が表わされているの
で、遅延解析結果の分布が前記クロックタイミング軸に
垂直に分布する場合には、クロックスキューが小さいと
判断できて、回路部の信号遅延を改善する指針を与える
ことができ、一方、遅延解析結果の分布が前記クロック
タイミング軸に並行に分布する場合には、クロックスキ
ューが大きいと判断できて、クロック回路設計を改善す
る指針を与えることができる。
りクロックタイミングを１つの軸とする２軸から規定さ
れる２次元グラフに必要十分条件式が表わされているの
で、遅延解析結果の分布が前記クロックタイミング軸に
垂直に分布する場合には、クロックスキューが小さいと
判断できて、回路部の信号遅延を改善する指針を与える
ことができ、一方、遅延解析結果の分布が前記クロック
タイミング軸に並行に分布する場合には、クロックスキ
ューが大きいと判断できて、クロック回路設計を改善す
る指針を与えることができる。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態の半導
体回路の遅延解析方法及び設計支援装置について、式及
び図面を用いて説明する。
体回路の遅延解析方法及び設計支援装置について、式及
び図面を用いて説明する。
【００２０】次式１及び式２に、クロック周期ＴでＬＳ
Ｉ回路（図４の解析すべき回路部ＣＣ）が動作するため
に満たすべき必要十分条件式を示す。
Ｉ回路（図４の解析すべき回路部ＣＣ）が動作するため
に満たすべき必要十分条件式を示す。
【００２１】 Si−Sj＜T−Wmax(ｉ、ｊ) …式１ Sj−Si＜Wmin(i, j) …式２ 前記各式は、Ｆｉｓｈｂｕｒｎ（J. P. Fishburn,“Clo
ck skew optimization," IEEE Trans. on Computers, V
ol.39,pp945-951,1990）により導出された。同各式にお
いて、Ｓｉ、Ｓｊは、図４で用いた回路図において、各
レジスタＲｅｇ（ｉ）、Ｒｅｇ（ｊ）に供給されるクロ
ックタイミングＣｄ１、Ｃｄ２であって、クロック信号
の遅延値で表現したものである。
ck skew optimization," IEEE Trans. on Computers, V
ol.39,pp945-951,1990）により導出された。同各式にお
いて、Ｓｉ、Ｓｊは、図４で用いた回路図において、各
レジスタＲｅｇ（ｉ）、Ｒｅｇ（ｊ）に供給されるクロ
ックタイミングＣｄ１、Ｃｄ２であって、クロック信号
の遅延値で表現したものである。
【００２２】前記式１は、信号情報をクロックタイミン
グでレジスタに取り込むためのタイミング条件（セット
アップ条件）を意味し、前記式２は、レジスタが取り込
み作業中に、次の信号が紛れ込まないためのタイミング
条件（ホールド条件）を指す。必要十分条件は、従来の
設計では、クロック信号遅延に関して、Ｓｉ＝Ｓｊ、す
なわち０スキュークロック設計を前提とされていたため
に、次のように変形されて考慮されてきた。
グでレジスタに取り込むためのタイミング条件（セット
アップ条件）を意味し、前記式２は、レジスタが取り込
み作業中に、次の信号が紛れ込まないためのタイミング
条件（ホールド条件）を指す。必要十分条件は、従来の
設計では、クロック信号遅延に関して、Ｓｉ＝Ｓｊ、す
なわち０スキュークロック設計を前提とされていたため
に、次のように変形されて考慮されてきた。
【００２３】 Ｗｍａｘ（ｉ、ｊ）≦Ｔ …式３ ０≦Ｗｍｉｎ（ｉ、ｊ） …式４ ここで、式４について、最初遅延Ｗｍｉｎは０以下には
ならないため、必ず成立する。従来の設計では、主に式
３を中心に回路設計の条件として考えられてきた。クロ
ック遅延は０であるため、クロックを交えたタイミング
解析結果を表示する必要がなかった。これが、従来図５
のような解析方式のみで設計を行なっている理由であ
る。
ならないため、必ず成立する。従来の設計では、主に式
３を中心に回路設計の条件として考えられてきた。クロ
ック遅延は０であるため、クロックを交えたタイミング
解析結果を表示する必要がなかった。これが、従来図５
のような解析方式のみで設計を行なっている理由であ
る。
【００２４】本発明は、従来検討されていなかった「ク
ロック遅延が０とならない」一般的な場合に対して、前
記式１及び式２をそのまま表示する方法について提案す
るものである。
ロック遅延が０とならない」一般的な場合に対して、前
記式１及び式２をそのまま表示する方法について提案す
るものである。
【００２５】具体的には、解析しようとする回路におい
て、レジスタへのクロック遅延の一方、即ち、Ｓｊを中
心にして、前記式１及び式２を以下の式５及び式６に変
形する。
て、レジスタへのクロック遅延の一方、即ち、Ｓｊを中
心にして、前記式１及び式２を以下の式５及び式６に変
形する。
【００２６】 Si−T＋Wmax(ｉ、ｊ)≦Sj …式５ Sj ≦ Wmin(i、j) ＋Si …式６ このような変形を加えることにより、前記の必要十分条
件を図１（ａ）及び（ｂ）に示すような２次元グラフＧ
に表すことができる。更に、Sj＝Si−T＋Wmax(i、j)の
補助線、及びSj＝Wmin(i、j)＋Siの補助線を用いて、各
々図１（ａ）及び同図（ｂ）に示した２次元グラフＧに
対して対角線表示の追加を行う。
件を図１（ａ）及び（ｂ）に示すような２次元グラフＧ
に表すことができる。更に、Sj＝Si−T＋Wmax(i、j)の
補助線、及びSj＝Wmin(i、j)＋Siの補助線を用いて、各
々図１（ａ）及び同図（ｂ）に示した２次元グラフＧに
対して対角線表示の追加を行う。
【００２７】そして、前記２次元グラフＧを作成した後
は、解析しようとする回路部ＣＣの遅延解析結果を前記
２次元グラフＧ上に表示する。具体的には、(ｘ、ｙ)＝
（Sj、Si−T＋Wmax(i、j)）の点を各レジスタペア毎に
グラフＧ上にプロットし、又は、(ｘ、ｙ)＝（Sj、Wmin
(i、j)＋Si）の点を各レジスタペア毎にグラフＧ上にプ
ロットする。
は、解析しようとする回路部ＣＣの遅延解析結果を前記
２次元グラフＧ上に表示する。具体的には、(ｘ、ｙ)＝
（Sj、Si−T＋Wmax(i、j)）の点を各レジスタペア毎に
グラフＧ上にプロットし、又は、(ｘ、ｙ)＝（Sj、Wmin
(i、j)＋Si）の点を各レジスタペア毎にグラフＧ上にプ
ロットする。
【００２８】従って、本実施の形態の半導体回路の遅延
解析方法では、次の解析が可能になる。第１に、図１
（ａ）において、対角線をこえてプロット点が分布すれ
ば、セットアップエラー又はクロックタイミングのエラ
ーである。第２に、図１（ｂ）において、対角線をこえ
てプロット点が分布すれば、ホールドエラー又はクロッ
クタイミングのエラーである。
解析方法では、次の解析が可能になる。第１に、図１
（ａ）において、対角線をこえてプロット点が分布すれ
ば、セットアップエラー又はクロックタイミングのエラ
ーである。第２に、図１（ｂ）において、対角線をこえ
てプロット点が分布すれば、ホールドエラー又はクロッ
クタイミングのエラーである。
【００２９】前記式５及び式６より、以上の判断が２次
元グラフＧ上で容易になることは明らかである。従来で
は、回路動作の必要十分条件とタイミングエラー解析を
連動する発想がなかった。本発明は、単に必要十分条件
式をグラフ化したものではなく、クロックタイミングＣ
ｄ（クロック遅延Ｓｊ）を横軸に取ることにより、クロ
ックタイミングのばらつきの様子を観察できる点で優れ
ている。
元グラフＧ上で容易になることは明らかである。従来で
は、回路動作の必要十分条件とタイミングエラー解析を
連動する発想がなかった。本発明は、単に必要十分条件
式をグラフ化したものではなく、クロックタイミングＣ
ｄ（クロック遅延Ｓｊ）を横軸に取ることにより、クロ
ックタイミングのばらつきの様子を観察できる点で優れ
ている。
【００３０】更に、本実施の形態の遅延解析方法では、
クロック設計における不都合と、論理回路設計の不都合
とを容易に分別できて、回路設計の指標を得る利点があ
る。図３(a)及び(b)は、本実施の形態によるホールドエ
ラー解析の図である。同図（ａ）と（ｂ）とでは、分布
がクロック遅延Sjに対して垂直方向の分布(同図(a))
か、クロック遅延Sjに対して並行方向の分布(図３(b))
かにより異なる。クロック設計により十分０スキューが
達成されていれば、プロットした点は、横軸Ｓｊに対し
て広がりが少なく、図３(a)に示すようにクロック遅延
Ｓｊに対して垂直に広がる。このときは、回路部ＣＣ内
の論理回路の信号遅延を改善をする必要がある。逆に、
０スキュー設計が十分良く制御されていない場合には、
図３(ｂ)のように分布はクロック遅延Ｓｊに対して水平
方向に広がる。つまり、クロック回路設計においてクロ
ックタイミングを改善する必要があることが判る。従っ
て、本分布をみれば、クロック回路の修正か回路部ＣＣ
の修正かの何れに対処すればよいかの示唆、指針を与え
ることが可能となる。
クロック設計における不都合と、論理回路設計の不都合
とを容易に分別できて、回路設計の指標を得る利点があ
る。図３(a)及び(b)は、本実施の形態によるホールドエ
ラー解析の図である。同図（ａ）と（ｂ）とでは、分布
がクロック遅延Sjに対して垂直方向の分布(同図(a))
か、クロック遅延Sjに対して並行方向の分布(図３(b))
かにより異なる。クロック設計により十分０スキューが
達成されていれば、プロットした点は、横軸Ｓｊに対し
て広がりが少なく、図３(a)に示すようにクロック遅延
Ｓｊに対して垂直に広がる。このときは、回路部ＣＣ内
の論理回路の信号遅延を改善をする必要がある。逆に、
０スキュー設計が十分良く制御されていない場合には、
図３(ｂ)のように分布はクロック遅延Ｓｊに対して水平
方向に広がる。つまり、クロック回路設計においてクロ
ックタイミングを改善する必要があることが判る。従っ
て、本分布をみれば、クロック回路の修正か回路部ＣＣ
の修正かの何れに対処すればよいかの示唆、指針を与え
ることが可能となる。
【００３１】次に、既述の表示機能を有するタイミング
解析装置（設計支援装置）を図２に示す。同図では、入
出力装置１に対して回路部ＣＣの回路情報や遅延解析結
果を入力し、これら回路情報及び遅延解析結果を記憶装
置２に記憶する。最大遅延Ｗｍａｘや最小遅延Ｗｍｉｎ
の計算は、ＣＰＵ４により行われる。ＣＰＵ（作成手
段）４は、図１（ａ）及び（ｂ）に示した２次元グラフ
Ｇを作成する。また、ＣＰＵ（表示手段及び指針手段）
４は、前記記憶装置２に記憶した回路部ＣＣの遅延解析
結果を前記２次元グラフＧ上に表示し、その結果を表示
装置３に表示するすると共に、この回路部ＣＣの遅延解
析結果が表示された２次元グラフＧから、既述した改善
の指針を判定し、この指針を表示装置３に表示する。前
記ＣＰＵ４で処理された結果は記憶装置２に記憶され
る。
解析装置（設計支援装置）を図２に示す。同図では、入
出力装置１に対して回路部ＣＣの回路情報や遅延解析結
果を入力し、これら回路情報及び遅延解析結果を記憶装
置２に記憶する。最大遅延Ｗｍａｘや最小遅延Ｗｍｉｎ
の計算は、ＣＰＵ４により行われる。ＣＰＵ（作成手
段）４は、図１（ａ）及び（ｂ）に示した２次元グラフ
Ｇを作成する。また、ＣＰＵ（表示手段及び指針手段）
４は、前記記憶装置２に記憶した回路部ＣＣの遅延解析
結果を前記２次元グラフＧ上に表示し、その結果を表示
装置３に表示するすると共に、この回路部ＣＣの遅延解
析結果が表示された２次元グラフＧから、既述した改善
の指針を判定し、この指針を表示装置３に表示する。前
記ＣＰＵ４で処理された結果は記憶装置２に記憶され
る。
【００３２】尚、以上の説明では、一方のレジスタＲｅ
ｇ（ｊ）のクロック遅延Ｓｊを中心に前記式１及び式２
を変形して式５及び式６を得たが、他方のレジスタＲｅ
ｇ（ｉ）のクロック遅延Ｓｉを中心に前記式１及び式２
を変形しても良いのは勿論である。この場合には、２次
元グラフＧに引く補助線は、Ｓｉ＝Sj−T＋Wmax(ｉ、
ｊ)、及びSi＝Wmin(i、j)＋Sjとなる。
ｇ（ｊ）のクロック遅延Ｓｊを中心に前記式１及び式２
を変形して式５及び式６を得たが、他方のレジスタＲｅ
ｇ（ｉ）のクロック遅延Ｓｉを中心に前記式１及び式２
を変形しても良いのは勿論である。この場合には、２次
元グラフＧに引く補助線は、Ｓｉ＝Sj−T＋Wmax(ｉ、
ｊ)、及びSi＝Wmin(i、j)＋Sjとなる。
【００３３】更に、以上の説明において、符号の正負表
現、ｘ、ｙ軸の変更や、それに伴う分布の変化が伴って
も、本発明の範囲の変更であることはいうまでもない。
現、ｘ、ｙ軸の変更や、それに伴う分布の変化が伴って
も、本発明の範囲の変更であることはいうまでもない。
【００３４】
【発明の効果】以上説明したように、請求項１〜４及び
請求項６及び７記載の発明によれば、クロック周期Ｔで
半導体回路が動作するために満たすべき必要十分条件式
を、クロックタイミングを１つの軸とする２軸から規定
される２次元グラフに表し、この２次元グラフ上に解析
する回路部の遅延解析結果を表示するようにしたので、
クロックタイミングのばらつきの様子を観察できると共
に、セットアップエラーか又はホールドエラーか、及び
クロックタイミングエラーかを直感的に容易に判断する
ことができる。
請求項６及び７記載の発明によれば、クロック周期Ｔで
半導体回路が動作するために満たすべき必要十分条件式
を、クロックタイミングを１つの軸とする２軸から規定
される２次元グラフに表し、この２次元グラフ上に解析
する回路部の遅延解析結果を表示するようにしたので、
クロックタイミングのばらつきの様子を観察できると共
に、セットアップエラーか又はホールドエラーか、及び
クロックタイミングエラーかを直感的に容易に判断する
ことができる。
【００３５】また、請求項５記載の発明では、解析した
回路部の信号遅延を改善すべきか、又はクロック回路設
計を改善すべきかの何れを改善すべきかの指標を与える
ことができる。
回路部の信号遅延を改善すべきか、又はクロック回路設
計を改善すべきかの何れを改善すべきかの指標を与える
ことができる。
【図１】(a)は本発明の実施の形態の半導体回路の遅延
解析方法によるセットアップエラー解析を示す図、(b)
同遅延解析方法によるホールドエラー解析を示す図であ
る。
解析方法によるセットアップエラー解析を示す図、(b)
同遅延解析方法によるホールドエラー解析を示す図であ
る。
【図２】本発明の実施の形態の半導体回路の設計支援装
置を示す図である。
置を示す図である。
【図３】(a)は同実施の形態の半導体回路の遅延解析方
法において分布が横軸に垂直な場合のホールドエラー分
析を説明する図、(b)は同遅延解析方法において分布が
横軸に水平な場合のホールドエラー分析を説明する図で
ある。
法において分布が横軸に垂直な場合のホールドエラー分
析を説明する図、(b)は同遅延解析方法において分布が
横軸に水平な場合のホールドエラー分析を説明する図で
ある。
【図４】半導体回路の模式図である。
【図５】従来のタイミング解析を示す図である。
１ 入出力装置 ２ 記憶装置 ３ 表示装置 ４ ＣＰＵ（作成手段、表
示手段及び指針手段） Ｒｅｇ（ｉ）、Ｒｅｇ（ｊ） レジスタ ＣＣ 回路部
示手段及び指針手段） Ｒｅｇ（ｉ）、Ｒｅｇ（ｊ） レジスタ ＣＣ 回路部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 安井 卓也 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5B046 AA08 BA03 GA01 JA01 5F064 EE47 EE54 HH01 HH06 HH10 HH14
Claims (7)
- 【請求項１】 半導体回路の遅延解析方法において、ク
ロック周期をＴ、解析する回路部の最大遅延をＷｍａ
ｘ、前記回路部の入力及び出力となる各レジスタへのク
ロックタイミングをＣｄ１、Ｃｄ２として、 Ｃｄ１とＣｄ２＋Ｔ−Ｗｍａｘとの２軸、又はＣｄ２と
Ｃｄ１−Ｔ＋Ｗｍａｘとの２軸により規定される2次元
グラフＧを作成する作成工程と、 前記作成工程において作成された２次元グラフＧ上の点
に、前記回路部の遅延解析結果を表示する表示工程とを
備えることを特徴とする半導体回路の信号遅延解析方
法。 - 【請求項２】 前記作成工程では、作成された２次元グ
ラフＧに、原点から対角に引いたＣｄ１＝Ｃｄ２＋Ｔ−
Ｗｍａｘの補助線、又はＣｄ２＝Ｃｄ１−Ｔ＋Ｗｍａｘ
の補助線を付加することを特徴とする請求項１記載の半
導体回路の信号遅延解析方法。 - 【請求項３】 半導体回路の信号遅延解析において、解
析する回路部の最小遅延をＷｍｉｎ、前記回路部の入力
及び出力となる各レジスタへのクロックタイミングをＣ
ｄ１、Ｃｄ２として、 Ｃｄ１とＣｄ２−Ｗｍｉｎとの２軸、又はＣｄ２とＣｄ
１＋Ｗｍｉｎとの２軸により規定される２次元グラフＧ
を作成する作成工程と、 前記作成工程において作成された２次元グラフＧ上の点
に、前記回路部の遅延解析結果を表示する表示工程とを
備えることを特徴とする半導体回路の信号遅延解析方
法。 - 【請求項４】 前記作成工程では、作成された２次元グ
ラフＧに、原点から対角に引いたＣｄ１＝Ｃｄ２−Ｗｍ
ｉｎの補助線、又はＣｄ２＝Ｃｄ１＋Ｗｍｉｎの補助線
を付加することを特徴とする請求項３記載の半導体回路
の信号遅延解析方法。 - 【請求項５】 前記２次元グラフＧ上の遅延解析結果が
軸Ｃｄ１又は軸Ｃｄ２に対して並行に広がる場合には、
前記レジスタへのクロックタイミングを修正する指針を
表示し、一方、 前記遅延解析結果が軸Ｃｄ１又は軸Ｃｄ２に対して垂直
に広がる場合には、前記回路部の信号遅延を改善する指
針を表示することを特徴とする請求項１、２、３又は４
記載の半導体回路の信号遅延解析方法。 - 【請求項６】 クロック周期をＴ、解析する回路部の最
大遅延をＷｍａｘ、前記回路部の入力及び出力となる各
レジスタへのクロックタイミングをＣｄ１、Ｃｄ２とし
て、 Ｃｄ１とＣｄ２＋Ｔ−Ｗｍａｘとの２軸、又はＣｄ２と
Ｃｄ１−Ｔ＋Ｗｍａｘとの２軸により規定される2次元
グラフＧを作成する作成手段と、 前記作成手段により作成された２次元グラフＧ上の点
に、前記回路部の遅延解析結果を表示する表示手段と、 前記２次元グラフＧ上の遅延解析結果が軸Ｃｄ１又は軸
Ｃｄ２に対して並行に広がる場合には、前記レジスタへ
のクロックタイミングを修正する指針を表示し、一方、
前記遅延解析結果が軸Ｃｄ１又は軸Ｃｄ２に対して垂直
に広がる場合には、前記回路部の信号遅延を改善する指
針を表示する指針手段とを備えたことを特徴とする半導
体回路の設計支援装置。 - 【請求項７】 解析する回路部の最小遅延をＷｍｉｎ、
前記回路部の入力及び出力となる各レジスタへのクロッ
クタイミングをＣｄ１、Ｃｄ２として、 Ｃｄ１とＣｄ２−Ｗｍｉｎとの２軸、又はＣｄ２とＣｄ
１＋Ｗｍｉｎとの２軸により規定される２次元グラフＧ
を作成する作成手段と、 前記作成手段により作成された２次元グラフＧ上の点
に、前記回路部の遅延解析結果を表示する表示手段と、 前記２次元グラフＧ上の遅延解析結果が軸Ｃｄ１又は軸
Ｃｄ２に対して並行に広がる場合には、前記レジスタへ
のクロックタイミングを修正する指針を表示し、一方、
前記遅延解析結果が軸Ｃｄ１又は軸Ｃｄ２に対して垂直
に広がる場合には、前記回路部の信号遅延を改善する指
針を表示する指針手段とを備えたことを特徴とする半導
体回路の設計支援装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000104681A JP2001290863A (ja) | 2000-04-06 | 2000-04-06 | 半導体回路の遅延解析方法及び設計支援装置 |
| US09/825,367 US6496963B2 (en) | 2000-04-06 | 2001-04-04 | Delay analysis method and design assist apparatus of semiconductor circuit |
| US10/291,598 US6578182B2 (en) | 2000-04-06 | 2002-11-12 | Delay analysis method and design assist apparatus of semiconductor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000104681A JP2001290863A (ja) | 2000-04-06 | 2000-04-06 | 半導体回路の遅延解析方法及び設計支援装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001290863A true JP2001290863A (ja) | 2001-10-19 |
Family
ID=18618181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000104681A Pending JP2001290863A (ja) | 2000-04-06 | 2000-04-06 | 半導体回路の遅延解析方法及び設計支援装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6496963B2 (ja) |
| JP (1) | JP2001290863A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001290863A (ja) * | 2000-04-06 | 2001-10-19 | Matsushita Electric Ind Co Ltd | 半導体回路の遅延解析方法及び設計支援装置 |
| US7096442B2 (en) * | 2003-07-10 | 2006-08-22 | Lsi Logic Corporation | Optimizing IC clock structures by minimizing clock uncertainty |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3351651B2 (ja) * | 1995-04-07 | 2002-12-03 | 富士通株式会社 | 会話型回路設計装置 |
| JP3838679B2 (ja) | 1995-08-10 | 2006-10-25 | 富士通株式会社 | 電子回路の会話型ディレイ解析システム |
| JP2001290863A (ja) * | 2000-04-06 | 2001-10-19 | Matsushita Electric Ind Co Ltd | 半導体回路の遅延解析方法及び設計支援装置 |
-
2000
- 2000-04-06 JP JP2000104681A patent/JP2001290863A/ja active Pending
-
2001
- 2001-04-04 US US09/825,367 patent/US6496963B2/en not_active Expired - Fee Related
-
2002
- 2002-11-12 US US10/291,598 patent/US6578182B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6496963B2 (en) | 2002-12-17 |
| US6578182B2 (en) | 2003-06-10 |
| US20020010900A1 (en) | 2002-01-24 |
| US20030070151A1 (en) | 2003-04-10 |
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