CN101669036B - Lsi试验装置、lsi试验方法 - Google Patents

Lsi试验装置、lsi试验方法 Download PDF

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Abstract

生成如下的测试图案，即：在测试合成前的网络列表中插入测试电路，并根据由其获得的测试合成后的网络列表，仅将一部分门控时钟缓冲器同时激活。使用测试图案进行由测试合成后的网络列表构成的电路的仿真，并根据由其获得的工作率信息，解析电压下降量。变更门控时钟缓冲器的激活率以使得由其解析获得的电压下降量小于等于系统工作时的电压下降量，进行LSI的高速试验。

Description

LSI试验装置、LSI试验方法
技术领域
本发明涉及LSI试验装置、LSI试验方法。 
背景技术
作为LSI(大规模集成电路)芯片的试验，除了固定型故障以外，还需要对LSI的系统工作速度进行高速试验(TDT：Transision Delay Test)。通常情况下，在LSI中，系统工作(用户模式工作)时，为了停止向没有必要工作的电路模块提供时钟信号，设置了门控(Gated)时钟技术。 
图11是示出了测试合成前的LSI的电路构成图。如图11所示，LSI的整体电路1包括：多个门控(Gated)时钟缓冲器2a、2b；PLL电路3，用于向各个门控时钟缓冲器2a、2b提供时钟信号；多个电路模块6a、6b，其由各个门控时钟缓冲器2a、2b提供时钟信号，并且由触发器4以及存储器5构成；多个使能控制电路(EN Logic，EN逻辑)7，用于分别控制各个门控时钟缓冲器2a、2b。 
在图11所示的构成中，例如，在系统工作时，某个电路模块6a工作，而其他的电路模块6b不工作的情况下，与工作的电路模块6a相连接的门控时钟缓冲器2a向该电路模块6a提供时钟信号。另一方面，与不工作的电路模块6b相连接的门控时钟缓冲器2b停止向该电路模块6b提供时钟信号。 
图12是示出了由以往的试验方法进行的测试合成后的LSI电路构成图。如图12所示，通过测试合成，在LSI的整体电路中插入有DFT(Design For Test)控制器8、掩膜(Mask)电路9以及PLL旁路用选择器10。掩膜电路9被插入在各个使能控制电路7和各个门控时钟缓冲器2a、2b的使能控制端子EN之间。在测试时，通过DFT控制器8，所有的 掩膜电路9总是被固定为激活状态，所以时钟信号被持续地提供到所有的电路模块6a、6b的触发器4以及存储器5。即LSI的电路整体几乎同时工作。 
但是，作为引进了门控时钟技术的集成电路，具有扫描试验电路的半导体集成电路已被众所周知。例如，半导体集成电路包括：逻辑电路；触发器电路，用于与时钟信号同步地取得上述逻辑电路的输出；掩膜电路，用于形成时钟停止信号，该时钟停止信号停止向上述触发器电路提供上述时钟信号；该半导体集成电路是一种具有扫描试验功能的半导体集成电路，该扫描试验功能由上述逻辑电路和上述触发器形成扫描路径，该半导体集成电路的特征在于：在通常工作模式时，上述掩膜电路停止向上述触发器电路提供上述时钟，在扫描试验模式时，不管上述掩膜电路的工作状况如何，允许向上述触发器电路提供上述时钟信号，并且上述触发器电路形成用于进行上述掩膜电路的扫描试验的扫描路径(参照下面的专利文献1)。 
专利文献1：日本专利文献特开2006-38831号公报 
发明内容
发明要解决的课题 
如上所述，按照传统的试验方法，在LSI的电路整体几乎同时工作，进行高速试验的情况下，还有电路整体高速地工作，因此有时会有如下情况：测试时的消耗功率将比系统工作时的消耗功率还要大，电压产生大幅度的下降。通常情况下，LSI的电源设计要考虑系统工作时的电压下降量等从而使系统工作时正常工作。因此，存在这样的问题，即进行高速试验时，若产生比系统工作时还大的电压下降，将不能进行高速试验。 
本发明是鉴于以上内容而完成的，本发明的目的在于提供一种通过使高速试验时的电压下降小于系统工作时假设的电压下降，从而能够进行高速试验的LSI试验装置、LSI试验方法、LSI试验程序以及存储介质。 
用于解决课题的手段 
为了解决上述课题，达成目的，本发明的特征在于： 
在测试合成前的网络列表中插入测试电路，并根据由其获得的测试合成后的网络列表生成测试图案，该测试图案仅将一部分门控时钟缓冲器同时激活，利用测试图案进行由测试合成后的网络列表构成的电路的仿真，并根据由其获得的工作率信息，解析电压下降量。并且，改变门控时钟缓冲器的激活率从而使由解析获得的电压下降量小于系统工作时的电压下降量，来进行LSI的高速试验。 
另外，在生成测试图案时，也可根据可以同时激活的门控时钟缓冲器的数量和比率，形成测试图案。另外，也可根据布局配置信息来选择可以同时激活的门控时钟缓冲器。 
根据本发明，在进行LSI高速试验时，通过使用测试图案，进行LSI高速试验时的电压下降量将小于等于系统工作时的电压下降量，其中该测试图案仅将一部分门控时钟缓冲器同时激活从而使其电压下降量小于等于系统工作时的电压下降量。 
本发明涉及的LSI试验装置、LSI试验方法、LSI试验程序以及存储介质能够使LSI高速试验时的电压下降小于系统工作时假设的电压下降，所以有能够进行高速试验的效果。 
附图说明
图1是示出本发明的实施方式涉及的LSI试验装置的硬件结构的框图； 
图2是示出本发明的实施方式所涉及的LSI试验装置的功能结构的框图； 
图3示出了根据本发明的实施方式所涉及的LSI试验装置而测试合成后的LSI电路结构的一个示例； 
图4示出了根据图3所示的测试合成后的电路结构中的测试电路真值表的一个示例； 
图5示出了根据图3所示的测试合成后的电路结构进行高速试验时的工作图案； 
图6示出了根据本发明的实施方式所涉及的LSI试验装置而测试合成 后的LSI电路结构的其他例子； 
图7示出了根据图6所示的测试合成后的电路结构中的测试电路真值表的一个示例； 
图8示出了根据图6所示的测试合成后的电路构成进行高速试验时的工作图案； 
图9是示出根据本发明的实施方式所涉及的LSI试验装置的高速试验步骤的一个示例的流程图； 
图10是示出根据本发明的实施方式所涉及的LSI试验装置的高速试验步骤的其他例子的流程图； 
图11是示出测试合成前的LSI电路结构的示意图； 
图12是示出根据传统的试验方法进行测试合成后的LSI电路结构的示意图。 
符号说明 
11测试电路合成部 
12测试图案生成部 
13仿真部 
14电源解析部 
22PLL旁路用选择器 
23门控时钟使能设定用触发器 
24掩膜电路 
25选择器 
26DFT控制器 
52计数器 
53译码器 
具体实施方式
下面根据附图对本发明涉及的LSI试验装置、LSI试验方法、LSI试验程序以及存储介质的实施方式进行说明。并且，本发明并非由本实施方式所限定。 
(LSI试验装置的硬件结构) 
首先，对本发明涉及的LSI试验装置的硬件结构进行说明。图1是示出本发明的实施方式涉及的LSI试验装置的硬件结构的框图。 
如图1所示，LSI试验装置包括：CPU 101、ROM 102、RAM 103、HDD(硬盘驱动)104、HD(硬盘)105、FDD(软磁盘驱动)106、作为能够装卸的存储介质一个示例的FD(软磁盘)107、显示器108、I/F(接口)109、键盘110、鼠标111、扫描仪112、打印机113。另外，各个构成单元通过总线100分别相互连接。 
在这里，CPU 101控制LSI试验装置的整体。ROM 102存储了启动程序等的程序。RAM 103作为CPU 101的工作区域被使用。HDD 104根据CPU 101的控制，控制对HD 105的读/写数据。HD 105用于存储通过HDD 104的控制而被写入的数据。 
FDD 106根据CPU 101的控制，控制对FD 107读/写数据。FD 107用于存储通过FDD 106的控制而被写入的数据，以及使LSI试验装置读取存储在FD 107中的数据。 
另外，作为可以装卸的存储介质，除了FD 107以外，也可以是CD-ROM(CD-R、CD-RW)、MO、DVD(Digital Versatile Disk，数字多用途光盘)、存储卡等。显示器108显示光标、图标或者工具箱为主的文件、图像、功能信息等数据。该显示器108能够采用CRT、TFT液晶显示器、等离子显示器等。 
I/F 109通过通信线路被连接到因特网等的网络114上，并且经由该网络114被连接到其他装置。并且，I/F 109管理网络114和内部接口，控制来自外部装置的数据的输入输出。I/F 109能够采用例如调制解调器和LAN适配器等。 
键盘110包括用于输入文字、数字、各种指示等的按键，进行数据的输入。另外，也可以是触摸面板式的输入板和数字键盘。鼠标111用于进行光标的移动和范围选择，或者移动窗口和变更窗口大小。作为定位设备，只要具有同样的功能，也可以是轨迹球和操纵杆。 
扫描仪112光学地读取图像，并将图像数据输入到LSI试验装置。另 外，扫描仪112也可以具有OCR功能。另外，打印机113用于印刷图像数据和文件数据。打印机113能够采用例如激光打印机和喷墨式打印机。 
(LSI试验装置的功能结构) 
下面对本发明的实施方式所涉及的LSI试验装置的功能结构成进行说明。图2是表示本发明的实施方式所涉及的LSI试验装置的功能结构的框图。如图2所示，LSI试验装置包括：测试电路合成部11、测试图案生成部12、仿真部13、电源解析部14。 
测试电路合成部11在测试合成前的网络列表中插入测试电路。插入有测试电路的测试合成后的网络列表所生成的电路的具体结构将在后面叙述。测试图案生成部12根据由测试电路合成部11所合成的测试合成后的网络列表，生成仅将LSI的一部分门控时钟缓冲器同时激活的测试图案。 
仿真部13使用测试图案生成部12所形成的测试图案来进行由测试合成后的网络列表构成的电路的仿真。电源解析部14根据由仿真部13获得的工作率信息，解析电压下降量。 
在该电压下降量大于LSI系统工作时的电压下降量的情况下，测试图案生成部12改变同时激活的门控时钟缓冲器的数量和比率，也就是门控时钟缓冲器的激活率。另外，生成使高速试验时的电压下降量小于等于系统工作时的电压下降量这样的测试图案。 
另外，具体来说，例如通过CPU 101执行存储于如图1所示ROM102、RAM 103、HD 105等的存储介质中的程序，或者通过I/F，来实现上述测试电路合成部11、测试图案生成部12、仿真部13以及电源解析部14的功能。 
(测试合成后的网络列表的电路结构的第一例) 
图3是表示根据本发明的实施方式所涉及的LSI试验装置而测试合成后的LSI电路结构的一个示例的示意图。测试合成前的LSI的电路结构与图11所示的结构一致。 
如图3所示，通过测试合成，PLL旁路用选择器22被插入于LSI的整体电路21。另外，按照每个电路模块27插入门控时钟使能设定用触发器23、掩膜电路24以及选择器25。另外，作为测试控制电路的DFT控制器 26也被插入。 
不做特别的限定，如图3所示的LSI中，例如，设置了组1到组8的8个电路模块27。各个电路模块27例如包括：门控时钟缓冲器28；与该门控时钟缓冲器28的时钟输出端子CLK相连接，且与由门控时钟缓冲器28所提供的时钟信号同步工作的触发器29以及存储器30。 
LSI内的触发器通过扫描链相连接。为了避免附图的繁杂，仅针对组1的电路模块27示出了模块内的结构的一部分。关于图2至图8的电路模块27，则省略其内部结构的图示。 
DFT控制器26输出用于控制PLL旁路用选择器22以及选择器25的测试模式信号。另外，DFT控制器26输出用于控制掩膜电路24的扫描模式信号。PLL旁路用选择器22根据测试模式信号，选择基准时钟信号以及PLL电路32的输出信号的任意一个并输出。PLL旁路用选择器22的输出信号被提供到门控时钟缓冲器28的时钟输入端子G。 
门控时钟使能设定用触发器23与基准时钟信号同步地锁存自身的信号并输出。门控时钟使能设定用触发器23的状态(保持数据的值)在测试模式时的切换工作的时候被设定。掩膜电路24根据扫描模式信号来控制门控时钟使能设定用触发器23的输出信号向选择器25的输出。掩膜电路24例如由“或”(OR)电路构成。 
选择器25根据测试模式信号来选择掩膜电路24的输出信号以及使能控制电路31的输出信号的任意一个并输出。使能控制电路31是在系统工作时控制门控时钟的电路。选择器25的输出信号被提供到门控时钟缓冲器28的使能控制端子EN。下面对这些测试电路的工作进行说明。 
图4示出了根据图3所示的测试合成后的电路结构中的测试电路真值表的一个示例。在图4中，“FF输出”、“OR输出”以及“选择输出”分别为门控时钟使能设定用触发器23的输出信号、掩膜电路24的输出信号以及选择器25的输出信号。“*”表示“0”和“1”的任意一个均可(在图7中也是如此)。 
如图4所示，例如系统工作时的测试模式信号的值为“0”。此时，选择器25选择使能控制电路31的输出信号，并将其提供到门控时钟缓冲器28 的使能控制端子EN。另外，PLL旁路用选择器22选择PLL电路32的输出信号，并将其提供到门控时钟缓冲器28的时钟输入端子G。 
测试模式时，测试模式信号的值变为“1”。此时，选择器25选择掩膜电路24的输出信号。另外，PLL旁路用选择器22选择基准时钟信号。在测试模式中，切换工作时，扫描状态的值为“1”。此时，与门控时钟使能设定用触发器23的值无关，掩膜电路24的输出信号的值变为“1”，选择器25的输出值变为“1”。 
因此，所有的门控时钟缓冲器28被激活，并且从所有的门控时钟缓冲器28的时钟输出端子GCLK输出时钟信号。在此切换动作时，所有的门控时钟使能设定用触发器23的状态(值)和在系统工作时工作的其他触发器例如电路模块27内的触发器29的状态(值)被设定。 
在测试模式中，进行捕获工作时，扫描状态信号的值为“0”。因此，掩膜电路24将门控时钟使能设定用触发器23的输出信号按原样输出。 
若门控时钟使能设定用触发器23的保持数据的值(输出信号的值)为“1”，则掩膜电路24的输出信号的值变为“1”，选择器的输出信号的值变为“1”。与该输出值为“1”的选择器25相连接的门控时钟缓冲器28被激活，并且输出时钟信号。 
另一方面，若门控时钟使能设定用触发器23的保持数据的值(输出信号的值)为“0”，则掩膜电路24的输出信号的值变为“0”，选择器25的输出信号的值变为“0”。与该输出值为“0”的选择器25相连接的门控时钟缓冲器28不被激活，因此不输出时钟信号。这样，在进行捕获工作时，根据切换工作时的门控时钟使能设定用触发器23的设定，时钟信号仅被提供到一部分电路模块27中，并被激活。 
图5示出了根据图3所示的测试合成后的电路结构进行高速试验时的工作图案。如图5所示，首先进行基于初始化图案41的DFT控制器26的复位、和所希望的测试图案的设定。其次，切换工作42和捕获工作43被反复进行。在切换工作42中，激活的门控时钟缓冲器28的设定和在系统工作时工作的其他触发器的设定被进行。 
可以通过成对的切换工作42和捕获工作43对电路模块27逐一激活， 也可同时激活多个电路模块27。在同时激活多个电路模块27的情况下，考虑到布局配置信息，选择可以同时激活的门控时钟缓冲器28，最好不要同时激活多个相邻的门控时钟缓冲器28。 
(测试合成后的网络列表的电路结构的第二例) 
图6示出了根据本发明的实施方式所涉及的LSI试验装置而测试合成后的LSI电路结构的其他例子。另外，对于与上述的(测试合成后的网络列表的电路结构的第一例)相同的结构，则添加相同的符号并省略说明。另外，省略与其第一例相重复的说明。 
如图6所示，对于如图11所示的测试合成前的LSI电路结构，通过合成，在LSI整体电路51中插入PLL旁路用选择器22以及DFT控制器的，并且按照每个电路模块27插入选择器25。另外，计数器51以及译码器53被插入。 
DFT控制器26输出对计数器51以及译码器53进行控制的扫描模式信号。计数器52通过扫描状态信号复位，并根据PLL旁路用选择器22所输出的基准时钟信号来更新计数值。 
译码器53被构成为：根据扫描模式信号，对计数器52所输出的计数值进行译码，根据该计数值，仅向一部分门控时钟缓冲器28输出信号，其中该信号用于激活该门控时钟缓冲器28。另外，译码器53被构成为：根据扫描模式信号，输出用于激活所有的门控时钟缓冲器28的信号。 
选择器25根据测试状态信号，选择译码器53的输出信号以及使能控制电路31的输出信号的任意一个，并将其输出到门控时钟缓冲器28的使能控制端子EN。使能控制电路31是系统工作时控制门控时钟的电路。LSI内的触发器通过扫描链相连接。但是，构成计数器52的触发器不是扫描触发器。下面对这些测试电路的工作进行说明。 
图7示出了根据图6所示的测试合成后的电路结构中的测试电路真值表的一个示例。在图7中，“计数器输出”、“译码器输出”以及“选择器输出”分别为计数器52的输出信号、译码53的输出信号以及选择器25的输出信号。 
另外，在如图6所示的电路构成中，有8个电路模块27，因此计数器 52的输出信号为3位，译码器53的输出信号为8位，这些位数根据电路模块的个数被适当地选择。图7所示的例子为逐一激活电路模块27的情况的例子。 
如图7所示，例如系统工作时的测试模式信号的值为“0”，此时的PLL旁路用选择器22以及选择器25分别选择的信号与上述第一例的情况相同。在测试模式时，测试模式信号的值变为“1”。此时，PLL旁路用选择器22选择基准时钟信号，选择器25选择译码器53的输出信号。 
在测试模式中，切换工作时，扫描模式信号的值变为“1”，计数器52被保持为复位状态，计数器52的输出信号的值变为“000”。另外，译码器53向组8、组7、组6、组5、组4、组3、组2以及组1的各个电路模块27，分别输出值为“1”、“1”、“1”、“1”、“1”、“1”、“1”以及“1”的信号。与各组相对应的选择器25的输出信号的值也会与分别相对应的译码器53的输出信号的值相同。 
因此，所有的门控时钟缓冲器28被激活，时钟信号从所有的门控时钟缓冲器28的时钟输出端子GCLK被输出。在此切换动作时，系统工作时工作的触发器例如电路模块27内的触发器29的状态(值)被设定。 
在测试模式中，捕获工作时，扫描模式信号的值为“0”。此时，计数器52根据基准时钟来更新计数值。计数器52的输出信号的值为“000”时，译码器53向组8、组7、组6、组5、组4、组3、组2以及组1的各个电路模块27，分别输出值为“0”、“0”、“0”、“0”、“0”、“0”、“0”以及“1”的信号。 
与其相对应的选择器25的输出信号的值也变得相同，组1的电路模块27内的门控时钟缓冲器28被激活，输出时钟信号。组2至组8的电路模块27内的门控时钟缓冲器28不被激活，因此不输出时钟信号。 
捕获工作时，计数器52的输出信号的值为“001”的时候，译码器53的输出信号的值将从组8至组1依次变为“0”、“0”、“0”、“0”、“0”、“0”、“1”以及“0”，仅有组2的电路模块27内的门控时钟缓冲器28被激活。从组3到组8也是如此。 
这样，捕获工作时，根据计数器52的输出值，时钟信号仅被提供到 一部分电路模块27中，并被激活。另外，译码器53也可以被构成为：使多个门控时钟缓冲器28同时被激活。在此情况下，考虑到布局配置信息，选择可以同时激活的门控时钟缓冲器28，最好不要使多个相邻的门控时钟缓冲器28同时激活。 
图8示出了根据图6所示的测试合成后的电路结构进行高速试验时的工作图案。如图8所示，首先进行基于初始化模式61的DFT控制器26的复位、和所希望的测试状态的设定。其次，切换工作62被进行，对于通过该切换工作62触发器所被设定的状态，在所有的门控时钟缓冲器28被激活之前，捕获工作63、64、65被反复执行。各个捕获工作63、64、65中，通过计数器52以及译码器53选择被激活的门控时钟缓冲器28。 
(高速试验步骤的第一例) 
下面，对本发明的实施方式所涉及的LSI试验装置的高速试验步骤进行说明。图9是示出根据本发明的实施方式所涉及的LSI试验装置的高速试验步骤的一个示例的流程图。 
如图9所示，首先通过测试电路合成单元11进行测试电路合成步骤(步骤S1)。在测试电路合成步骤中，测试电路被插入至测试合成前的网络列表71。此时，用户可以指定想要控制的门控时钟缓冲器28。 
例如，如图3所示的电路结构的情况下，PLL旁路用选择器22、门控时钟使设定用触发器23、掩膜电路24、选择器25以及DFT控制器26作为测试电路被插入。如图6所示的电路结构的情况下，PLL旁路用选择器22、选择器25、DFT控制器26、计数器52以及译码器53作为测试电路被插入。 
其次，通过测试图案生成部12进行测试图案生成步骤(步骤S2)。在测试图案生成步骤中，根据测试电路合成步骤获得的测试合成后的网络列表72，自动地生成测试图案73。此时的测试图案73是这样的图案，即：所有的门控时钟缓冲器28不同时激活。 
其次，通过仿真部13进行仿真步骤(步骤S3)。在仿真步骤中，进行如下仿真，即：使用通过测试图案生成步骤获得的测试图案73，使由测试合成后的网络列表72构成的电路高速地工作情况下的仿真。其次，通 过电源解析部14进行电源解析步骤(步骤S4)。在电源解析步骤中，根据由仿真步骤获得的工作率信息74，解析电压下降量。 
其次，根据由电源解析步骤的解析结果，来判断测试模式时的电压降是否小于系统工作时的电压降(步骤S5)。如果测试状态时的电压降小于等于系统工作时的电压降(步骤S5：是)，则结束基于图9流程图进行的一系列处理。 
另一方面，当测试模式时的电压降大于系统工作时的电压降时(步骤S5：否)，通过测试图案生成部12进行门控时钟缓冲器激活率变更步骤(步骤S6)。在门控时钟缓冲器激活率变更步骤中，变更同时激活的门控时钟缓冲器28的数量或者比率。 
然后，返回步骤S2的测试图案生成步骤。反复进行直至测试模式时的电压降变得小于等于系统工作时电压降。根据第一例，即使没有布局配置信息76，也能够进行高速试验。 
(高述试验步骤的第二例) 
图10是示出根据本发明的实施方式所涉及的LSI试验装置的高速试验步骤的其他例子的流程图。如图10所示，在第2例中，指定能够同时激活的门控时钟缓冲器数量(或者比率)75。 
首先，通过由测试电路合成部11进行测试电路合成步骤(步骤S11)，在获得测试合成后的网络列表72之前，与上述第一例相同，其中，在测试合成后的网络列表72中插入了测试电路的测试合成前的网络列表71。其次，通过测试图案生成部12，在测试图案生成步骤(步骤S12)中，参照能够同时激活的门控时钟缓冲器的数量(或者比率)75，自动地生成测试图案73。 
此时，参考布局配置信息76，选择同时激活的门控时钟缓冲器28从而使同时工作的电路模块27不集中于局部区域。其次，与上述第一例同样，依次进行上述仿真部13所进行的仿真步骤(步骤S13)、由电源解析部14使用工作率信息74进行的电源解析步骤(步骤S14)、用于判断测试状态时的电压降是否小于等于系统状态时的电压降的判断步骤(步骤S15)。 
并且，根据其判断结果，结束基于图10的流程图所示的一系列处理，或者通过测试图案生成部12，进行门控时钟缓冲器的激活率变更步骤(步骤S16)，并且返回步骤S12的测试图案生成步骤。根据上述第2例，能够同时使多个电路模块27工作，所以测试图案比所述第一例更短也没问题。 
如以上所述，根据实施方式，在LSI高速试验时，形成仅将一部分门控时钟缓冲器28同时激活的测试图案，通过使用此测试图案，能够使高速试验时的电压下降量小于等于系统工作时的电压下降量。因此，能够避免由于测试时的消耗功率大于系统工作时的消耗功率而被判断为不良，所以能够顺利地进行高速试验。 
另外，通过个人计算机和工作站等的计算机执行事先准备好的程序，能够实现本实施方式所述的LSI的高速试验方法。该程序被存储在硬盘、软磁盘、CD-ROM、MO、DVD等的计算机能够读取的存储介质中，通过计算机从存储介质中读取来执行。另外，该程序也可以是能够经由因特网等的网络散发的输送介质。 
产业上的可利用性 
如上所述，本发明所涉及的LSI试验装置、LSI试验方法、LSI试验程序以及存储介质对LSI的试验是有用的，特别适用于LSI的高速试验。 

Claims (8)

1.一种LSI试验装置，其特征在于，包括：
测试电路合成单元，在测试合成前的网络列表中插入测试电路；
测试图案生成单元，根据上述测试电路合成单元所合成的测试合成后的网络列表生成测试图案，该测试图案仅同时激活一部分门控时钟缓冲器；
仿真单元，使用通过上述测试图案生成单元所生成的测试图案，使由上述测试合成后的网络列表构成的电路工作；
电源解析单元，根据由上述仿真单元获得的工作率信息，解析电压下降量。
2.一种LSI试验方法，其特征在于，包括：
测试电路合成步骤，在测试合成前的网络列表中插入测试电路；
测试图案生成步骤，根据上述测试电路合成单元所合成的测试合成后的网络列表生成测试图案，该测试图案仅同时激活一部分门控时钟缓冲器；
仿真步骤，使用通过上述测试图案生成步骤所生成的测试图案，使由上述测试合成后的网络列表构成的电路工作；
电源解析步骤，根据由上述仿真步骤获得的工作率信息，解析电压下降量。
3.如权利要求2所述的LSI试验方法，其特征在于，还包括：
门控时钟缓冲器激活率变更步骤，变更门控时钟缓冲器的激活率，使得由上述电源解析步骤获得的电压下降量小于等于系统工作时的电压下降量。
4.如权利要求2所述的LSI试验方法，其特征在于：
在上述测试图案生成步骤中，根据可以同时激活的门控时钟缓冲器的数量来生成测试图案。
5.如权利要求2所述的LSI试验方法，其特征在于：
在上述测试图案生成步骤中，根据可以同时激活的门控时钟缓冲器的比率来生成测试图案。
6.如权利要求4或5所述的LSI试验方法，其特征在于：
在上述测试图案生成步骤中，根据布局配置信息，选择可以同时激活的门控时钟缓冲器。
7.如权利要求2所述的LSI试验方法，其特征在于：
在上述测试电路合成步骤中，插入作为测试电路的PLL旁路用选择器、门控时钟使能设定用触发器、掩膜电路、选择器以及测试控制电路，其中，
上述PLL旁路用选择器根据上述测试控制电路所输出的测试模式信号，在测试模式时，向上述门控时钟缓冲器的时钟端子提供基准时钟信号，
上述门控时钟使能设定用触发器与上述基准时钟同步地锁存自身的信号并输出，
上述掩膜电路根据上述测试控制电路所输出的扫描模式信号来控制上述门控时钟使能设定用触发器的输出信号向上述选择器的输出，
上述选择器在测试模式时，根据上述测试控制电路所输出的测试模式信号来向上述门控时钟缓冲器的使能控制端子提供上述掩膜电路的输出信号。
8.如权利要求2所述的LSI试验方法，其特征在于，
在上述测试电路合成步骤中，插入作为测试电路的PLL旁路用选择器、计数器、译码器、选择器以及测试控制电路，其中，
上述PLL旁路用选择器根据上述测试控制电路所输出的测试模式信号，在测试模式时，向上述计数器以及上述门控时钟缓冲器的时钟端子提供基准时钟信号，
上述计数器根据从上述PLL旁路用选择器输出的基准时钟信号来更新计数值，
上述译码器对从上述计数器输出的计数值进行译码，
上述选择器在测试模式时，根据上述测试控制电路所输出的测试模式信号来向上述门控时钟缓冲器的使能控制端子提供上述译码器的输出信号。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102124357A (zh) * 2008-08-19 2011-07-13 爱德万测试株式会社 测试装置及测试方法
JP5750829B2 (ja) * 2010-03-19 2015-07-22 富士通セミコンダクター株式会社 半導体装置の試験方法
CN102243605B (zh) * 2010-05-14 2014-04-30 鸿富锦精密工业（深圳）有限公司 检测装置及其检测方法
US20140181603A1 (en) * 2012-12-21 2014-06-26 Iwan R. Grau Method and apparatus for tuning scan capture phase activity factor

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5864755A (en) * 1996-06-11 1999-01-26 Siemens Business Communication Systems, Inc. Method for allowing a mobile phone to receive a call through a wireless network for which it is not registered, for emergency purposes
US6028983A (en) * 1996-09-19 2000-02-22 International Business Machines Corporation Apparatus and methods for testing a microprocessor chip using dedicated scan strings
DE19643658C1 (de) * 1996-10-22 1998-03-26 Siemens Ag Verfahren zum Steuern des Anmeldens von Schnurlos-Mobilteilen bei Schnurlos-Basisstationen universeller Mobil-Telekommunikationssysteme, insbesondere von DECT-Mobilteilen bei DECT-Basisstationen CAP-spezifischer Telekommunikationssysteme
FR2790175B1 (fr) * 1999-02-22 2001-06-08 Cit Alcatel Dispositif permettant d'utiliser des terminaux radiotelephoniques mobiles fonctionnant selon une premiere norme dans un reseau de telecommunication prive fonctionnant selon une seconde norme
US6363065B1 (en) * 1999-11-10 2002-03-26 Quintum Technologies, Inc. okApparatus for a voice over IP (voIP) telephony gateway and methods for use therein
JP3576928B2 (ja) * 2000-06-05 2004-10-13 北陸日本電気ソフトウェア株式会社 動作率算出システム
JP2003085233A (ja) * 2001-09-10 2003-03-20 Sanyo Electric Co Ltd 集積回路装置の電力解析システム
JP2004286549A (ja) * 2003-03-20 2004-10-14 Matsushita Electric Ind Co Ltd スキャンテスト装置およびその設計方法
KR100543911B1 (ko) 2003-04-29 2006-01-23 주식회사 하이닉스반도체 반도체 테스트 회로
JP4136822B2 (ja) * 2003-07-31 2008-08-20 富士通株式会社 半導体集積回路装置、クロック制御方法及びデータ転送制御方法
US20060013254A1 (en) * 2004-06-07 2006-01-19 Oded Shmueli System and method for routing communication through various communication channel types
JP2006038831A (ja) * 2004-06-23 2006-02-09 Fujitsu Ltd スキャン試験回路を備えた半導体集積回路
JP2006066825A (ja) * 2004-08-30 2006-03-09 Renesas Technology Corp 半導体集積回路テスト設計支援装置
KR100882187B1 (ko) * 2005-07-14 2009-02-06 삼성전자주식회사 아이피 멀티미디어 서브시스템 기반의 음성패킷서비스제공을 위한 장치 및 방법
US8315624B2 (en) * 2005-12-30 2012-11-20 Vtech Telecommunications Limited System and method for communicating over a data network or the PSTN using a hybrid cordless telephone device
WO2007101877A1 (de) * 2006-03-08 2007-09-13 Siemens Home And Office Communication Devices Gmbh & Co. Kg Verfahren und konfigurations-softwareaktualisierungsserver zum übertragen von daten zwischen einem kundengerät und dem server
TW200808014A (en) * 2006-03-13 2008-02-01 American Telecom Services Inc Apparatus, method and machine readable medium for a cordless voice over IP phone
US20070280252A1 (en) * 2006-06-02 2007-12-06 Inventec Multimedia & Telecom Corporation System and method of realizing voice over internet protocol by means of digital enhanced cordless telecommunication
MX2009000007A (es) * 2006-06-30 2009-04-06 Vonage Network Llc Aparato y sistema para comunicaciones multimedia y red localizada.
EP1892940A1 (en) * 2006-08-23 2008-02-27 Thomson Telecom Belgium Device and method for enabling SIP DECT terminal mobility
US20100157995A1 (en) * 2006-09-25 2010-06-24 Bigalke Olaf Method for Setting Up a Telephone Connection, and Apparatuses
JP4312784B2 (ja) * 2006-10-26 2009-08-12 Ｎｅｃエレクトロニクス株式会社 Ｅｓｄ解析装置、ｅｓｄ解析プログラム、半導体装置の設計方法、半導体装置の製造方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
HASEGAWA H.Rensai HDL no Kijutsu Style Dai 14 Kai Teishohi Denryoku no Guideline.《DESIGN WAVE MAGAZINE》.2002,111-116.
Rensai HDL no Kijutsu Style Dai 14 Kai Teishohi Denryoku no Guideline;HASEGAWA H;《DESIGN WAVE MAGAZINE》;20020701;111-116 *

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