JP5316405B2 - Ｌｓｉ試験装置、ｌｓｉ試験方法、ｌｓｉ試験プログラムおよび記録媒体 - Google Patents

Description

本発明は、ＬＳＩ試験装置、ＬＳＩ試験方法、ＬＳＩ試験プログラム、および該プログラムを記録した記録媒体に関するものである。

ＬＳＩ（大規模集積回路）チップの試験として、縮退故障試験に加えてＬＳＩのシステム動作スピードでの高速試験（ＴＤＴ：Ｔｒａｎｓｉｓｉｏｎ Ｄｅｌａｙ Ｔｅｓｔ）が要求されている。通常、ＬＳＩには、システム動作（ユーザーモード動作）時に動作する必要のない回路ブロックへのクロック信号の供給を停止するために、ゲーテッドクロック技術が設けられている。

図１１は、テスト合成前のＬＳＩの回路構成を示す図である。図１１に示すように、ＬＳＩの全体回路１は、複数のゲーテッドクロックバッファ２ａ，２ｂと、各ゲーテッドクロックバッファ２ａ，２ｂにクロック信号を供給するＰＬＬ回路３と、各ゲーテッドクロックバッファ２ａ，２ｂからクロック信号が供給される、フリップフロップ４およびメモリ５からなる複数の回路ブロック６ａ，６ｂと、各ゲーテッドクロックバッファ２ａ，２ｂをそれぞれ制御する複数のイネーブル制御回路（ＥＮ Ｌｏｇｉｃ）７と、を有する。

図１１に示す構成において、例えば、システム動作時に、ある回路ブロック６ａが動作し、他の回路ブロック６ｂが動作しない場合、その動作する回路ブロック６ａに接続されたゲーテッドクロックバッファ２ａは、該回路ブロック６ａにクロック信号を供給する。一方、動作しない回路ブロック６ｂに接続されたゲーテッドクロックバッファ２ｂは、該回路ブロック６ｂへのクロック信号の供給を停止する。

図１２は、従来の試験方法によるテスト合成後のＬＳＩの回路構成を示す図である。図１２に示すように、テスト合成によって、ＬＳＩの全体回路１には、ＤＦＴ（Ｄｅｓｉｇｎ Ｆｏｒ Ｔｅｓｔ）コントローラ８、マスク回路９およびＰＬＬバイパス用セレクタ１０が挿入される。マスク回路９は、各イネーブル制御回路７と各ゲーテッドクロックバッファ２ａ，２ｂのイネーブル制御端子ＥＮの間に挿入される。テスト時には、ＤＦＴコントローラ８によって、すべてのマスク回路９が常にアクティブ状態に固定されるため、すべての回路ブロック６ａ，６ｂのフリップフロップ４およびメモリ５には、常にクロック信号が供給され続ける。つまり、ＬＳＩの回路全体がほぼ同時に動作することになる。

ところで、ゲーテッドクロック技術を導入した集積回路であって、スキャン試験回路を備えた半導体集積回路が公知である。例えば、半導体集積回路は、論理回路と、前記論理回路の出力をクロック信号に同期して取り込むフリップフロップ回路と、前記フリップフロップ回路へ前記クロック信号の供給を停止するクロック停止信号を生成するマスク回路とを備え、前記論理回路と前記フリップフロップ回路でスキャンパスを形成するスキャン試験の機能を備える半導体集積回路であって、通常動作モード時には、前記マスク回路が前記フリップフロップ回路への前記クロックの供給を停止し、スキャン試験モード時には、前記マスク回路の動作に関わらず前記フリップフロップ回路への前記クロック信号の供給を許容し、前記フリップフロップ回路が前記マスク回路のスキャン試験のためのスキャンパスを形成することを特徴とする（下記特許文献１参照。）。

特開２００６−３８８３１号公報

上述したように、従来の試験方法では、ＬＳＩの回路全体がほぼ同時に動作し、高速試験の場合には、さらに回路全体が高速で動作するため、テスト時の消費電力がシステム動作時の消費電力よりも大きくなり、大きな電圧降下が発生することがある。通常、ＬＳＩの電源設計は、システム動作時の電圧降下量などを考慮してシステム動作時に問題なく動作するように設計される。そのため、高速試験時にシステム動作時よりも大きな電圧降下が発生すると、高速試験を行えなくなるという問題点がある。

本発明は、上記に鑑みてなされたものであって、高速試験時の電圧降下をシステム動作時に想定される電圧降下よりも小さくすることによって高速試験を行うことができるＬＳＩ試験装置、ＬＳＩ試験方法、ＬＳＩ試験プログラムおよび記録媒体を提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明は、テスト合成前ネットリストにテスト回路を挿入し、それにより得られたテスト合成後ネットリストに基づいて一部のゲーテッドクロックバッファのみを同時に活性化させるテストパターンを生成し、そのテストパターンを用いてテスト合成後ネットリストからなる回路のシミュレーションを行い、それにより得られた動作率情報に基づいて電圧降下量を解析することを特徴とする。そして、その解析により得られた電圧降下量がシステム動作時の電圧降下量以下になるように、ゲーテッドクロックバッファの活性化率を変更して、ＬＳＩの高速試験を行うことを特徴とする。

また、テストパターンを生成する際には、同時に活性化させてもよいゲーテッドクロックバッファの数や比率に基づいてテストパターンを生成してもよい。また、レイアウト配置情報に基づいて同時に活性化させてもよいゲーテッドクロックバッファを選択するようにしてもよい。

この発明によれば、ＬＳＩの高速試験時に、その電圧降下量がシステム動作時の電圧降下量以下になるように、一部のゲーテッドクロックバッファのみを同時に活性化させるテストパターンを用いることによって、高速試験時の電圧降下量がシステム動作時の電圧降下量以下になる。

本発明にかかるＬＳＩ試験装置、ＬＳＩ試験方法、ＬＳＩ試験プログラムおよび記録媒体は、ＬＳＩの高速試験時の電圧降下をシステム動作時に想定される電圧降下よりも小さくすることができるので、高速試験を行うことができるという効果を奏する。

図１は、この発明の実施の形態にかかるＬＳＩ試験装置のハードウェア構成を示すブロック図である。 図２は、この発明の実施の形態にかかるＬＳＩ試験装置の機能的構成を示すブロック図である。 図３は、この発明の実施の形態にかかるＬＳＩ試験装置によるテスト合成後のＬＳＩの回路構成の一例を示す図である。 図４は、図３に示すテスト合成後の回路構成におけるテスト回路の真理値表の一例を示す図である。 図５は、図３に示すテスト合成後の回路構成により高速試験を行う際の動作パターンを示す図である。 図６は、この発明の実施の形態にかかるＬＳＩ試験装置によるテスト合成後のＬＳＩの回路構成の他の例を示す図である。 図７は、図６に示すテスト合成後の回路構成におけるテスト回路の真理値表の一例を示す図である。 図８は、図６に示すテスト合成後の回路構成により高速試験を行う際の動作パターンを示す図である。 図９は、この発明の実施の形態にかかるＬＳＩ試験装置の高速試験手順の一例を示すフローチャートである。 図１０は、この発明の実施の形態にかかるＬＳＩ試験装置の高速試験手順の他の例を示すフローチャートである。 図１１は、テスト合成前のＬＳＩの回路構成を示す図である。 図１２は、従来の試験方法によるテスト合成後のＬＳＩの回路構成を示す図である。

符号の説明

１１ テスト回路合成部
１２ テストパターン生成部
１３ シミュレーション部
１４ 電源解析部
２２ ＰＬＬバイパス用セレクタ
２３ ゲーテッドクロックイネーブル設定用フリップフロップ
２４ マスク回路
２５ セレクタ
２６ ＤＦＴコントローラ
５２ カウンタ
５３ デコーダ

以下に、本発明にかかるＬＳＩ試験装置、ＬＳＩ試験方法、ＬＳＩ試験プログラムおよび記録媒体の実施例を図面に基づいて詳細に説明する。なお、この実施例によりこの発明が限定されるものではない。

（ＬＳＩ試験装置のハードウェア構成）
まず、この発明の実施の形態にかかるＬＳＩ試験装置のハードウェア構成について説明する。図１は、この発明の実施の形態にかかるＬＳＩ試験装置のハードウェア構成を示すブロック図である。

図１に示すように、ＬＳＩ試験装置は、ＣＰＵ１０１と、ＲＯＭ１０２と、ＲＡＭ１０３と、ＨＤＤ（ハードディスクドライブ）１０４と、ＨＤ（ハードディスク）１０５と、ＦＤＤ（フレキシブルディスクドライブ）１０６と、着脱可能な記録媒体の一例としてのＦＤ（フレキシブルディスク）１０７と、ディスプレイ１０８と、Ｉ／Ｆ（インターフェース）１０９と、キーボード１１０と、マウス１１１と、スキャナ１１２と、プリンタ１１３と、を備えている。また、各構成部は、バス１００によってそれぞれ接続されている。

ここで、ＣＰＵ１０１は、ＬＳＩ試験装置の全体の制御を司る。ＲＯＭ１０２は、ブートプログラムなどのプログラムを記憶している。ＲＡＭ１０３は、ＣＰＵ１０１のワークエリアとして使用される。ＨＤＤ１０４は、ＣＰＵ１０１の制御に従ってＨＤ１０５に対するデータのリード／ライトを制御する。ＨＤ１０５は、ＨＤＤ１０４の制御で書き込まれたデータを記憶する。

ＦＤＤ１０６は、ＣＰＵ１０１の制御に従ってＦＤ１０７に対するデータのリード／ライトを制御する。ＦＤ１０７は、ＦＤＤ１０６の制御で書き込まれたデータを記憶したり、ＦＤ１０７に記憶されたデータをＬＳＩ試験装置に読み取らせたりする。

また、着脱可能な記録媒体として、ＦＤ１０７のほか、ＣＤ−ＲＯＭ（ＣＤ−Ｒ、ＣＤ−ＲＷ）、ＭＯ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｋ）、メモリーカードなどであってもよい。ディスプレイ１０８は、カーソル、アイコンあるいはツールボックスをはじめ、文書、画像、機能情報などのデータを表示する。このディスプレイ１０８は、例えば、ＣＲＴ、ＴＦＴ液晶ディスプレイ、プラズマディスプレイなどを採用することができる。

Ｉ／Ｆ１０９は、通信回線を通じてインターネットなどのネットワーク１１４に接続され、このネットワーク１１４を介して他の装置に接続される。そして、Ｉ／Ｆ１０９は、ネットワーク１１４と内部のインターフェースを司り、外部装置からのデータの入出力を制御する。Ｉ／Ｆ１０９には、例えばモデムやＬＡＮアダプタなどを採用することができる。

キーボード１１０は、文字、数字、各種指示などの入力のためのキーを備え、データの入力を行う。また、タッチパネル式の入力パッドやテンキーなどであってもよい。マウス１１１は、カーソルの移動や範囲選択、あるいはウィンドウの移動やサイズの変更などを行う。ポインティングデバイスとして同様に機能を備えるものであれば、トラックボールやジョイスティックなどであってもよい。

スキャナ１１２は、画像を光学的に読み取り、ＬＳＩ試験装置内に画像データを取り込む。なお、スキャナ１１２は、ＯＣＲ機能を持たせてもよい。また、プリンタ１１３は、画像データや文書データを印刷する。プリンタ１１３には、例えば、レーザプリンタやインクジェットプリンタを採用することができる。

（ＬＳＩ試験装置の機能的構成）
次に、この発明の実施の形態にかかるＬＳＩ試験装置の機能的構成について説明する。図２は、この発明の実施の形態にかかるＬＳＩ試験装置の機能的構成を示すブロック図である。図２に示すように、ＬＳＩ試験装置は、テスト回路合成部１１と、テストパターン生成部１２と、シミュレーション部１３と、電源解析部１４と、を備えている。

テスト回路合成部１１は、テスト合成前ネットリストにテスト回路を挿入する。テスト回路が挿入されたテスト合成後ネットリストによる回路の具体的な構成については後述する。テストパターン生成部１２は、テスト回路合成部１１により合成されたテスト合成後ネットリストに基づいてＬＳＩの一部のゲーテッドクロックバッファのみを同時に活性化させるテストパターンを生成する。

シミュレーション部１３は、テストパターン生成部１２により生成されたテストパターンを用いてテスト合成後ネットリストからなる回路のシミュレーションを行う。電源解析部１４は、シミュレーション部１３により得られた動作率情報に基づいて電圧降下量を解析する。

この電圧降下量がＬＳＩのシステム動作時の電圧降下量よりも大きい場合には、テストパターン生成部１２は、同時に活性化させるゲーテッドクロックバッファの数や比率、すなわちゲーテッドクロックバッファの活性化率を変更する。そして、高速試験時の電圧降下量がシステム動作時の電圧降下量以下になるようなテストパターンを生成する。

なお、上述したテスト回路合成部１１、テストパターン生成部１２、シミュレーション部１３および電源解析部１４は、具体的には、例えば、図１に示したＲＯＭ１０２、ＲＡＭ１０３、ＨＤ１０５などの記録媒体に記録されたプログラムを、ＣＰＵ１０１が実行することによって、またはＩ／Ｆ１０９によって、その機能を実現する。

（テスト合成後ネットリストの回路構成の第１の例）
図３は、この発明の実施の形態にかかるＬＳＩ試験装置によるテスト合成後のＬＳＩの回路構成の一例を示す図である。テスト合成前のＬＳＩの回路構成は、図１１に示す構成と同様である。

図３に示すように、テスト合成によって、ＬＳＩの全体回路２１には、ＰＬＬバイパス用セレクタ２２が挿入される。また、回路ブロック２７ごとに、ゲーテッドクロックイネーブル設定用フリップフロップ２３、マスク回路２４およびセレクタ２５が挿入される。さらに、テスト制御回路であるＤＦＴコントローラ２６が挿入される。

特に限定しないが、図３に示すＬＳＩには、例えば、グループ１からグループ８までの８個の回路ブロック２７が設けられている。各回路ブロック２７は、例えば、ゲーテッドクロックバッファ２８と、このゲーテッドクロックバッファ２８のクロック出力端子ＣＬＫに接続され、ゲーテッドクロックバッファ２８から供給されるクロック信号に同期して動作するフリップフロップ２９およびメモリ３０を備えている。

ＬＳＩ内のフリップフロップは、スキャンチェーンにより接続されている。なお、図が繁雑になるのを避けるため、グループ１の回路ブロック２７についてのみ、ブロック内の構成の一部を示すが、グループ２からグループ８までの回路ブロック２７については、その内部構成の図示を省略する。

ＤＦＴコントローラ２６は、ＰＬＬバイパス用セレクタ２２およびセレクタ２５を制御するテストモード信号を出力する。また、ＤＦＴコントローラ２６は、マスク回路２４を制御するスキャンモード信号を出力する。ＰＬＬバイパス用セレクタ２２は、テストモード信号に基づいて基準クロック信号およびＰＬＬ回路３２の出力信号のいずれか一方を選択して出力する。ＰＬＬバイパス用セレクタ２２の出力信号は、ゲーテッドクロックバッファ２８のクロック入力端子Ｇに供給される。

ゲーテッドクロックイネーブル設定用フリップフロップ２３は、基準クロック信号に同期して自身の出力信号をラッチして出力する。ゲーテッドクロックイネーブル設定用フリップフロップ２３の状態（保持データの値）は、テストモード時のシフト動作時に設定される。マスク回路２４は、スキャンモード信号に基づいてゲーテッドクロックイネーブル設定用フリップフロップ２３の出力信号がセレクタ２５へ出力されるのを制御する。マスク回路２４は、例えば、オア回路により構成されている。

セレクタ２５は、テストモード信号に基づいてマスク回路２４の出力信号およびイネーブル制御回路３１の出力信号のいずれか一方を選択して出力する。イネーブル制御回路３１は、システム動作時にゲーテッドクロックを制御する回路である。セレクタ２５の出力信号は、ゲーテッドクロックバッファ２８のイネーブル制御端子ＥＮに供給される。これらのテスト回路の動作について説明する。

図４は、図３に示すテスト合成後の回路構成におけるテスト回路の真理値表の一例を示す図である。図４において、「ＦＦ出力」、「ＯＲ出力」および「セレクタ出力」は、それぞれ、ゲーテッドクロックイネーブル設定用フリップフロップ２３の出力信号、マスク回路２４の出力信号およびセレクタ２５の出力信号である。「＊」は、「０」と「１」のいずれでもよいことを表す（図７においても同じ）。

図４に示すように、例えば、システム動作時のテストモード信号の値は「０」である。このとき、セレクタ２５は、イネーブル制御回路３１の出力信号を選択してゲーテッドクロックバッファ２８のイネーブル制御端子ＥＮに供給する。また、ＰＬＬバイパス用セレクタ２２は、ＰＬＬ回路３２の出力信号を選択してゲーテッドクロックバッファ２８のクロック入力端子Ｇに供給する。

テストモードのときには、テストモード信号の値は「１」となる。このときには、セレクタ２５は、マスク回路２４の出力信号を選択する。また、ＰＬＬバイパス用セレクタ２２は、基準クロック信号を選択する。テストモードにおいてシフト動作時には、スキャンモード信号の値は「１」である。このとき、ゲーテッドクロックイネーブル設定用フリップフロップ２３の値にかかわらず、マスク回路２４の出力信号の値が「１」となり、セレクタ２５の出力信号の値が「１」となる。

従って、すべてのゲーテッドクロックバッファ２８が活性化され、すべてのゲーテッドクロックバッファ２８のクロック出力端子ＧＣＬＫからクロック信号が出力される。このシフト動作時に、すべてのゲーテッドクロックイネーブル設定用フリップフロップ２３の状態（値）と、システム動作時に動作する他のフリップフロップ、例えば回路ブロック２７内のフリップフロップ２９の状態（値）が設定される。

テストモードにおいてキャプチャ動作時には、スキャンモード信号の値は「０」である。従って、マスク回路２４は、ゲーテッドクロックイネーブル設定用フリップフロップ２３の出力信号をそのまま出力する。

ゲーテッドクロックイネーブル設定用フリップフロップ２３の保持データの値（出力信号の値）が「１」であれば、マスク回路２４の出力信号の値は「１」となり、セレクタ２５の出力信号の値が「１」となる。この出力値が「１」であるセレクタ２５に接続されたゲーテッドクロックバッファ２８は、活性化され、クロック信号を出力する。

一方、ゲーテッドクロックイネーブル設定用フリップフロップ２３の保持データの値（出力信号の値）が「０」であれば、マスク回路２４の出力信号の値は「０」となり、セレクタ２５の出力信号の値が「０」となる。この出力値が「０」であるセレクタ２５に接続されたゲーテッドクロックバッファ２８は、活性化されないので、クロック信号を出力しない。このように、キャプチャ動作時には、シフト動作時のゲーテッドクロックイネーブル設定用フリップフロップ２３の設定に応じて、一部の回路ブロック２７にのみクロック信号が供給されて活性化される。

図５は、図３に示すテスト合成後の回路構成により高速試験を行う際の動作パターンを示す図である。図５に示すように、まず、初期化パターン４１によるＤＦＴコントローラ２６のリセットや、所望のテストモードの設定が行われる。続いて、シフト動作４２とキャプチャ動作４３が繰り返し行われる。シフト動作４２では、活性化させるゲーテッドクロックバッファ２８の設定と、システム動作時に動作する他のフリップフロップの設定が行われる。

一対のシフト動作４２とキャプチャ動作４３で回路ブロック２７を１つずつ活性化させてもよいし、同時に複数の回路ブロック２７を活性化させてもよい。同時に複数の回路ブロック２７を活性化させる場合には、レイアウト配置情報を考慮して同時に活性化させてもよいゲーテッドクロックバッファ２８を選択し、多くの隣接するゲーテッドクロックバッファ２８が同時に活性化しないようにするとよい。

（テスト合成後ネットリストの回路構成の第２の例）
図６は、この発明の実施の形態にかかるＬＳＩ試験装置によるテスト合成後のＬＳＩの回路構成の他の例を示す図である。なお、上述した「（テスト合成後ネットリストの回路構成の第１の例）」と同様の構成については、同一の符号を付して説明を省略する。また、その第１の例と重複する説明については、省略する。

図６に示すように、図１１に示すテスト合成前のＬＳＩの回路構成に対して、テスト合成によって、ＬＳＩの全体回路５１には、ＰＬＬバイパス用セレクタ２２およびＤＦＴコントローラ２６が挿入されるとともに、セレクタ２５が回路ブロック２７ごとに挿入される。また、カウンタ５２およびデコーダ５３が挿入される。

ＤＦＴコントローラ２６は、カウンタ５２およびデコーダ５３を制御するスキャンモード信号を出力する。カウンタ５２は、スキャンモード信号によりリセットされ、ＰＬＬバイパス用セレクタ２２から出力される基準クロック信号に基づいてカウンタ値を更新する。

デコーダ５３は、スキャンモード信号に基づいて、カウンタ５２から出力されるカウンタ値をデコードし、そのカウンタ値に応じて一部のゲーテッドクロックバッファ２８にのみ該ゲーテッドクロックバッファ２８を活性化させる信号を出力するように構成されている。また、デコーダ５３は、スキャンモード信号に基づいてすべてのゲーテッドクロックバッファ２８を活性化させる信号を出力するように構成されている。

セレクタ２５は、テストモード信号に基づいてデコーダ５３の出力信号およびイネーブル制御回路３１の出力信号のいずれか一方を選択してゲーテッドクロックバッファ２８のイネーブル制御端子ＥＮへ出力する。イネーブル制御回路３１は、システム動作時にゲーテッドクロックを制御する回路である。ＬＳＩ内のフリップフロップは、スキャンチェーンにより接続されている。ただし、カウンタ５２を構成するフリップフロップはスキャンフリップフロップではない。これらのテスト回路の動作について説明する。

図７は、図６に示すテスト合成後の回路構成におけるテスト回路の真理値表の一例を示す図である。図７において、「カウンタ出力」、「デコーダ出力」および「セレクタ出力」は、それぞれ、カウンタ５２の出力信号、デコーダ５３の出力信号およびセレクタ２５の出力信号である。

また、図６に示す回路構成では、回路ブロック２７が８個あるので、カウンタ５２の出力信号は３ビットであり、デコーダ５３の出力信号は８ビットであるが、これらのビット数は、回路ブロック２７の数に応じて適宜選択される。図７に示す例は、回路ブロック２７を１つずつ活性化させる場合の例である。

図７に示すように、例えば、システム動作時のテストモード信号の値は「０」であり、このときのＰＬＬバイパス用セレクタ２２およびセレクタ２５がそれぞれ選択する信号は、上述した第１の例の場合と同じである。テストモードのときには、テストモード信号の値は「１」となる。このときには、ＰＬＬバイパス用セレクタ２２は、基準クロック信号を選択し、セレクタ２５は、デコーダ５３の出力信号を選択する。

テストモードにおいてシフト動作時には、スキャンモード信号の値が「１」となり、カウンタ５２がリセット状態に保持され、カウンタ５２の出力信号の値は「０００」となる。また、デコーダ５３は、グループ８、グループ７、グループ６、グループ５、グループ４、グループ３、グループ２およびグループ１の各回路ブロック２７に対して、それぞれ、「１」、「１」、「１」、「１」、「１」、「１」、「１」および「１」の値の信号を出力する。各グループに対応するセレクタ２５の出力信号の値も、それぞれに対応するデコーダ５３の出力信号の値と同じになる。

従って、すべてのゲーテッドクロックバッファ２８が活性化され、すべてのゲーテッドクロックバッファ２８のクロック出力端子ＧＣＬＫからクロック信号が出力される。このシフト動作時に、システム動作時に動作するフリップフロップ、例えば回路ブロック２７内のフリップフロップ２９の状態（値）が設定される。

テストモードにおいてキャプチャ動作時には、スキャンモード信号の値は「０」である。このとき、カウンタ５２は、基準クロック信号に基づいてカウンタ値を更新する。カウンタ５２の出力信号の値が「０００」であるとき、デコーダ５３は、グループ８、グループ７、グループ６、グループ５、グループ４、グループ３、グループ２およびグループ１の各回路ブロック２７に対して、それぞれ、「０」、「０」、「０」、「０」、「０」、「０」、「０」および「１」の値の信号を出力する。

それに対応するセレクタ２５の出力信号の値も同じになるので、グループ１の回路ブロック２７内のゲーテッドクロックバッファ２８が活性化され、クロック信号を出力する。グループ２からグループ８までの回路ブロック２７内のゲーテッドクロックバッファ２８は、活性化されないので、クロック信号を出力しない。

キャプチャ動作時に、カウンタ５２の出力信号の値が「００１」であるときには、デコーダ５３の出力信号の値は、グループ８からグループ１へ向かって、「０」、「０」、「０」、「０」、「０」、「０」、「１」および「０」となり、グループ２の回路ブロック２７内のゲーテッドクロックバッファ２８のみが活性化される。グループ３からグループ８についても同様である。

このように、キャプチャ動作時には、カウンタ５２の出力値に応じて、一部の回路ブロック２７にのみクロック信号が供給されて活性化される。なお、複数のゲーテッドクロックバッファ２８が同時に活性化されるように、デコーダ５３を構成してもよい。この場合には、レイアウト配置情報を考慮して同時に活性化させてもよいゲーテッドクロックバッファ２８を選択し、多くの隣接するゲーテッドクロックバッファ２８が同時に活性化しないようにするとよい。

図８は、図６に示すテスト合成後の回路構成により高速試験を行う際の動作パターンを示す図である。図８に示すように、まず、初期化パターン６１によるＤＦＴコントローラ２６のリセットや、所望のテストモードの設定が行われる。続いて、シフト動作６２が行われ、そのシフト動作６２によりフリップフロップが設定された状態に対して、すべてのゲーテッドクロックバッファ２８が活性化されるまでキャプチャ動作６３，６４，６５が繰り返し行われる。各キャプチャ動作６３，６４，６５において活性化されるゲーテッドクロックバッファ２８は、カウンタ５２およびデコーダ５３により選択される。

（高速試験手順の第１の例）
次に、この発明の実施の形態にかかるＬＳＩ試験装置の高速試験手順について説明する。図９は、この発明の実施の形態にかかるＬＳＩ試験装置の高速試験手順の一例を示すフローチャートである。

図９に示すように、まず、テスト回路合成部１１によりテスト回路合成工程を行う（ステップＳ１）。テスト回路合成工程では、テスト合成前ネットリスト７１にテスト回路が挿入される。その際、ユーザが、制御したいゲーテッドクロックバッファ２８を指定することもできる。

例えば、図３に示す回路構成の場合には、テスト回路として、ＰＬＬバイパス用セレクタ２２、ゲーテッドクロックイネーブル設定用フリップフロップ２３、マスク回路２４、セレクタ２５およびＤＦＴコントローラ２６が挿入される。図６に示す回路構成の場合には、テスト回路として、ＰＬＬバイパス用セレクタ２２、セレクタ２５、ＤＦＴコントローラ２６、カウンタ５２およびデコーダ５３が挿入される。

次いで、テストパターン生成部１２によりテストパターン生成工程を行う（ステップＳ２）。テストパターン生成工程では、テスト回路合成工程により得られたテスト合成後ネットリスト７２に基づいてテストパターン７３が自動的に生成される。このときのテストパターン７３は、すべてのゲーテッドクロックバッファ２８が同時に活性化しないようなパターンである。

次いで、シミュレーション部１３によりシミュレーション工程を行う（ステップＳ３）。シミュレーション工程では、テストパターン生成工程により得られたテストパターン７３を用いて、テスト合成後ネットリスト７２からなる回路を高速で動作させた場合のシミュレーションが行われる。次いで、電源解析部１４により電源解析工程を行う（ステップＳ４）。電源解析工程では、シミュレーション工程により得られた動作率情報７４に基づいて電圧降下量が解析される。

次いで、電源解析工程の解析結果に基づいて、テストモード時の電圧降下がシステム動作時の電圧降下以下であるか否かを判断する（ステップＳ５）。テストモード時の電圧降下がシステム動作時の電圧降下以下であれば（ステップＳ５：Ｙｅｓ）、図９のフローチャートによる一連の処理を終了する。

一方、テストモード時の電圧降下がシステム動作時の電圧降下よりも大きい場合には（ステップＳ５：Ｎｏ）、テストパターン生成部１２によりゲーテッドクロックバッファ活性化率変更工程を行う（ステップＳ６）。ゲーテッドクロックバッファ活性化率変更工程では、同時に活性化させるゲーテッドクロックバッファ２８の数または比率が変更される。

そして、ステップＳ２のテストパターン生成工程に戻る。これを、テストモード時の電圧降下がシステム動作時の電圧降下以下になるまで、繰り返し行う。この第１の例によれば、レイアウト配置情報７６がなくても、高速試験を行うことができる。

（高速試験手順の第２の例）
図１０は、この発明の実施の形態にかかるＬＳＩ試験装置の高速試験手順の他の例を示すフローチャートである。図１０に示すように、第２の例では、同時に活性化可能なゲーテッドクロックバッファ数（または比率）７５が指定される。

まず、テスト回路合成部１１によりテスト回路合成工程（ステップＳ１１）を行うことによって、テスト合成前ネットリスト７１にテスト回路が挿入されたテスト合成後ネットリスト７２を得るまでは、前記第１の例と同じである。次いで、テストパターン生成部１２によりテストパターン生成工程（ステップＳ１２）において、同時に活性化可能なゲーテッドクロックバッファ数（または比率）７５を考慮してテストパターン７３が自動的に生成される。

その際、レイアウト配置情報７６が参照され、同時に動作する回路ブロック２７が局所的に集中しないように、同時に活性化させるゲーテッドクロックバッファ２８が選択される。次いで、前記第１の例と同様に、シミュレーション部１３によるシミュレーション工程（ステップＳ１３）、電源解析部１４による動作率情報７４を用いた電源解析工程（ステップＳ１４）、テストモード時の電圧降下がシステム動作時の電圧降下以下であるか否かの判断工程（ステップＳ１５）を順次行う。

そして、その判断の結果に基づいて、図１０のフローチャートによる一連の処理を終了するか、テストパターン生成部１２によりゲーテッドクロックバッファ活性化率変更工程（ステップＳ１６）を行い、ステップＳ１２のテストパターン生成工程に戻る。この第２の例によれば、同時に複数の回路ブロック２７を動作させることができるので、前記第１の例よりもテストパターンが短くて済む。

以上説明したように、実施の形態によれば、ＬＳＩの高速試験時に、一部のゲーテッドクロックバッファ２８のみを同時に活性化させるテストパターンを生成し、そのテストパターンを用いることによって、高速試験時の電圧降下量をシステム動作時の電圧降下量以下にすることができる。従って、テスト時の消費電力がシステム動作時の消費電力よりも大きくなることが原因で不良と判定されるのを回避することができるので、問題なく高速試験を行うことができる。

なお、本実施の形態で説明したＬＳＩの高速試験方法は、予め用意されたプログラムをパーソナル・コンピュータやワークステーションなどのコンピュータで実行することにより実現することができる。このプログラムは、ハードディスク、フレキシブルディスク、ＣＤ−ＲＯＭ、ＭＯ、ＤＶＤなどのコンピュータで読み取り可能な記録媒体に記録され、コンピュータによって記録媒体から読み出されることによって実行される。またこのプログラムは、インターネットなどのネットワークを介して配布することが可能な伝送媒体であってもよい。

以上のように、本発明にかかるＬＳＩ試験装置、ＬＳＩ試験方法、ＬＳＩ試験プログラムおよび記録媒体は、ＬＳＩの試験に有用であり、特に、ＬＳＩの高速試験に適している。

Claims (8)

1. テスト合成前ネットリストにテスト回路を挿入するテスト回路合成手段と、
   前記テスト回路合成手段により合成されたテスト合成後ネットリストに基づいて、前記テスト合成後ネットリストからなる回路に含まれる複数のゲーテッドクロックバッファのうち一部のゲーテッドクロックバッファのみを同時に活性化させるテストパターンを生成するテストパターン生成手段と、
   前記テストパターン生成手段により生成されたテストパターンを用いて前記テスト合成後ネットリストからなる回路を動作させるシミュレーション手段と、
   前記シミュレーション手段により得られた動作率情報に基づいて電圧降下量を解析する電源解析手段と、を備え、
   前記テストパターン生成手段は、
   前記電源解析手段により得られた電圧降下量がシステム動作時の電圧降下量以下でない場合、前記電源解析手段により得られた電圧降下量がシステム動作時の電圧降下量以下になるように、ゲーテッドクロックバッファの活性化率を変更し、
   前記シミュレーション手段は、
   前記活性化率変更後のテストパターンを用いて前記テスト合成後ネットリストからなる回路を動作させることを特徴とするＬＳＩ試験装置。
2. テスト合成前ネットリストにテスト回路を挿入するテスト回路合成工程と、
   前記テスト回路合成工程により得られたテスト合成後ネットリストに基づいて、前記テスト合成後ネットリストからなる回路に含まれる複数のゲーテッドクロックバッファのうち一部のゲーテッドクロックバッファのみを同時に活性化させるテストパターンを生成するテストパターン生成工程と、
   前記テストパターン生成工程により得られたテストパターンを用いて前記テスト合成後ネットリストからなる回路を動作させるシミュレーション工程と、
   前記シミュレーション工程により得られた動作率情報に基づいて電圧降下量を解析する電源解析工程と、
   前記電源解析工程により得られた電圧降下量がシステム動作時の電圧降下量以下でない場合、前記電源解析工程により得られた電圧降下量がシステム動作時の電圧降下量以下になるように、ゲーテッドクロックバッファの活性化率を変更するゲーテッドクロックバッファ活性化率変更工程と、を含み、
   前記シミュレーション工程では、
   前記ゲーテッドクロックバッファ活性化率変更工程による活性化率変更後のテストパターンを用いて前記テスト合成後ネットリストからなる回路を動作させることを特徴とするＬＳＩ試験方法。
3. 前記テストパターン生成工程では、同時に活性化させてもよいゲーテッドクロックバッファの数に基づいてテストパターンを生成することを特徴とする請求項２に記載のＬＳＩ試験方法。
4. 前記テストパターン生成工程では、同時に活性化させてもよいゲーテッドクロックバッファの比率に基づいてテストパターンを生成することを特徴とする請求項２に記載のＬＳＩ試験方法。
5. 前記テスト回路合成工程では、テスト回路として、ＰＬＬバイパス用セレクタ、ゲーテッドクロックイネーブル設定用フリップフロップ、マスク回路、セレクタおよびテスト制御回路を挿入し、
   前記ＰＬＬバイパス用セレクタは、前記テスト制御回路から出力されるテストモード信号に基づいてテストモード時に基準クロック信号を前記ゲーテッドクロックバッファのクロック端子に供給し、
   前記ゲーテッドクロックイネーブル設定用フリップフロップは、前記基準クロック信号に同期して自身の出力信号をラッチして出力し、
   前記マスク回路は、前記テスト制御回路から出力されるスキャンモード信号に基づいて前記ゲーテッドクロックイネーブル設定用フリップフロップの出力信号が前記セレクタへ出力されるのを制御し、
   前記セレクタは、前記テスト制御回路から出力されるテストモード信号に基づいてテストモード時に前記マスク回路の出力信号を前記ゲーテッドクロックバッファのイネーブル制御端子に供給することを特徴とする請求項２に記載のＬＳＩ試験方法。
6. 前記テスト回路合成工程では、テスト回路として、ＰＬＬバイパス用セレクタ、カウンタ、デコーダ、セレクタおよびテスト制御回路を挿入し、
   前記ＰＬＬバイパス用セレクタは、前記テスト制御回路から出力されるテストモード信号に基づいてテストモード時に基準クロック信号を前記カウンタおよび前記ゲーテッドクロックバッファのクロック端子に供給し、
   前記カウンタは、前記ＰＬＬバイパス用セレクタから出力される基準クロック信号に基づいてカウンタ値を更新し、
   前記デコーダは、前記カウンタから出力されるカウンタ値をデコードし、
   前記セレクタは、前記テスト制御回路から出力されるテストモード信号に基づいてテストモード時に前記デコーダの出力信号をゲーテッドクロックバッファのイネーブル制御端子に供給することを特徴とする請求項２に記載のＬＳＩ試験方法。
7. 請求項２〜６のいずれか一つに記載のＬＳＩ試験方法をコンピュータに実行させるＬＳＩ試験プログラム。
8. 請求項７に記載のＬＳＩ試験プログラムを記録したコンピュータに読み取り可能な記録媒体。

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