JP2005071001A - 設計支援装置 - Google Patents

設計支援装置 Download PDF

Info

Publication number
JP2005071001A
JP2005071001A JP2003298291A JP2003298291A JP2005071001A JP 2005071001 A JP2005071001 A JP 2005071001A JP 2003298291 A JP2003298291 A JP 2003298291A JP 2003298291 A JP2003298291 A JP 2003298291A JP 2005071001 A JP2005071001 A JP 2005071001A
Authority
JP
Japan
Prior art keywords
parse tree
test
description
description data
function description
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2003298291A
Other languages
English (en)
Other versions
JP4183182B2 (ja
Inventor
Takamitsu Yamada
孝光 山田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ricoh Co Ltd
Original Assignee
Ricoh Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ricoh Co Ltd filed Critical Ricoh Co Ltd
Priority to JP2003298291A priority Critical patent/JP4183182B2/ja
Priority to US10/921,455 priority patent/US7506279B2/en
Publication of JP2005071001A publication Critical patent/JP2005071001A/ja
Application granted granted Critical
Publication of JP4183182B2 publication Critical patent/JP4183182B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • G01R31/3181Functional testing
    • G01R31/3185Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318583Design for test

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

【課題】スキャンベースのテスト法においてテストデータが乱数であるときのテスト品質の向上を図り、また、シミュレータを使わずに静的にテスト品質を低下させる箇所を特定、抽出すること。
【解決手段】レジスタトランスファレベルの機能記述データを入力する入力手段301と、機能記述データの構文解析し、パースツリーに展開する構文解析手段302と、構文解析手段で展開されたパースツリー306を走査、検索してロジックBISTの擬似乱数発生器から印加される擬似乱数のテストデータにより故障検出が困難である多ビットの比較演算記述を検索する手段303とを有する。また、それらに加えて、検索すべき記述形式がルール形式で格納された知識ベースのライブラリを設置してもよい。
【選択図】 図3

Description

本発明は、テストを容易にするための解析システムあるいは設計システムとして適用可能な設計支援装置に関し、具体的には、ロジック組込み自己試験機構により大規模集積回路のテストを実施する際に、アーキテクチャに依存しないハードウェアの機能記述中に、故障が検出され難い記述を確認することが可能な設計支援装置に関する。
乱数をテストデータに使用したスキャンベースの組込み自己テスト法(以下、ロジックBISTと呼ぶ)の技術については、例えば、特開平5−241882号公報、特許第2711492号公報に記載がある。また、レジスタトランスファレベルの機能記述の検証法については、例えば、特開平11−85828号公報、特開2000−215225号公報あるいは特開平6−259496号公報に記載がある。
まず、特開平5−241882号公報には、アーキテクチャ内に組込み自己試験(BIST(built in self test)機能を持ったBIST回路設計の長所と短所が述べられている。長所としては、製造者が被試験回路の機能と動作のチェックを行うための専用の試験装置を組込むための時間と費用を負担する必要がないので、試験効率が良いことを述べている。また、短所としては、IC内に物理的な面積を割り当てる必要があるため、通常の機能部品のためのスペースが小さくなることを述べている。
公報記載の回路は、試験ベクトルを生成し、この試験ベクトルに応答して被試験回路から出力される信号を蓄積することにより、被試験回路の動作を試験する組込み自己試験回路(BIST)を構成する。線形帰還型シフトレジスタには、被試験回路から出力された信号を受取るために結合された第1入力と、被試験回路に試験ベクトルを送信するための出力とが含まれている。
次に、特許第2711492号公報には、LSI設計時の故障診断およびLSI製造時の良否判別試験で、そのチップの組込み自己試験(BIST)を行う分散型の組込み自己試験回路、特に組込み自己試験のパターン圧縮装置について記述されている。すなわち、LSIに対する組込み自己試験は、その種々の機能ブロック毎にパターン圧縮器を置く構成を取らざるを得ない状況になっているが、組込み自己試験のハードを付加することで、チップ面積が増大すると、LSIの歩留りが低下してしまうという問題があった。従って、ハード量はできる限り少なくする必要がある。そのために、各機能ブロックに組込む空間的な圧縮器として、多入力線形帰還シフトレジスタを用いた圧縮器、排他的論理和を用いた圧縮器等の構成の異なる圧縮器を、ハード量が少ない順に組み合わせて構成している。
例えば、特開平11−85828号公報と特開平6−259496号公報に記載された技術は、ユーザ作成のテストベンチによるテスト品質の向上を目的とした支援装置であって、ユーザのテストベンチを使用したシミュレーション結果から順序回路の状態カバレッジや未活性の状態を警告する。
また、特開2000−215225号公報では、ユーザ作成のテストベンチによるシミュレーション結果を基に、入力から出力までのデータ伝搬を調査してテスト容易化を検査している。
特開平5−241882号公報 特許第2711492号公報 特開平11−85828号公報 特開2000−215225号公報 特開平6−259496号公報 特開2001−251356号公報
ロジックBISTでは、テストデータが擬似乱数であるために、十分な故障検出率が得られないケースがある。特に多ビットの比較演算器は、擬似乱数による故障検出がされ難い回路(ランダムレジスタント)である。エンコーダやネストした条件分岐処理を持つ回路に関しても、テストデータが擬似乱数では条件分岐先に偏りが発生し、その結果、テストされない回路が残ってしまう。
従来、このような問題に対して、ゲートレベルのネットリスト中の可制御性、可観測性の悪い箇所にテスト回路を挿入する技術がある(例えば、US6,070,261)。
しかし、この手法では、挿入されたテスト回路のために、回路機能、特にスピードの劣化が発生してしまうという問題があった。さらに、大規模回路になった場合には、可制御性、可観測性の解析ツールに実行時間が長大になるという問題も発生している。
以上の問題を解決するためには、例えば、レジスタトランスファレベル(以下、RTLと呼ぶ)の段階でロジックBISTによる故障検出が困難な記述箇所を抽出し、それに対してテスト回路記述を追記しておけば、論理合成により上記問題に対策が打たれたゲートレベルネットリストが得られる。
ただし、このようにする場合には、RTLのどこの記述がランダムレジスタントであるかを事前に分かっておく必要がある。
さらに、テスト以外でも、等価検証では32ビットを越える乗算器は、等価検証ツールが扱えないという問題がある。論理合成に関しては、大規模の乗算器は実行時間が長大になってしまう。これらに対しては、分割して記述する等の対処が必要となる。ただし、このようにする場合には、RTLのどこが問題であるかを事前に分かっておく必要がある。
(目的)
そこで、本発明の目的は、スキャンベースのテスト法においてテストデータが乱数であるときのテスト品質の向上を図り、また、シミュレータを使わずに静的にテスト品質を低下させる箇所を特定、抽出することができる設計支援装置を提供することにある。
本発明の設計支援装置は、レジスタトランスファレベルの機能記述データを入力する入力手段と、前記機能記述データの構文解析し、パースツリーに展開する構文解析手段と、前記構文解析手段で展開されたパースツリーを走査、検索してロジックBISTの擬似乱数発生器から印加される擬似乱数のテストデータにより故障検出が困難である多ビットの比較演算記述を検索する手段とを有することを特徴としている。
また、本発明の設計支援装置は、レジスタトランスファレベルの機能記述データを入力する入力手段と、前記機能記能データの構文解析しパースツリーに展開する構文解析手段と、前記構文解析手段で展開されたパースツリーは走査、検索が可能であり、検索すべき記述形式がルール形式で格納された知識ベースのライブラリと、前記検索手段は前記知識ベースを参照して該当する記述形式を検索する手段とを有することを特徴としている。
本発明の設計支援装置(請求項1)によれば、経験的にランダムレジスタントであると分かっているRTL記述スタイルがユーザ作成のRTL中で書かれていないか否かを検査し、もし書かれていれば、そのことを警告してロジックBIST向けのテスト容易化の設計作業を支援することができる。
また、前記警告により設計者は警告された部分の記述に関して改善を行うか、もしくは該当するブロックに対してのみTPI技術の施策やTPI後の論理圧縮によるタイミング改善を行えばよく、開発期間の増大化を抑えることができる。
テスト以外でも、等価検証や論理合成で問題になる大規模乗算器を事前に確認し、設計者に警告して修正を促すことが可能になる。
また、本発明の設計支援装置(請求項2)によれば、検索すべき記述形式を知識ベースとして設計者が追加、修正し、所望の記述形式が検出可能になった。その結果、テストや等価検証、論理合成などのツールで新たに問題となった記述形式を追加したリ、既に解決済みの記述形式に関してのルールは削除でき、テスト、等価検証、論理合成のいずれかに特化したチェックが可能になる。
以下、本発明の実施の形態を、図面により詳細に説明する。
(第1の実施例)
図1は、本発明の第1の実施例(請求項1)に係る設計支援装置の構成図である。
図1において、101はメモリあるいはハードディスクであり、レジスタトランスファレベル(RTL)の機能記述データや、本発明の各手段をプログラムの形式で格納する。102は、CPUであり、本発明の実行を司る。103は、キーボード・マウスなどの入力手段であり、アーキテクチャに依存しないハードウェア機能記述の入力・編集や、本発明の各手段を実現したプログラムの実行命令を対話的に入力する。
104は、CRTであり、アーキテクチャに依存しないハードウェア機能記述の表示や、本発明の各手段を実現したプログラムの実行経過や実行結果を表示する。105は、システムバスであり、101,102,103,104の各構成部とのインタフェース(I/F)を行う。
RTLの機能記述データは、CPU102において構文解析された後、メモリもしくはハードディスク101上でパースツリーに展開されて格納される。
図2は、RTLの機能記述データの一例と、これから作成されるパースツリーのイメージ図である。
図2(a)がRTLの機能記述データの一例であり、図2(b)は当該RTLの記述から構文解析されてメモリもしくはハードディスク101上に展開されたパースツリーのイメージ図であり、図2(c)はパースツリー上の各ノードに構造体形式で格納される情報を示す。
パースツリーのノードは、変数のオペランドとオペレータを格納する。当該オペランドは、レジスタやネットに該当する。当該オペレータは、加算、減算、乗算、比較などの演算の種類に該当する。図2(b)中のLのノードは、記述データ中の演算式の左辺に関するパースツリーのトップノードであり、Rは右辺に関するものである。
図2(c)の構造体中、ファイル名は、例えばC言語のchar型のアレイであって、RTLの機能記述データであるファイル名を格納する。行番号は、int型である。タイプには、オペレータのタイプ、もしくはレジスタ、ネット、ポートなどの識別子を格納する。
図11表(1)は、オペレータのタイプに関する識別子の割り当て例を示す図である。
図11の表(1)中のSubOpは、“−”、DivOpは、“/”、AddOp、MultOpは、それぞれ“+”、“*”のオペレーションを示している。ノードのタイプがレジスタ、ネット、ポートの場合には、図2(c)の構造体においてビット幅の情報も格納する。
入力するRTLの機能記述データ中に複数のオペレーション式や条件分岐処理がある場合には、それぞれのオペレーションに関してパースツリーが作成され、各パースツリーのトップノードはメモリ上のリストやハッシュテーブルの形式で格納される。この場合、走査して、閲覧または参照が可能である。
図3は、本発明の第1の実施例に係る設計支援装置の状態説明図である。
すなわち、請求項1の構成要素とRTLの機能記述データおよび構文解析によりメモリもしくはハードディスク101上に展開されるパースツリー、および該パースツリーを走査、検索、閲覧可能なようにテーブルに格納する様子を示している。
301は入力するRTLの機能記述データ、302は本発明の構文解析手段、303は検出手段、304は検出結果を表示するためのCRT、305は303の検出手段がパースツリーを走査、検索、閲覧可能なようにするために設けたテーブル、306はパースツリーであり、RTLの機能記述データ中のオペレーション式や条投分岐処理を構文解析してパースツリーに展開したもの、307はテーブル305からパースツリー306を参照可能にするためのポインタ参照、308は検出手段303からテーブル305を参照可能にするためのポインタ参照である。なお、テーブル305は、リスト構造で構成してもよい。
RTLの記能記述データ内の処理フロー記述も、パースツリーの形式で格納される。
当該処理フロー記述には、例えばVerilog HDLのcase文や、if els形式の条件分岐記述が該当する。
図4は、処理フロー記述を展開したパースツリーのイメージ図である。
図4中のCはコンディション式、つまり条件式に関するパースツリーの参照ポインタを格納するノードであり、当該条件式は同様にパースツリーを構成する。図4中y,nは、それぞれ条件が真、偽のときに実行されるオペレーションに関するパースツリーの参照ポインタを格納するノードであり、当該実行されるべきオペレーションはパースツリーを構成している。これらのパースツリーは、メモリ上のリストやハッシュテーブルの形式で格納され、走査して閲覧、参照可能である。
本発明においては、以上のように構成することにより、メモリもしくはハードディスク101上に展開されたパースツリーの走査、閲覧、参照することで、RTLの機能記述データ内に記述された記述形式の確認、解析が可能である。過去の技術報告により多ビットの比較演算器は、擬似乱数による故障検出がされ難い回路(ランダムレジスタント)である。エンコーダやネストした条件分岐処理を持つ回路に関しても、テストデータが擬似乱買の場合には、条件分岐先に偏りが発生し、その結果、テストされない回路が残ってしまう。
パースツリーの走査、閲覧、参照により、例えば比較演算のノードを検索し、さらにオペランドであるレジスタもしくはネットのビット幅を参照し、例えば12ビットを超えるような比較演算オペレータであれば、RTLの機能記述データのファイル名と行番号をCRTに表示する。
図5は、前記検索処理の実施例として、12ビット幅以上の比較演算記述を検索する時の一連の処理に関するフローチャートであり、図6はC言語のプログラム形式で記述した一例図である。
検索が開始されると、テーブルもしくはリストに格納されたノードを先頭からノードのポインタを走査し(501)、当該参照先のノードに関して12ビット幅以上の比較演算のオペレータを検索して、該当するものがあれば、CRTにファイル名とライン番号を表示する(502)。ここで、テーブルもしくはリストの最後まで走査したならば(503)、検索処理を終了する。
図6の1〜7行目は、ノードツリー上の各ノードが保持している情報を格納する構造体を示している。FileNameとLineNumberは、RTLの機能記述データのファイル名と行番号、Typeはオペレーション、もしくはレジスタ、ポート、ネットなどのタイプを区別するための識別子、OpeTypeはオペレータの識別子、nextはテーブルもしくはリスト構造においてパースツリーを走査可能にするための次段のノードのポインタ、subはパースツリー上でサブツリー上でサブツリーのノードへの参照を行うためのポインタの集合を格納する。
図6の32〜34行目は、図5のステップ501,503で構成されるテーブルもしくはリスト上のパースツリーを走査するためのループ処理である。
図6の10〜26行目のsearch関数は、図5のステップ502の処理を行うものである。引数parentにパースツリーのトップノードを受け、15〜25行目のwhile文によりパースツリーを探索する。15行目のget node関数は、サブツリーの集合からノードを一個だけとってくるものであり、15行目のwhile処理によって全てのサブツリーが走査される。17〜20行目の処理はノードがオペレータであり、しかも比較演算であり、かつビット幅が12ビット以上であれば、ファイル名と行番号を表示する処理である。17行目のEqOp、GtOp、LtOpはそれぞれイコール、大なり、小なりの比較演算オペレータの識別子である。18行目のget operand bit width関数は、オペランドのレジスタ、ポート、ネットのビット幅を返り値とするもので、vのノードのサブツリーを参照して行われるものである。また、shpw関数は、該当したノードに該当する記述に関し、ファイル名と行番号をCRTに表示する関数である。
以上の検索処理は22行目で、sarch関数を再起的に呼び出すことで、パースツリーの先端のノードに至るまで実施される。
図11の表(3)は、前記Typeに格納するオペレーション、もしくはレジスタ、ポート、ネットなどのタイプを区別するための識別子を示す図である。
表(3)中のOperatorはノードがオペレータであることを示し、Variableはレジスタ、ポート、ネットのいずれかであることを示す。また、ifElseはIf−Else型の、CaseはCaseブランチ式の条件分岐のノードであることを示している。
図7は、前記nextによるポインタ参照による走査可能なリスト構造のイメージ図である。
前記subの集合も別途リスト構造でサブツリーのノードをリスト構造で格納したものである。
(第1の実施例の変形)
第1の実施例では、乗算演算が12ビットで行われたが、第2の実施例では、32ビット以上の乗算演算を検索する場合である。この場合には、図6の17行目のOpTypeの比較先をMultOp、18行目のビット幅比較を32にしたもので実施する。
図8は、If−Elseの条件分岐先が3分岐以上の記述形式の検索を行う実施例をC言語の形式で示した図である。
前述のsarch関数に代わり、sarch if else関数で行う。10行目において、ノードがifElseの条件分岐を行うノードがどうかを確認し、該当すれば12〜20行目のループ処理においてIf Elseのツリーを検索し、パースツリーの深さをiにカウントする。その結果、iが3以上であれば、ファイル名と行番号をCRTに表示する。
(第2の実施例)
図9は、本発明の第2の実施例に係る設計支援装置の構成図である。
図9では、入力されたRTLの機能記述データと構文解析してメモリもしくはハードディスクに格納されたパースツリーのイメージを示したものである。図中、909は知識ベースライブラリであり、If Thenのルールで構成されている。検索手段903は、知識ベースライブラリ909中のルールに従って検索処理を行う。
図10は、図9における知識ベースライブラリの例として、12ビット以上の比較演算器を探索するためのルールを示す図である。
1001は検索すべきオペレータがEqOpであることを示し、1002はビット幅が12ビット以上であることを示している。これを参照した検索手段903は、1001のEqOpを図5の17行目のオペレータマッチングの条件とし、さらに1002の12ビット以上である条件を図5の18ビット幅比較値として実施する。
図10の1003は、32ビット以上の乗算演算をルール記述したものである。
このように、本発明においては、RTLをメモリもしくはハードディスク上にパースツリーとして展開し、オペレーションや条件記述が走査、検索可能となり、テストで障害となる大規模比較演算や等価検証、論理合成で障害となる大規模乗算回路のノードを検索して該当する記述箇所をファイル名、行番号で警告するようにした。この結果、テスト、等価検証、論理合成で障害となるRTLの記述に関する修正をユーザに警告し、設計の早期に対処が可能となる。
また、検索すべき記述形式が知識ベースのライブラリとして保存されるため、ツールの成長に伴って既に解決済みの記述形式に関するルールを削除することができ、テスト、等価検証、論理合成のいずれかに特化したチェックが可能となる。
本発明の第1の実施例に係る設計支援装置の構成図である。 本発明で適用するパースツリーのイメージ図である。 本発明の第1の実施例に関する動作説明図である。 処理フロー記述を展開したパースツリーのイメージ図である。 検索処理の実施例を示す比較演算記述を検索する時の一連の処理フローチャートである。 図5におけるC言語のプログラム形式で示した図である。 nextによるポインタ参照による走査可能なリスト構造のイメージ図である。 If Elseの条件分岐先が3分岐以上の記述形式の検索を行う実施例をC言語の形式で示した図である。 本発明の第2の実施例に係る設計支援装置の構成図である。 知識ベースライブラリの例として、12ビット以上の比較演算器を検索するためのルールを示す図である。 オペレータのタイプに関する識別子の割り当て例を示す図である。
符号の説明
101…メモリまたはハードディスク、102…CPU、103…入力手段、
104…CRT、105…システムバス、301…RTLの機能記述データ、
302…構文解析手段、303…検出手段、304…検索結果を表示するCRT、
305…パースツリーを走査、閲覧可能なテーブル、306…パースツリー、
308…ポインタ参照、901…RTLの機能記述データ、902…構文解析手段、
903…検索手段、904…検索結果を表示するCRT、905…テーブル、
906…パースツリー、908…ポインタ参照、909…知識ベースライブラリ、
1001…検索すべきオペレータがEqOpであることを示す、
1002…ビット幅が12ビット以上であることを示す、
1003…32ビット以上の乗算演算をルール記述したもの。

Claims (2)

  1. レジスタトランスファレベルの機能記述データを入力する入力手段と、
    該機能記述データの構文解析を行い、パースツリーに展開する構文解析手段と、
    該構文解析手段で展開されたパースツリーを走査および検索して、ロジックBISTの擬似乱数発生器から印加される擬似乱数のテストデータにより故障検出が困難な多ビットの比較演算記述を検索する手段とを具備したことを特徴とする設計支援装置。
  2. レジスタトランスファレベルの機能記述データを入力する入力手段と、
    該機能記述データの構文解析を行い、パースツリーに展開する構文解析手段と、
    該構文解析手段で展開されたパースツリーは走査、検索が可能であり、検索すべき記述形式がルール形式で格納された知識ベースライブラリと、
    該知識ベースライブラリを参照して該当する記述形式を検索する検索手段とを具備したことを特徴とする設計支援装置。
JP2003298291A 2003-08-22 2003-08-22 設計支援装置および設計支援方法 Expired - Fee Related JP4183182B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2003298291A JP4183182B2 (ja) 2003-08-22 2003-08-22 設計支援装置および設計支援方法
US10/921,455 US7506279B2 (en) 2003-08-22 2004-08-19 Design supporting apparatus capable of checking functional description of large-scale integrated circuit to detect fault in said circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003298291A JP4183182B2 (ja) 2003-08-22 2003-08-22 設計支援装置および設計支援方法

Publications (2)

Publication Number Publication Date
JP2005071001A true JP2005071001A (ja) 2005-03-17
JP4183182B2 JP4183182B2 (ja) 2008-11-19

Family

ID=34225070

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003298291A Expired - Fee Related JP4183182B2 (ja) 2003-08-22 2003-08-22 設計支援装置および設計支援方法

Country Status (2)

Country Link
US (1) US7506279B2 (ja)
JP (1) JP4183182B2 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4453592B2 (ja) * 2005-03-29 2010-04-21 日本電気株式会社 Rtl入力プログラムの不具合解析支援装置及びその方法ならびに部分rtl生成装置
JP4707191B2 (ja) * 2006-09-26 2011-06-22 富士通株式会社 検証支援プログラム、該プログラムを記録した記録媒体、検証支援装置、および検証支援方法
US8146027B1 (en) * 2009-05-07 2012-03-27 Xilinx, Inc. Creating interfaces for importation of modules into a circuit design
US20110047522A1 (en) * 2009-05-21 2011-02-24 Dane Mark W P Hardware Description Language Editing Engine
US9854436B2 (en) * 2014-09-25 2017-12-26 Intel Corporation Location and proximity beacon technology to enhance privacy and security
CN106293630B (zh) * 2016-08-19 2018-07-27 四川网达科技有限公司 铁路信号故障分析逻辑规则生成装置与方法
US10706195B1 (en) * 2018-05-25 2020-07-07 Cadence Design Systems, Inc. System, method, and computer program product for over-constraint/deadcode detection in a formal verification
US10643012B1 (en) * 2019-01-31 2020-05-05 Synopsys, Inc. Concurrent formal verification of logic synthesis

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03260866A (ja) 1990-03-12 1991-11-20 Ricoh Co Ltd 統計演算装置
US5572437A (en) * 1990-04-06 1996-11-05 Lsi Logic Corporation Method and system for creating and verifying structural logic model of electronic design from behavioral description, including generation of logic and timing models
IL100990A (en) * 1991-02-27 1995-10-31 Digital Equipment Corp Multilingual optimization compiler that uses Gladi in the production of a multi-pass cipher
US5258985A (en) 1991-11-12 1993-11-02 Motorola, Inc. Combinational data generator and analyzer for built-in self test
JP2711492B2 (ja) 1992-03-05 1998-02-10 日本電信電話株式会社 組込み自己試験回路
JPH06259496A (ja) 1993-03-04 1994-09-16 Ricoh Co Ltd シミュレーション装置
US5937190A (en) * 1994-04-12 1999-08-10 Synopsys, Inc. Architecture and methods for a hardware description language source level analysis and debugging system
US6132109A (en) * 1994-04-12 2000-10-17 Synopsys, Inc. Architecture and methods for a hardware description language source level debugging system
US5572712A (en) * 1994-09-30 1996-11-05 Vlsi Technology, Inc. Method and apparatus for making integrated circuits with built-in self-test
US5907709A (en) * 1996-02-08 1999-05-25 Inprise Corporation Development system with methods for detecting invalid use and management of resources and memory at runtime
US5867395A (en) * 1996-06-19 1999-02-02 Lsi Logic Corporation Gate netlist to register transfer level conversion tool
US5737340A (en) 1996-07-01 1998-04-07 Mentor Graphics Corporation Multi-phase test point insertion for built-in self test of integrated circuits
US6169968B1 (en) * 1997-07-09 2001-01-02 Matsushita Electric Industrial Co., Ltd. Apparatus and method for estimating performance integrated circuit
JPH1185828A (ja) 1997-09-11 1999-03-30 Toshiba Corp 順序回路機能検証方法および順序回路機能検証システム
US6256770B1 (en) * 1997-10-17 2001-07-03 Lucent Technologies Inc. Register transfer level (RTL) based scan insertion for integrated circuit design processes
US6175946B1 (en) * 1997-10-20 2001-01-16 O-In Design Automation Method for automatically generating checkers for finding functional defects in a description of a circuit
US6292765B1 (en) * 1997-10-20 2001-09-18 O-In Design Automation Method for automatically searching for functional defects in a description of a circuit
US6061811A (en) * 1997-10-31 2000-05-09 Texas Instruments Incorporated Circuits, systems, and methods for external evaluation of microprocessor built-in self-test
US6175948B1 (en) * 1998-02-05 2001-01-16 Motorola, Inc. Method and apparatus for a waveform compiler
US6173435B1 (en) * 1998-02-20 2001-01-09 Lsi Logic Corporation Internal clock handling in synthesis script
JP2000215225A (ja) 1999-01-25 2000-08-04 Nec Ic Microcomput Syst Ltd テスト容易化検証システム
US6477683B1 (en) * 1999-02-05 2002-11-05 Tensilica, Inc. Automated processor generation system for designing a configurable processor and method for the same
US6505328B1 (en) * 1999-04-27 2003-01-07 Magma Design Automation, Inc. Method for storing multiple levels of design data in a common database
US6823497B2 (en) * 1999-11-30 2004-11-23 Synplicity, Inc. Method and user interface for debugging an electronic system
US7240303B1 (en) * 1999-11-30 2007-07-03 Synplicity, Inc. Hardware/software co-debugging in a hardware description language
US6581191B1 (en) * 1999-11-30 2003-06-17 Synplicity, Inc. Hardware debugging in a hardware description language
IL138004A0 (en) 2000-02-24 2001-10-31 Internap Network Services Private network access point router for interconnecting among internet route providers
US7000213B2 (en) * 2001-01-26 2006-02-14 Northwestern University Method and apparatus for automatically generating hardware from algorithms described in MATLAB
JP2002312411A (ja) 2001-04-10 2002-10-25 Ricoh Co Ltd 論理合成装置および論理合成方法
JP4078435B2 (ja) * 2001-06-06 2008-04-23 株式会社ルネサステクノロジ 論理集積回路及び論理集積回路設計方法及び論理集積回路のハードウェア動作記述を生成するハードウェア記述生成方法
JP2003006255A (ja) * 2001-06-22 2003-01-10 Fujitsu Ltd Hdl自動修正装置およびhdl自動修正プログラム並びに同プログラムを記録したコンピュータ読取可能な記録媒体
US7080365B2 (en) * 2001-08-17 2006-07-18 Sun Microsystems, Inc. Method and apparatus for simulation system compiler
JP4039853B2 (ja) 2001-12-26 2008-01-30 株式会社リコー テスト容易化設計システム
JP4097461B2 (ja) 2002-05-15 2008-06-11 株式会社リコー テスト容易化設計システム、テスト容易化設計方法、プログラムおよび記録媒体
JP2004102703A (ja) * 2002-09-10 2004-04-02 Matsushita Electric Ind Co Ltd レジスタ転送レベル設計支援装置
GB0301993D0 (en) * 2003-01-29 2003-02-26 Univ Edinburgh System and method for rapid prototyping of asic systems
US7093231B2 (en) * 2003-05-06 2006-08-15 David H. Alderson Grammer for regular expressions
US7512912B1 (en) * 2003-08-16 2009-03-31 Synopsys, Inc. Method and apparatus for solving constraints for word-level networks

Also Published As

Publication number Publication date
JP4183182B2 (ja) 2008-11-19
US20050055612A1 (en) 2005-03-10
US7506279B2 (en) 2009-03-17

Similar Documents

Publication Publication Date Title
US10372854B2 (en) Active trace assertion based verification system
US9064068B1 (en) Debuggable opaque IP
US8881077B2 (en) Method, system and computer program for hardware design debugging
US6754862B1 (en) Gaining access to internal nodes in a PLD
US20030208721A1 (en) Apparatus and method to facilitate hierarchical netlist checking
US5727187A (en) Method of using logical names in post-synthesis electronic design automation systems
Chang et al. Automatic error diagnosis and correction for RTL designs
JP2004240753A (ja) 設計検証システム、設計検証方法及び設計検証プログラム
US7539977B1 (en) Automatic bug isolation in computer programming languages
US7292970B1 (en) Finding unexercised logic for use in code coverage testing
US5796990A (en) Hierarchical fault modeling system and method
JP4183182B2 (ja) 設計支援装置および設計支援方法
US20100070257A1 (en) Methods, Systems, and Computer Program Products for Evaluating Electrical Circuits From Information Stored in Simulation Dump Files
US8001503B2 (en) Method and system for automatically accessing internal signals or ports in a design hierarchy
US7103859B2 (en) System and method for improving testability independent of architecture
Borrione et al. PSL-based online monitoring of digital systems
Basto First results of ITC'99 benchmark circuits
Jenihhin et al. Automated design error localization in RTL designs
Hekmatpour et al. Block-based schema-driven assertion generation for functional verification
US7117458B1 (en) Identifying specific netlist gates for use in code coverage testing
Fummi et al. Logic-level mapping of high-level faults
Jiang et al. Effective error diagnosis for RTL designs in HDLs
JP4183035B2 (ja) 設計支援装置、およびソースコードカバレッジ方法、並びにそのプログラム
Cheung et al. Bridging RTL and gate: correlating different levels of abstraction for design debugging
Ng Cad navigation in fa and design/test data for fast fault isolation

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051118

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080613

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080806

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080829

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080829

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110912

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110912

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120912

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130912

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees