JPH1185828A - 順序回路機能検証方法および順序回路機能検証システム - Google Patents
順序回路機能検証方法および順序回路機能検証システムInfo
- Publication number
- JPH1185828A JPH1185828A JP9246961A JP24696197A JPH1185828A JP H1185828 A JPH1185828 A JP H1185828A JP 9246961 A JP9246961 A JP 9246961A JP 24696197 A JP24696197 A JP 24696197A JP H1185828 A JPH1185828 A JP H1185828A
- Authority
- JP
- Japan
- Prior art keywords
- sequential circuit
- states
- transition
- type
- predetermined number
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】順序回路に固有の状態遷移に着目して機能検証
率を飛躍的に向上させる順序回路機能検証システムを提
供する。 【解決手段】この順序回路機能検証システムは、まず、
テスト対象の順序回路がハードウェア記述言語で表現さ
れたハードウェアモデル１をシミュレータ４で模擬実行
し、その実行過程をトレースデータ５として取得する。
そして、状態遷移編集部９が、この取得したトレースデ
ータ５からたとえば２状態間の遷移の種類数を取得す
る。次に、テストカバレッジ検出部１２が、この状態遷
移編集部９によって取得された種類数と検出用データと
して与えられた期待される２状態間の遷移の種類数とか
らその網羅度を算出する。
率を飛躍的に向上させる順序回路機能検証システムを提
供する。 【解決手段】この順序回路機能検証システムは、まず、
テスト対象の順序回路がハードウェア記述言語で表現さ
れたハードウェアモデル１をシミュレータ４で模擬実行
し、その実行過程をトレースデータ５として取得する。
そして、状態遷移編集部９が、この取得したトレースデ
ータ５からたとえば２状態間の遷移の種類数を取得す
る。次に、テストカバレッジ検出部１２が、この状態遷
移編集部９によって取得された種類数と検出用データと
して与えられた期待される２状態間の遷移の種類数とか
らその網羅度を算出する。
Description
【０００１】
【発明の属する技術分野】この発明は、順序回路の機能
検証の有効性を評価する順序回路機能検証方法および順
序回路機能検証システムに係り、特に順序回路に固有の
状態遷移に着目して機能検証率を飛躍的に向上させる順
序回路機能検証方法および順序回路機能検証システムに
関する。
検証の有効性を評価する順序回路機能検証方法および順
序回路機能検証システムに係り、特に順序回路に固有の
状態遷移に着目して機能検証率を飛躍的に向上させる順
序回路機能検証方法および順序回路機能検証システムに
関する。
【０００２】
【従来の技術】従来、ハードウェア（論理回路）の機能
検証は、ハードウエアモデルとテストベクタとをシミュ
レータに入力してその動作を模擬実行し、その結果得ら
れる出力を期待値と比較することによって、機能が正し
く実現されているかの検証を行なっていた。このハード
ウェアモデルとは、ハードウェアをシミュレータが模擬
実行可能なハードウェア記述言語で表現したものをい
う。
検証は、ハードウエアモデルとテストベクタとをシミュ
レータに入力してその動作を模擬実行し、その結果得ら
れる出力を期待値と比較することによって、機能が正し
く実現されているかの検証を行なっていた。このハード
ウェアモデルとは、ハードウェアをシミュレータが模擬
実行可能なハードウェア記述言語で表現したものをい
う。
【０００３】この場合、どれだけ十分にテストがなされ
たかが問題となるが、その程度を計る指標として、なさ
れるべき指標を分母にし、実際にテストで行なった結果
を分子にしてテストの実施状況を判断するといったテス
トカバリッジ（網羅度）という考え方がある。そして、
これを完了基準とする、すなわち１００％にすることに
よってテストを終了するようにしていた。一般に、組み
合わせ回路の機能テストでは、入力信号のすべての組み
合わせに対して、それに対応する出力がすべての期待値
と一致していれば１００％のテストカバリッジになる。
たかが問題となるが、その程度を計る指標として、なさ
れるべき指標を分母にし、実際にテストで行なった結果
を分子にしてテストの実施状況を判断するといったテス
トカバリッジ（網羅度）という考え方がある。そして、
これを完了基準とする、すなわち１００％にすることに
よってテストを終了するようにしていた。一般に、組み
合わせ回路の機能テストでは、入力信号のすべての組み
合わせに対して、それに対応する出力がすべての期待値
と一致していれば１００％のテストカバリッジになる。
【０００４】しかしながら、順序回路が入ると、過去の
状態が現在の状態を決定するようになるため、途端にテ
ストの組み合わせが多くなり、すべての場合を入力して
出力を期待値と比較して検証することは、多くの時間を
有してしまうことから実際には行なうことが難しい。そ
こで、テストカバリッジの一つの指標として、ハードウ
エアが動作していることを確認するために、信号伝搬の
経路となっている信号、すなわち、状態が活性化された
かどうかによって判断する方法が行なわれている。
状態が現在の状態を決定するようになるため、途端にテ
ストの組み合わせが多くなり、すべての場合を入力して
出力を期待値と比較して検証することは、多くの時間を
有してしまうことから実際には行なうことが難しい。そ
こで、テストカバリッジの一つの指標として、ハードウ
エアが動作していることを確認するために、信号伝搬の
経路となっている信号、すなわち、状態が活性化された
かどうかによって判断する方法が行なわれている。
【０００５】図７は入力系列１０１１を検出すると１を
出力し、それ以外は０を出力する順序回路の状態遷移図
を示している。また、図８は設計者が検証するために入
力したテストベクタ、シミュレータによってトレースさ
れた状態値および出力値を示している。
出力し、それ以外は０を出力する順序回路の状態遷移図
を示している。また、図８は設計者が検証するために入
力したテストベクタ、シミュレータによってトレースさ
れた状態値および出力値を示している。
【０００６】さて、従来のテストカバリッジで考える
と、テストが十分なされたかどうかを判断する一つの方
法として、テストによってシミュレータにより状態信号
Ｓ１、Ｓ２、Ｓ３およびＳ４をトレースし、すべての状
態が活性化されたかどうかで判断していた。たとえば、
２つの状態しか活性化されていなければ、テストカバリ
ッジは４状態のうちの２状態で５０％といった具合であ
る。さらに、テストデータを加えてテストを行ない、そ
れを１００％にしてテストの十分性の目安としてきた。
図８で示した例の場合だと、Ｓ０、Ｓ１、Ｓ２およびＳ
３のすべてが活性化されているので、カバリッジは１０
０％としていた。
と、テストが十分なされたかどうかを判断する一つの方
法として、テストによってシミュレータにより状態信号
Ｓ１、Ｓ２、Ｓ３およびＳ４をトレースし、すべての状
態が活性化されたかどうかで判断していた。たとえば、
２つの状態しか活性化されていなければ、テストカバリ
ッジは４状態のうちの２状態で５０％といった具合であ
る。さらに、テストデータを加えてテストを行ない、そ
れを１００％にしてテストの十分性の目安としてきた。
図８で示した例の場合だと、Ｓ０、Ｓ１、Ｓ２およびＳ
３のすべてが活性化されているので、カバリッジは１０
０％としていた。
【０００７】しかしながら、このような従前の手法にお
いては、順序回路に固有の状態の遷移までは検出してい
ないので、テスト漏れが発生してしまう欠点があった。
たとえば、図８の場合には、Ｓ３からＳ２に遷移するテ
ストが抜けている。したがって、シミュレータによる模
擬実行中、順序回路の状態遷移が図９に示すように発生
したとしても（Ｓ３の状態で０が入力されたときの状態
遷移が不良である）、Ｓ０、Ｓ１、Ｓ２およびＳ３のす
べてが活性化されているため、カバリッジを１００％と
してテストを正常終了とする結果を招いてしまってい
た。
いては、順序回路に固有の状態の遷移までは検出してい
ないので、テスト漏れが発生してしまう欠点があった。
たとえば、図８の場合には、Ｓ３からＳ２に遷移するテ
ストが抜けている。したがって、シミュレータによる模
擬実行中、順序回路の状態遷移が図９に示すように発生
したとしても（Ｓ３の状態で０が入力されたときの状態
遷移が不良である）、Ｓ０、Ｓ１、Ｓ２およびＳ３のす
べてが活性化されているため、カバリッジを１００％と
してテストを正常終了とする結果を招いてしまってい
た。
【０００８】
【発明が解決しようとする課題】このように、従来にお
いては、順序回路に固有の状態の遷移を考慮していない
ために、テスト漏れを発生させてしまう虞れがあるとい
った問題があった。この発明はこのような実情に鑑みて
なされたものであり、順序回路に固有の状態遷移に着目
して機能検証率を飛躍的に向上させる順序回路機能検証
方法および順序回路機能検証システムを提供することを
目的とする。
いては、順序回路に固有の状態の遷移を考慮していない
ために、テスト漏れを発生させてしまう虞れがあるとい
った問題があった。この発明はこのような実情に鑑みて
なされたものであり、順序回路に固有の状態遷移に着目
して機能検証率を飛躍的に向上させる順序回路機能検証
方法および順序回路機能検証システムを提供することを
目的とする。
【０００９】
【課題を解決するための手段】この発明は、前述した目
的を達成するために、たとえばシミュレータによる順序
回路の模擬実行で得られたトレースから２状態間の遷移
の種類数を取得し、この取得した種類数と期待される２
状態間の遷移の種類数とから網羅度を算出するようにし
たものである。
的を達成するために、たとえばシミュレータによる順序
回路の模擬実行で得られたトレースから２状態間の遷移
の種類数を取得し、この取得した種類数と期待される２
状態間の遷移の種類数とから網羅度を算出するようにし
たものである。
【００１０】この発明においては、すべての状態が活性
化したのみならず、２状態間の遷移のすべての種類の発
生をテストの完了基準とするために、テスト漏れを発生
させてしまうことを防止することができる。なお、この
状態間の遷移の種類は、２状態間に限らず、その数を大
きくすればする程、より緻密な機能検証が実施されるこ
とになる。
化したのみならず、２状態間の遷移のすべての種類の発
生をテストの完了基準とするために、テスト漏れを発生
させてしまうことを防止することができる。なお、この
状態間の遷移の種類は、２状態間に限らず、その数を大
きくすればする程、より緻密な機能検証が実施されるこ
とになる。
【００１１】また、この発明は、たとえばシミュレータ
による順序回路の模擬実行で得られたトレースから２状
態間の遷移の種類を取得し、この取得した種類と期待さ
れる２状態間の遷移の種類とを比較して、その比較結果
を出力するようにしたものである。
による順序回路の模擬実行で得られたトレースから２状
態間の遷移の種類を取得し、この取得した種類と期待さ
れる２状態間の遷移の種類とを比較して、その比較結果
を出力するようにしたものである。
【００１２】この発明においては、たとえば発生しなか
った状態遷移や予定しない状態遷移などが即座に報知さ
れるために、機能検証の有効性の評価のみに止まらず、
テストベクタの作成やハードウェアのデバッグなどへの
迅速な反映がなされることになる。
った状態遷移や予定しない状態遷移などが即座に報知さ
れるために、機能検証の有効性の評価のみに止まらず、
テストベクタの作成やハードウェアのデバッグなどへの
迅速な反映がなされることになる。
【００１３】
【発明の実施の形態】以下、図面を参照してこの発明の
実施形態を説明する。 （第１実施形態）まず、この発明の第１実施形態を説明
する。図１はこの第１実施形態に係る順序回路機能検証
システムの動作原理を示した模式図である。
実施形態を説明する。 （第１実施形態）まず、この発明の第１実施形態を説明
する。図１はこの第１実施形態に係る順序回路機能検証
システムの動作原理を示した模式図である。
【００１４】図１に示すように、この第１実施形態の順
序回路機能検証システムでは、まず、ハードウェアモデ
ル１、テストベクタ２およびトレース指定パラメータ３
をシミュレータ４に投入してハードウェアの動作を模擬
実行し、その実行過程をトレースデータ５として取得す
る。
序回路機能検証システムでは、まず、ハードウェアモデ
ル１、テストベクタ２およびトレース指定パラメータ３
をシミュレータ４に投入してハードウェアの動作を模擬
実行し、その実行過程をトレースデータ５として取得す
る。
【００１５】このハードウェアモデル１は、テスト対象
の順序回路をハードウェア記述言語で表現したものであ
り、テストベクタ２は、このハードウェアモデル１で表
現される順序回路に順次与えられる入力値である。ま
た、トレース指定パラメータ３は、どのレベルまたは種
類の情報をトレースデータとして採取するかを示すもの
である。そして、シミュレータ４は、ハードウェアモデ
ル１にテストベクタ２を与えていきながらその動作を追
跡していき、トレース指定パラメータ３で指定された情
報を採取してトレースデータ５として出力する。
の順序回路をハードウェア記述言語で表現したものであ
り、テストベクタ２は、このハードウェアモデル１で表
現される順序回路に順次与えられる入力値である。ま
た、トレース指定パラメータ３は、どのレベルまたは種
類の情報をトレースデータとして採取するかを示すもの
である。そして、シミュレータ４は、ハードウェアモデ
ル１にテストベクタ２を与えていきながらその動作を追
跡していき、トレース指定パラメータ３で指定された情
報を採取してトレースデータ５として出力する。
【００１６】このトレースデータ５は、検証用データ６
とともに出力値検証部７に投入されて順序回路の出力結
果が正しいかが検証される。この出力値検証部７は、ト
レースデータ５からテストベクタ２に対してハードウェ
アモデル１が出力した値を取得し、この取得した値と検
証用データ６として与えられる期待される出力値とを突
き合わせることによってその検証を実行する。
とともに出力値検証部７に投入されて順序回路の出力結
果が正しいかが検証される。この出力値検証部７は、ト
レースデータ５からテストベクタ２に対してハードウェ
アモデル１が出力した値を取得し、この取得した値と検
証用データ６として与えられる期待される出力値とを突
き合わせることによってその検証を実行する。
【００１７】また、このトレースデータ５は、別途状態
遷移編集部９にも投入され、このテストの有効性評価に
用いられる。すなわち、たとえば出力値検証部７による
検証結果が合格であったときに、そのテストで十分とい
えるかどうかを評価するために用いられる。そして、こ
の第１実施形態の順序回路機能検証システムは、この有
効性評価に状態遷移を考慮した点を特徴としている。以
下、この点（破線で囲まれた部分）を説明する。
遷移編集部９にも投入され、このテストの有効性評価に
用いられる。すなわち、たとえば出力値検証部７による
検証結果が合格であったときに、そのテストで十分とい
えるかどうかを評価するために用いられる。そして、こ
の第１実施形態の順序回路機能検証システムは、この有
効性評価に状態遷移を考慮した点を特徴としている。以
下、この点（破線で囲まれた部分）を説明する。
【００１８】状態遷移編集部９は、入力したトレースデ
ータ５から活性化した状態を抽出していき、所定数の連
続する状態間の遷移の種類、たとえば２状態間の遷移の
種類とその出現回数とを取得し、編集結果１０として出
力する。
ータ５から活性化した状態を抽出していき、所定数の連
続する状態間の遷移の種類、たとえば２状態間の遷移の
種類とその出現回数とを取得し、編集結果１０として出
力する。
【００１９】次に、この編集結果１０は、検出用データ
１１とともにテストカバレッジ検出部１２に投入され、
このテストのテストカバレッジが検出結果１３として検
出される。検出用データ１１には、期待される所定数の
連続する状態間の遷移の種類の一覧が格納されており、
テストカバレッジ検出部１２は、この検出用データ１１
で示される状態遷移の種類数を分母に、編集結果１０で
示される状態遷移の種類数を分子にしてテストカバレッ
ジを算出する。
１１とともにテストカバレッジ検出部１２に投入され、
このテストのテストカバレッジが検出結果１３として検
出される。検出用データ１１には、期待される所定数の
連続する状態間の遷移の種類の一覧が格納されており、
テストカバレッジ検出部１２は、この検出用データ１１
で示される状態遷移の種類数を分母に、編集結果１０で
示される状態遷移の種類数を分子にしてテストカバレッ
ジを算出する。
【００２０】図２には、検出用データ１１として与えら
れる、期待される状態遷移の種類が２状態間の出発点と
到達点との組みで示されている。一方、図３には、編集
結果１０として与えられる、トレースデータ５から状態
遷移編集部９が取得したテスト中に２状態間で生じた遷
移をまとめたものが示されている。
れる、期待される状態遷移の種類が２状態間の出発点と
到達点との組みで示されている。一方、図３には、編集
結果１０として与えられる、トレースデータ５から状態
遷移編集部９が取得したテスト中に２状態間で生じた遷
移をまとめたものが示されている。
【００２１】この結果からわかるように、２状態間で生
じうる遷移の種類は８種類（図２）であるが、テストに
よって生じた遷移の種類は６種類である。したがって、
テストカバリッジは６／８で７５％ということになる。
じうる遷移の種類は８種類（図２）であるが、テストに
よって生じた遷移の種類は６種類である。したがって、
テストカバリッジは６／８で７５％ということになる。
【００２２】これにより、設計者に、このテストでは十
分でないことを報知することができることになり、欠け
ている状態遷移の種類のテスト入力を与えてテストカバ
リッジを１００％にするように促すことによって、漏れ
のないテストを実施させることが可能となる。
分でないことを報知することができることになり、欠け
ている状態遷移の種類のテスト入力を与えてテストカバ
リッジを１００％にするように促すことによって、漏れ
のないテストを実施させることが可能となる。
【００２３】また、テストの結果、遷移が生じた回数を
表示することによって、偏ったテストがなされていない
か判断させることが可能となる。なお、この状態間の遷
移の種類は、連続する状態数を大きくすればする程、よ
り緻密な機能検証が実施されることになる。たとえば、
図４には期待される状態遷移の種類が３状態間の出発点
と経由点と到達点との組みで示され、また、図５にはテ
スト中に３状態間で生じた遷移をまとめたものが示され
ている。
表示することによって、偏ったテストがなされていない
か判断させることが可能となる。なお、この状態間の遷
移の種類は、連続する状態数を大きくすればする程、よ
り緻密な機能検証が実施されることになる。たとえば、
図４には期待される状態遷移の種類が３状態間の出発点
と経由点と到達点との組みで示され、また、図５にはテ
スト中に３状態間で生じた遷移をまとめたものが示され
ている。
【００２４】この結果からわかるように、３状態間で生
じうる遷移の種類は１６種類（図４）であるが、テスト
によって生じた遷移の種類は６種類である。したがっ
て、テストカバリッジは６／１６で３８％ということに
なる。
じうる遷移の種類は１６種類（図４）であるが、テスト
によって生じた遷移の種類は６種類である。したがっ
て、テストカバリッジは６／１６で３８％ということに
なる。
【００２５】（第２実施形態）次に、この発明の第２実
施形態を説明する。図６はこの第２実施形態に係る順序
回路機能検証システムの動作原理を示した模式図であ
る。
施形態を説明する。図６はこの第２実施形態に係る順序
回路機能検証システムの動作原理を示した模式図であ
る。
【００２６】図６に示すように、この第２実施形態の順
序回路機能検証システムでは、まず、ハードウェアモデ
ル２１と検証指定パラメータ２２とを形式検証部２３に
投入し、ハードウェアモデル２１で発生する状態遷移の
種類を状態遷移の組合せ出力２４として取得する。
序回路機能検証システムでは、まず、ハードウェアモデ
ル２１と検証指定パラメータ２２とを形式検証部２３に
投入し、ハードウェアモデル２１で発生する状態遷移の
種類を状態遷移の組合せ出力２４として取得する。
【００２７】このハードウェアモデル２１は、テスト対
象の順序回路をハードウェア記述言語で表現したもので
あり、一方、検証指定パラメータ２２は、どのような項
目を検証するのかを示すものである。そして、形式検証
部２３は、ハードウェアモデル２１の記述から検証指定
パラメータ２２で指定された項目（ここでは状態遷移の
種類）を検証し、このハードウェアモデル２１で発生す
る状態遷移の種類を状態遷移の組合せ出力２４として出
力する。
象の順序回路をハードウェア記述言語で表現したもので
あり、一方、検証指定パラメータ２２は、どのような項
目を検証するのかを示すものである。そして、形式検証
部２３は、ハードウェアモデル２１の記述から検証指定
パラメータ２２で指定された項目（ここでは状態遷移の
種類）を検証し、このハードウェアモデル２１で発生す
る状態遷移の種類を状態遷移の組合せ出力２４として出
力する。
【００２８】この状態遷移の組合せ出力２４は、検証用
データ２５とともに状態遷移検証部２６に投入されて双
方の内容が比較され、その比較結果が検証結果２７とし
て出力される。なお、この検証用データ２５には、期待
される状態遷移の種類が格納されている。
データ２５とともに状態遷移検証部２６に投入されて双
方の内容が比較され、その比較結果が検証結果２７とし
て出力される。なお、この検証用データ２５には、期待
される状態遷移の種類が格納されている。
【００２９】この比較結果としては、（１）双方が完全
に合致する場合、（２）状態遷移の組合せ出力２４に含
まれる状態遷移の種類はすべて検証用データ２５に存在
するが、検証用データ２５に含まれていて、状態遷移の
組合せ出力２４に含まれない状態遷移の種類が存在する
場合、および（３）検証用データ２５に含まれない状態
遷移の種類が状態遷移の組合せ出力２４に含まれている
場合、の３通りが考えられるが、（１）の場合はテスト
の完了基準、（２）の場合はテストベクタの作成へのフ
ィードバック情報、および（３）の場合はハードウェア
のデバッグ情報として用いることが望ましい。
に合致する場合、（２）状態遷移の組合せ出力２４に含
まれる状態遷移の種類はすべて検証用データ２５に存在
するが、検証用データ２５に含まれていて、状態遷移の
組合せ出力２４に含まれない状態遷移の種類が存在する
場合、および（３）検証用データ２５に含まれない状態
遷移の種類が状態遷移の組合せ出力２４に含まれている
場合、の３通りが考えられるが、（１）の場合はテスト
の完了基準、（２）の場合はテストベクタの作成へのフ
ィードバック情報、および（３）の場合はハードウェア
のデバッグ情報として用いることが望ましい。
【００３０】すなわち、この第２実施形態の順序回路機
能検証システムによれば、発生しなかった状態遷移や予
定しない状態遷移などを容易に検出することができ、か
つこれらのテストベクタの作成やハードウェアのデバッ
グなどへの迅速な反映が実施されることになる。
能検証システムによれば、発生しなかった状態遷移や予
定しない状態遷移などを容易に検出することができ、か
つこれらのテストベクタの作成やハードウェアのデバッ
グなどへの迅速な反映が実施されることになる。
【００３１】
【発明の効果】以上詳述したように、この発明によれ
ば、たとえば順序回路の模擬実行中に発生した状態遷移
の種類数と期待される状態遷移の種類数とから網羅度を
算出するために、ただ単にすべての状態の活性化をテス
トの完了基準とする場合と比較して、より順序回路に適
した緻密な機能検証が実施されることになる。
ば、たとえば順序回路の模擬実行中に発生した状態遷移
の種類数と期待される状態遷移の種類数とから網羅度を
算出するために、ただ単にすべての状態の活性化をテス
トの完了基準とする場合と比較して、より順序回路に適
した緻密な機能検証が実施されることになる。
【００３２】また、たとえば発生しなかった状態遷移や
予定しない状態遷移などが即座に報知されるために、機
能検証の有効性の評価のみに止まらず、テストベクタの
作成やハードウェアのデバッグなどへの迅速な反映がな
されることになる。
予定しない状態遷移などが即座に報知されるために、機
能検証の有効性の評価のみに止まらず、テストベクタの
作成やハードウェアのデバッグなどへの迅速な反映がな
されることになる。
【図１】この発明の第１実施形態に係る順序回路機能検
証システムの動作原理を示した模式図。
証システムの動作原理を示した模式図。
【図２】同第１実施形態の検出用データ（２状態の遷移
の場合）を示す図。
の場合）を示す図。
【図３】同第１実施形態の編集結果（２状態の遷移の場
合）を示す図。
合）を示す図。
【図４】同第１実施形態の検出用データ（３状態の遷移
の場合）を示す図。
の場合）を示す図。
【図５】同第１実施形態の編集結果（３状態の遷移の場
合）を示す図。
合）を示す図。
【図６】この発明の第２実施形態に係る順序回路機能検
証システムの動作原理を示した模式図。
証システムの動作原理を示した模式図。
【図７】入力系列１０１１を検出すると１を出力し、そ
れ以外は０を出力する順序回路の状態遷移図。
れ以外は０を出力する順序回路の状態遷移図。
【図８】設計者が検証するために入力したテストベク
タ、シミュレータによってトレースされた状態値および
出力値を示す図。
タ、シミュレータによってトレースされた状態値および
出力値を示す図。
【図９】シミュレータによる模擬実行中に発生した順序
回路の状態遷移を示す図。
回路の状態遷移を示す図。
１…ハードウェアモデル、２…テストベクタ、３…トレ
ース指定パラメータ、４…シミュレータ、５…トレース
データ、６…検証用データ、７…出力値検証部、８…検
証結果、９…状態遷移編集部、１０…編集結果、１１…
検出用データ、１２…テストカバレッジ検出部、１３…
検出結果、２１…ハードウェアモデル、２２…検証指定
パラメータ、２３…形式検証部、２４…状態遷移の組合
せ出力、２５…検証用データ、２６…状態遷移検証部、
２７…検証結果。
ース指定パラメータ、４…シミュレータ、５…トレース
データ、６…検証用データ、７…出力値検証部、８…検
証結果、９…状態遷移編集部、１０…編集結果、１１…
検出用データ、１２…テストカバレッジ検出部、１３…
検出結果、２１…ハードウェアモデル、２２…検証指定
パラメータ、２３…形式検証部、２４…状態遷移の組合
せ出力、２５…検証用データ、２６…状態遷移検証部、
２７…検証結果。
Claims (12)
- 【請求項１】 順序回路の機能検証の有効性を網羅度で
評価する順序回路機能検証方法であって、 順序回路を模擬実行したときに発生した２状態間の遷移
の種類数を取得するステップと、 前記取得された２状態間の遷移の種類数と予め与えられ
た期待される２状態間の遷移の種類数とから網羅度を算
出するステップと、 を有してなることを特徴とする順序回路機能検証方法。 - 【請求項２】 順序回路の機能検証の有効性を網羅度で
評価する順序回路機能検証方法であって、 順序回路を模擬実行したときに発生した連続する所定数
の状態間の遷移の種類数を取得するステップと、 前記取得された連続する所定数の状態間の遷移の種類数
と予め与えられた期待される連続する所定数の状態間の
遷移の種類数とから網羅度を算出するステップと、 を有してなることを特徴とする順序回路機能検証方法。 - 【請求項３】 順序回路を模擬実行したときに発生した
２状態間の遷移の種類を取得するステップと、 前記取得された２状態間の遷移の種類と予め与えられた
期待される２状態間の遷移の種類とを比較し、その比較
結果を出力するステップと、 を有してなることを特徴とする順序回路機能検証方法。 - 【請求項４】 順序回路を模擬実行したときに発生した
連続する所定数の状態間の遷移の種類を取得するステッ
プと、 前記取得された連続する所定数の状態間の遷移の種類と
予め与えられた期待される連続する所定数の状態間の遷
移の種類とを比較し、その比較結果を出力するステップ
と、 を有してなることを特徴とする順序回路機能検証方法。 - 【請求項５】 順序回路内で発生する２状態間の遷移の
種類を前記順序回路を表現するハードウェア記述から取
得するステップと、 前記取得された２状態間の遷移の種類と予め与えられた
期待される２状態間の遷移の種類とを比較し、その比較
結果を出力するステップと、 を有してなることを特徴とする順序回路機能検証方法。 - 【請求項６】 順序回路内で発生する連続する所定数の
状態間の遷移の種類を前記順序回路を表現するハードウ
ェア記述から取得するステップと、 前記取得された連続する所定数の状態間の遷移の種類と
予め与えられた期待される連続する所定数の状態間の遷
移の種類とを比較し、その比較結果を出力するステップ
と、 を有してなることを特徴とする順序回路機能検証方法。 - 【請求項７】 順序回路の機能検証の有効性を網羅度で
評価する順序回路機能検証システムにおいて、 順序回路を模擬実行したときに発生した２状態間の遷移
の種類数を取得する取得手段と、 前記取得手段により取得された２状態間の遷移の種類数
と予め与えられた期待される２状態間の遷移の種類数と
から網羅度を算出する算出手段と、 を具備してなることを特徴とする順序回路機能検証シス
テム。 - 【請求項８】 順序回路の機能検証の有効性を網羅度で
評価する順序回路機能検証システムにおいて、 順序回路を模擬実行したときに発生した連続する所定数
の状態間の遷移の種類数を取得する取得手段と、 前記取得手段により取得された連続する所定数の状態間
の遷移の種類数と予め与えられた期待される連続する所
定数の状態間の遷移の種類数とから網羅度を算出する算
出手段と、 を具備してなることを特徴とする順序回路機能検証シス
テム。 - 【請求項９】 順序回路を模擬実行したときに発生した
２状態間の遷移の種類を取得する取得手段と、 前記取得手段により取得された２状態間の遷移の種類と
予め与えられた期待される２状態間の遷移の種類とを比
較し、その比較結果を出力する検証手段と、 を具備してなることを特徴とする順序回路機能検証シス
テム。 - 【請求項１０】 順序回路を模擬実行したときに発生し
た連続する所定数の状態間の遷移の種類を取得する取得
手段と、 前記取得手段により取得された連続する所定数の状態間
の遷移の種類と予め与えられた期待される連続する所定
数の状態間の遷移の種類とを比較し、その比較結果を出
力する検証手段と、 を具備してなることを特徴とする順序回路機能検証シス
テム。 - 【請求項１１】 順序回路内で発生する２状態間の遷移
の種類を前記順序回路を表現するハードウェア記述から
取得する取得手段と、 前記取得手段により取得された２状態間の遷移の種類と
予め与えられた期待される２状態間の遷移の種類とを比
較し、その比較結果を出力する検証手段と、 を具備してなることを特徴とする順序回路機能検証シス
テム。 - 【請求項１２】 順序回路内で発生する連続する所定数
の状態間の遷移の種類を前記順序回路を表現するハード
ウェア記述から取得する取得手段と、 前記取得手段により取得された連続する所定数の状態間
の遷移の種類と予め与えられた期待される連続する所定
数の状態間の遷移の種類とを比較し、その比較結果を出
力する検証手段と、 を具備してなることを特徴とする順序回路機能検証シス
テム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9246961A JPH1185828A (ja) | 1997-09-11 | 1997-09-11 | 順序回路機能検証方法および順序回路機能検証システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9246961A JPH1185828A (ja) | 1997-09-11 | 1997-09-11 | 順序回路機能検証方法および順序回路機能検証システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1185828A true JPH1185828A (ja) | 1999-03-30 |
Family
ID=17156307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9246961A Pending JPH1185828A (ja) | 1997-09-11 | 1997-09-11 | 順序回路機能検証方法および順序回路機能検証システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1185828A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006228065A (ja) * | 2005-02-18 | 2006-08-31 | Canon Inc | プロパティ生成方法、検証方法及び検証装置 |
| JP2007172542A (ja) * | 2005-12-26 | 2007-07-05 | Fujitsu Ltd | 設計装置および設計方法とそのプログラム |
| JP2007310801A (ja) * | 2006-05-22 | 2007-11-29 | Nec Electronics Corp | 検証網羅性抽出回路及び方法と半導体装置並びにエミュレーションシステム |
| US7506279B2 (en) | 2003-08-22 | 2009-03-17 | Ricoh Company, Ltd | Design supporting apparatus capable of checking functional description of large-scale integrated circuit to detect fault in said circuit |
| JP2009139293A (ja) * | 2007-12-10 | 2009-06-25 | Hitachi Ltd | 半導体集積回路の高速テスト |
| JP2010003281A (ja) * | 2008-05-19 | 2010-01-07 | Fujitsu Ltd | 検証支援プログラム、検証支援装置および検証支援方法 |
| US10515179B2 (en) | 2016-03-15 | 2019-12-24 | Kabushiki Kaisha Toshiba | Circuit design verification apparatus and program |
-
1997
- 1997-09-11 JP JP9246961A patent/JPH1185828A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7506279B2 (en) | 2003-08-22 | 2009-03-17 | Ricoh Company, Ltd | Design supporting apparatus capable of checking functional description of large-scale integrated circuit to detect fault in said circuit |
| JP2006228065A (ja) * | 2005-02-18 | 2006-08-31 | Canon Inc | プロパティ生成方法、検証方法及び検証装置 |
| JP4498167B2 (ja) * | 2005-02-18 | 2010-07-07 | キヤノン株式会社 | プロパティ生成方法、検証方法及び検証装置 |
| JP2007172542A (ja) * | 2005-12-26 | 2007-07-05 | Fujitsu Ltd | 設計装置および設計方法とそのプログラム |
| JP2007310801A (ja) * | 2006-05-22 | 2007-11-29 | Nec Electronics Corp | 検証網羅性抽出回路及び方法と半導体装置並びにエミュレーションシステム |
| JP2009139293A (ja) * | 2007-12-10 | 2009-06-25 | Hitachi Ltd | 半導体集積回路の高速テスト |
| JP2010003281A (ja) * | 2008-05-19 | 2010-01-07 | Fujitsu Ltd | 検証支援プログラム、検証支援装置および検証支援方法 |
| US10515179B2 (en) | 2016-03-15 | 2019-12-24 | Kabushiki Kaisha Toshiba | Circuit design verification apparatus and program |
| US10706207B2 (en) | 2016-03-15 | 2020-07-07 | Kabushiki Kaisha Toshiba | Circuit design verification apparatus and program |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8090565B2 (en) | System and method for using model analysis to generate directed test vectors | |
| JP3942765B2 (ja) | 半導体デバイスシミュレート装置及びそれを用いた半導体試験用プログラムデバッグ装置 | |
| EP0259662B1 (en) | Method for generating a candidate list of faulty circuit elements and method for isolating faults in a digital logic circuit using said candidate list. | |
| US5633812A (en) | Fault simulation of testing for board circuit failures | |
| KR100337696B1 (ko) | 모델 검사를 위한 동작 환경을 자동적으로 생성하는 방법 | |
| WO1999059079A1 (en) | System and method for identifying finite state machines and verifying circuit designs | |
| JP2011521368A (ja) | １個のソフトウェアの少なくとも一部を検証するためにテストケースを自動的に形成する方法 | |
| CN112444731A (zh) | 芯片测试方法、装置、处理器芯片及服务器 | |
| KR100767957B1 (ko) | 에뮬레이션과 시뮬레이션 정식검증을 혼용한 설계 검증 방법 | |
| US20100100860A1 (en) | Method and apparatus for debugging an electronic system design (esd) prototype | |
| JPH1185828A (ja) | 順序回路機能検証方法および順序回路機能検証システム | |
| CN115803642A (zh) | 自动协助电路验证 | |
| Na et al. | Simulated fault injection using simulator modification technique | |
| JP4213306B2 (ja) | 半導体試験用プログラムデバッグ装置 | |
| US8392776B2 (en) | Delay fault diagnosis program | |
| Cousineau et al. | Automated deductive verification for ladder programming | |
| Fummi et al. | On the use of a high-level fault model to check properties incompleteness | |
| Bouali et al. | Formal verification for model-based development | |
| Safarpour et al. | Failure triage: The neglected debugging problem | |
| Melocco et al. | A comprehensive approach to assessing and analyzing 1149.1 test logic | |
| JPH06282599A (ja) | 論理検証方法および装置 | |
| JP2004348596A (ja) | Ｉｃテスタ用プログラムのデバッグ装置、方法、及びプログラム | |
| JP2861861B2 (ja) | 故障診断システム | |
| JP3104739B2 (ja) | Ｌｓｉの不良解析に用いるｌｓｉテスター | |
| JPH11295393A (ja) | 半導体試験用プログラムのデバッグ装置 |