TWI409659B - Circuit design methods, circuit design systems and recording media - Google Patents

Description

電路設計方法、電路設計系統及記錄媒體

本發明係有關於一種電路設計方法、電路設計系統及記錄媒體，特別關於使用電路設計工具之複數個模組之彼此間連接之自動產生。

近年來，積體電路(例如ASIC(Application Specific Integrated Circuit)之微細化、高積體化不斷發展，一個半導體晶片之電路規模正在變大。為應對如此之大規模之電路設計，係將電路分割為每個功能塊(模組)，並由複數個設計者分開來設計所分割之各個模組。所設計之各個模組隨後依照特定之對應關係而彼此連接，從而可設計出一個上位模組。同樣地，所設計之各個上位模組隨後依照特定之對應關係而彼此連接，從而可設計出更上位之一個模組。如此，依序產生上位階層，最終可達成半導體晶片整體之電路設計。

作為用於達成如此之電路設計之工具，當前之主流為使用Verilog-HDL或VHDL等語言而進行之RTL(Register Transfer Level，暫存器轉移層次)設計，但近年來逐漸採用由比RTL更高之抽象位準模型進行設計之高位設計(高位合成)。根據高位設計，按照特定之處理流程僅對功能進行演算法記述，由該演算法記述使用高位合成工具(行為合成工具)可自動產生RTL模型。再者，作為行為合成工具，例如已知有NEC系統技術公司所提供之「電腦工作 台」(CWB：Cyber Work Bench)。

然而，於上述之電路設計中，於將所設計之各個模組彼此連接之情形時，若各模組為彼此不同者，則依照特定之對應關係確定模組之輸出入埠名，藉此，可僅根據該輸出入埠名之資訊而自動地進行模組彼此之連接。然而，於欲連接之模組間存在複數個相同模組之情形時，由於相同模組間通常輸出入埠名相同，因此僅輸出入埠名之資訊無法自動地進行模組彼此之連接，不得不利用人工作業進行模組彼此之連接。於如此之人工作業中，無法避免人為之連接失誤，有模型之品質降低之虞。又，於存在連接失誤之情形時，難以當場發現失誤，例如有時於邏輯驗證之步驟中才首次發現失誤，亦存在設計生產性降低之問題。

尤其，於用於半導體測試裝置之ASIC中，為進行被測試IC之測試，係將時序發生器、圖案發生器、波形整形器及邏輯比較器等之若干個功能塊統一單晶片化，其中，關於時序發生器、圖案發生器及波形整形器，必需於一個半導體測試裝置系統內設置過千數量之同一功能塊，故而要求於一晶片內設置複數個同一功能塊。因此，於用於半導體測試裝置之ASIC中，解決上述問題尤為重要。

因此，本發明之目的在於提供一種可解決上述課題之電路設計方法。該目的係藉由申請專利範圍中之獨立項所記載之特徵之組合而達成。又，附屬項規定有本發明之更有 利之具體例。

本發明之電路設計方法之一態樣係，一種電路設計方法，其係用於將複數個模組彼此連接者，其包括如下步驟：獲取埠資訊，該埠資訊包含上述複數個模組之輸入埠及輸出埠；獲取實例資訊，該實例資訊表示上述複數個模組中有包含具有同一功能之複數個實例之模組；及根據上述埠資訊及上述實例資訊，以將上述複數個模組彼此連接之方式使輸入埠與輸出埠相對應。

又，根據本發明之電路設計方法之一態樣，上述實例資訊可包含表示複數個實例之個數之實例個數資訊。

又，根據本發明之電路設計方法之一態樣，上述實例資訊可包含分別識別複數個實例之實例識別資訊。

又，根據本發明之電路設計方法之一態樣，上述相對應步驟可包含根據上述實例資訊而由上述埠資訊產生臨時埠資訊，並根據該臨時埠資訊而以將上述複數個模組彼此連接之方式使輸入埠與輸出埠相對應之步驟。

又，根據本發明之電路設計方法之一態樣，可進一步包含獲取共通連接資訊之步驟，該共通連接資訊表示特定模組之輸出埠共通地連接於上述複數個實例之各輸入埠，上述相對應步驟包含根據上述實例資訊及上述共通連接資訊而由上述埠資訊產生臨時埠資訊，並根據該臨時埠資訊而以將上述複數個模組被此連接之方式使輸入埠與輸出埠相對應之步驟。

又，根據本發明之電路設計方法之一態樣，可於獲取上述埠資訊之步驟之前，進一步包含獲取與上位模組相關之資訊之步驟，該上位模組係將上述複數個模組彼此連接而產生者。

又，根據本發明之電路設計方法之一態樣，可於上述相對應步驟之後，進一步包含將上述經相對應之連接資訊作為連接資訊資料庫而加以儲存之步驟。

又，根據本發明之電路設計方法之一態樣，可於上述相對應步驟之後，進一步包含產生上位模組之原始檔案之步驟，該上位模組係將上述複數個模組彼此連接而產生者。

又，根據本發明之電路設計方法之一態樣，可於上述相對應步驟之後，進一步包含至少顯示表示實例名之資訊、上述埠資訊及表示用於將上述複數個模組彼此連接之輸入埠與輸出埠之連接資訊之步驟。

又，根據本發明之電路設計方法之一態樣，可適用於半導體測試裝置中所用之半導體元件之電路設計。

本發明之電路設計系統之一態樣係，一種電路設計系統，其係用於將複數個模組彼此連接者，其包括：埠資訊獲取機構，其獲取埠資訊，該埠資訊包含上述複數個模組之輸入埠及輸出埠；實例資訊獲取機構，其獲取實例資訊，該實例資訊表示上述複數個模組中有包含具有同一功能之複數個實例之模組；及相對應機構，其根據上述埠資訊及上述實例資訊，以將上述複數個模組彼此連接之方式使輸入埠與輸出埠相對應。

再者，於本說明書中，所謂機構，並非單純地指物理機構，亦包括藉由軟體實現該機構所具有之功能之情形。又，既可藉由二個以上之物理機構實現一個機構所具有之功能，亦可藉由一個物理機構實現二個以上之機構之功能。

本發明之儲存有程式之電腦可讀取之記錄媒體之一態樣係用於將複數個模組彼此連接者，其係執行如下步驟：獲取埠資訊，該埠資訊包含上述複數個模組之輸入埠及輸出埠；獲取實例資訊，該實例資訊表示上述複數個模組中有包含具有同一功能之複數個實例之模組；及根據上述埠資訊及上述實例資訊，以將上述複數個模組彼此連接之方式使輸入埠與輸出埠相對應。

以下，一面參照附圖，一面透過發明之實施形態說明本發明，但以下之實施形態並非限定申請專利範圍所涉及之發明者，又，實施形態中所說明之特徵之所有組合並非限於發明之解決手段所必需。

本實施形態之電路設計工具將依每個功能而分割之複數個模組彼此連接，自動產生一個上位模組。又，本實施形態之電路設計工具可對具備自動產生遵照特定程式語言之程式之功能的軟體適用。以下，表示使用NEC系統技術公司所提供之「電腦工作台」之BDL(Behavioral Description Language，行為記述語言)語言作為程式語言之例。

(1)本實施形態中處理之模組

首先，參照圖1~圖3，說明本實施形態中處理之模組。圖1及圖2表示於本實施形態中彼此連接之複數個模組之一態樣，圖1表示複數個模組彼此連接之前之狀態，圖2表示將複數個模組彼此連接之後之狀態。圖3表示相對於圖1及圖2之上位階層之模組之一態樣之圖。

如圖1所示，於模組(模組名：model_abcd)100中，設有複數個模組(模組名：model_a、model_b、model_c、model_d)110、120、130、140。模組110、120、130、140係將模組100依每個功能而細分化者，於兩者之關係上，可將前者稱為下位模組(或下位階層)，將後者稱為上位模組(或上位階層)。

根據本實施形態，如圖1所示，分別設計屬於上位模組100之複數個下位模組110、120、130、140，使用本實施形態之電路設計工具將複數個下位模組110、120、130、140以彼此連接之方式相對應，從而可如圖2所示般自動產生一個上位模組100。再者，如此般自動產生之模組100例如圖3所示般，以與其他模組102彼此連接之方式相對應，從而可產生進一步上位之一個模組104。如此，依序產生上位階層，最終達成半導體晶片整體之電路設計。

各下位模組110、120、130、140包含用於資料之收發之埠。埠除了輸入埠及輸出埠以外，還可包括基準時脈埠或基準重設埠。圖1所示之例中，下位模組110包含輸入埠(埠資訊：i_a1、i_a2)及輸出埠(埠名：a、b_1、b_2)，下位模組120包含輸入埠(埠名：a、b)及輸出埠(埠資訊： c)，下位模組130包含輸入埠(埠資訊：c)及輸出埠(埠資訊：d)，下位模組140包含輸入埠(埠資訊：d_1、d_2)及輸出埠(埠資訊：o_d1、o_d2)。再者，關於如基準時脈埠及基準重設埠般，共通地連接於各下位模組且模組間之連接無關係者，圖1~圖3中予以省略。

埠中附有埠資訊(埠名)。於各個下位模組之設計中，關於收發不同資料者，分別各別地設有埠，又，關於埠資訊亦附有不同之名稱。

又，複數個下位模組110、120、130、140自信號之輸入側依序排列至輸出側，鄰接之模組間之輸出入埠彼此依照特定之對應關係而連接，藉此，複數個下位模組彼此連接。再者，最上游側之下位模組110之輸入埠(埠資訊：i_a1、i_a2)對應於上位模組100之輸入埠，最下游側之下位模組140之輸出埠(埠資訊：o_d1、o_d2)對應於上位模組100之輸出埠。

如圖1所示，複數個下位模組之至少一個包含具有同一功能之複數個實例。此處，所謂實例，係指用於指定具有同一功能之模組存在複數個時之各個模組者，將如此般具有同一功能之模組展開為複數之步驟可稱為實例展開。

圖1所示的例中，模組120包含複數個實例120A、120B，模組130包含複數個實例130A、130B。經實例展開的複數個模組120A、120B(或130A、130B)分別包含相同之埠，並附有相同埠資訊。可以說，於圖1所示的例中，模組120、130包含複數個實例，與此相對，模組110、140 分別包含一個實例。又，於存在N個模組之情形時，實例展開之模組既可為第1個或第N個中之至少一個模組，亦可為第2個至第(N-1)個中之至少一個模組(圖1所示之例符合)，還可為該等之組合。

再者，圖1~圖3所示之模組之態樣僅為一例，整體模組之個數、實例展開之模組之個數、於實例展開之情形時之複數個實例之個數、各模組之埠數等並不限定於上述之例。

(2)本實施形態之電路設計系統之概要

其次，參照圖4及圖5，說明本實施形態之電路設計系統之概要。此處，圖4係表示本實施形態之電路設計系統之功能構成之圖。又，圖5係表示本實施形態之電路設計系統之硬體構成之方塊圖。

如圖4所示，安裝有用於進行電路設計之程式之電路設計系統200包含控制電路設計之處理之控制機構210及用於儲存電路設計之處理所需之資訊之儲存機構230作為主要構成。

對於電路設計系統200，例如可適用如圖5所示的包含CPU201、ROM202、RAM203、外部儲存裝置204、用戶介面205、顯示器206、列印機207及通信介面208的通用之電腦。電路設計系統200既可包含單一之電腦，亦可包含於網路上分散之複數台電腦。

電路設計系統200藉由CPU201執行ROM202、RAM203、外部儲存裝置204等中儲存之或經由通信網路而下載之特 定程式(規定本實施形態之電路設計處理之程式)，而使電路設計系統200起到後述之各種功能實現機構(參照圖4參照)或各種步驟之作用。

亦即，圖4所示之控制機構210包含上位模組資訊獲取機構212、埠資訊獲取機構214、實例資訊獲取機構216、共通連接資訊獲取機構218、輸入埠及輸出埠相對應機構220、上位模組原始檔案產生機構222、特定資訊顯示機構224作為主要構成。各種功能實現機構係連接於儲存機構230，藉此，可將藉由上述各機構而處理之電路設計之處理所需之資訊儲存至儲存機構230或自儲存機構230讀出。關於各種構件實現機構之說明，可參照後述之關於電路設計方法之各種步驟之說明。

(3)本實施形態之使用電路設計系統之電路設計方法

其次，參照圖6~圖14，說明本實施形態之電路設計方法之具體例。本實施形態之電路設計方法可使用上述之電路設計系統200(參照圖4及圖5)而進行。再者，後述之流程圖中之各步驟(包含未附有符號之部分步驟)可在處理內容不會產生矛盾之範圍內任意變更順序或並列執行。

此處，圖6係表示本實施形態之電路設計方法之概略之圖，圖7~圖14係用於說明本實施形態之電路設計方法之各步驟中之詳細之圖。以下，參照各圖而說明之處理可藉由根據控制機構210(例如CPU201)之控制，執行自儲存機構230(例如RAM203)讀出之特定程式所規定之步驟而實現。

首先，如圖6及圖7所示，藉由上位模組資訊獲取機構 212，獲取關於待產生之上位模組100之必要資訊(STEP100)。

例如，於用戶進行電路設計時，既可於顯示器206上顯示特定之菜單畫面，藉由自該菜單畫面對STEP100之處理進行促使開始之輸入而開始STEP100之處理。又，亦可於顯示器206上顯示與圖6所示之STEP100~110之處理對應之複數個圖標，藉由自該顯示點擊與STEP100之處理對應之圖標而進行輸入。再者，上述之例示並不限定於該步驟，亦可適用於其他步驟。

當選擇STEP100之處理時，如圖7所示，於顯示器206上顯示促使關於上位模組之必要資訊之輸入之上位模組設定畫面300。作為關於上位模組之必要資訊，如圖7所示，例如可列舉模組名、基準時脈資訊(Master Clock)、基準重設資訊(Master Reset)等。本實施形態中，如圖7所示，於各欄中輸入model_abcd、clk、rst。當輸入結束時，可點擊設定結束之圖標，進入下一步驟。再者，藉由上位模組資訊獲取機構212而獲取之資訊可儲存於儲存機構230中，以便於後述之步驟中讀出。

其次，如圖6及圖8所示，藉由埠資訊獲取機構214而獲取下位模組110、120、130、140之埠資訊(STEP102)。

當選擇STEP102之處理時，如圖8所示，於顯示器206上顯示促使關於下位模組之必要資訊之輸入之下位模組設定畫面310。於下位模組設定畫面310上，顯示上位模組100之產生所必需之所有下位模組(model_a、model_b、 model_c、model_d)110、120、130、140之一覽。繼而，逐個地選擇一覽顯示的下位模組，打開各下位模組之原始檔案312，將該原始檔案312之資料讀入儲存機構230(例如RAM203)。如此之資料之讀入亦可按照例如圖9所示之流程圖而進行。亦即，首先，自設定畫面310選擇特定之下位模組，打開原始檔案312(STEP200)。當打開原始檔案312後，自頭排逐列地讀入該檔案中記述之程式(STEP202)，識別輸入埠(in宣言)、輸出埠(out宣言)、基準時脈(clock宣言)、基準重設(reset宣言)之記述(STEP204~210)，於記述存在之情形時獲取各資訊(STEP212)。當最終讀入完原始檔案312之所有記述時(STEP214)，結束原始檔案312之資料之讀入。再者，藉由埠資訊獲取機構214而獲取之資訊可儲存至儲存機構230中，以便於後述之步驟中讀出。

其次，如圖6及圖10所示，藉由實例資訊獲取機構216及共通連接資訊獲取機構218，獲取下位模組110、120、130、140之實例資訊及共通連接資訊(STEP104)。

當選擇STEP104之處理時，如圖10所示，於顯示器206上顯示促使下位模組中實例資訊及共通連接資訊之輸入之下位模組設定畫面314。於下位模組設定畫面314上，顯示上位模組100之產生所需之所有下位模組(model_a、model_b、model_c、model_d)110、120、130、140之一覽。繼而，逐個地選擇一覽顯示之下位模組中包含複數個實例之組120、130。首先，如圖10所示般選擇模組 (model_b)120，打開下位模組資訊顯示畫面316。於下位模組資訊顯示畫面316中，與藉由STEP102而獲取之下位模組120之埠資訊及表示資料種類之資料資訊等一同顯示有實例資訊輸入區域318及共通連接資訊輸入區域320。用戶根據與下位模組相關之埠資訊或預定之設計規則等，於實例資訊輸入區域318中輸入實例資訊，並於共通連接資訊輸入區域318中輸入共通連接資訊。

此處，所謂實例資訊，至少為表示有包含具有同一功能之複數個實例之模組的資訊，可包括表示複數個實例之個數之實例個數資訊或分別識別複數個實例之實例識別資訊。圖10所示之例中，於實例資訊輸入區域318之「實例資訊」之項目中，於與實例之個數相應之複數個單元格之各個中，輸入分別識別複數個實例之資訊(例如數字、符號或字串)。例如，於模組120中，實例為2個，因此於第1個單元格中輸入識別實例之資訊「1」，於第2個單元格中輸入識別實例之資訊「2」。如此，可同時輸入實例個數資訊及實例識別資訊之兩者。

作為實例識別資訊而輸入之資訊可根據較實例展開之模組120更上游側之模組110之輸出埠之埠資訊(例如「信號名_展開值」)、或者較實例展開之模組130更下游側之模組140之輸入埠之埠資訊(例如「信號名_展開值」)而決定。亦即，如圖2所示，模組110之輸出埠包含與實例展開之複數個模組120A、120B之各個對應之埠(埠資訊：b_1、b_2)，亦可使預先作為實例識別資訊而輸入之資訊與埠資 訊之展開值(例如緊跟著底線(underbar)之後之資訊「1」及「2」)一致，以使後述之埠彼此之相對應中臨時埠資訊彼此一致。又，同樣地，模組140之輸入埠包含與實例展開之複數個模組130A、130B之各個對應之埠(埠資訊：d_1、d_2)，亦可使預先作為實例識別資訊而輸入之資訊與埠資訊之展開值一致，以使埠彼此之相對應中臨時埠資訊彼此一致。再者，實例識別資訊只要可實現後述之埠彼此之相對應即可，並無必須與埠資訊之展開值一致之限制，亦可輸入與埠資訊之展開值不同之數字、符號或字串。

另一方面，所謂共通連接資訊，係指表示特定模組之輸出埠共通地連接於複數個實例之各輸入埠之資訊。亦即，如圖2所示，於模組110之輸出埠(埠資訊：a)共通地連接於實例展開之複數個模組120A、120B之各輸入埠(埠資訊：a)之情形時，於共通連接資訊輸入區域320之「共通連接資訊」之項目之與埠資訊a對應之單元格中輸入特定之資訊(例如數字、符號或字串)。於圖10所示之例中，於「共通連接資訊」之項目之與埠資訊a對應之單元格中輸入「1N」。作為共通連接資訊而輸入之資訊只要可識別該埠為共通連接者即可，並不限定於上述之字串。

再者，藉由實例資訊獲取機構216及共通連接資訊獲取機構218而獲取之資訊可儲存於儲存機構230中，以便於後述之步驟中讀出。

又，對於STEP104中獲取實例資訊及共通連接資訊之兩者之例進行了說明，但於不存在特定模組之輸出埠共通地 連接於複數個實例之各輸入埠之態樣之情形時，則無需獲取共通連接資訊。於此情形時，藉由實例資訊獲取機構216獲取下位模組110、120、130、140之實例資訊即可。

其次，如圖6及圖11所示，藉由輸入埠及輸出埠相對應機構220，將下位模組110、120、130、140之輸入埠與輸出埠相對應(STEP106)。

圖11係用於進一步詳細說明STEP106之流程圖。首先，當選擇STEP106之處理時，輸入埠及輸出埠相對應機構220讀出預先儲存於儲存機構230中之必要資訊，並根據STEP104中獲取之實例資訊及共通連接資訊，由STEP102中獲取之埠資訊產生臨時埠資訊(STEP302)。

表1係表示由與輸入埠相關之埠資訊產生臨時埠資訊之輸入資訊資料庫，表2係表示由與輸出埠相關之埠資訊產生臨時埠資訊之輸出資訊資料庫。

由表1及表2可知，於臨時埠資訊之產生中，首先，關於未進行實例展開者，亦未被給予實例資訊及共通連接資訊，因此與埠資訊相同之資訊被顯示為臨時埠資訊(臨時埠資訊：i_a1、i_a2、d_1、d_2、o_d1、o_d2)。其次，關於進行實例展開者，根據實例資訊產生臨時埠資訊(臨時埠資訊：b_1、b_2、c_1、c_2)。亦即，根據實例資訊將埠資訊變更為不同之臨時埠資訊。於此情形時，如上所述，藉由使預先作為實例識別資訊而輸入之資訊與埠資訊之展開值一致，從而可在欲相對應之埠彼此間使臨時埠資訊一致。最後，關於進行實例展開者中輸入有共通連接資訊者，根據共通連接資訊產生臨時埠資訊(臨時埠資訊：a)。亦即，將埠資訊變更為不同之臨時埠資訊受到該共通連接資訊妨礙，埠資訊被直接顯示為臨時埠資訊。如此，製作出輸入資訊資料庫(表1)及輸出資訊資料庫(表2)，並將各資料庫儲存於例如儲存機構230中。

其次，根據所產生之臨時埠資訊，使輸入埠與輸出埠相 對應(STEP304)。本實施形態中，由於欲相對應之埠彼此之臨時埠資訊為一致，故而輸入埠與輸出埠之相對應可根據臨時埠資訊是否一致而判斷。例如，逐個地讀出輸出資訊資料庫(表2)之臨時埠資訊，並與輸入資訊資料庫(表1)之臨時埠資訊進行比較，若有一致者，則判斷為該等臨時埠資訊以彼此連接之方式而相對應，將相對應之連接資訊作為連接資訊資料庫加以註冊。再者，表3表示連接資訊資料庫之一態樣。

如表3所示，作為連接資訊資料庫而註冊之資訊係輸出側之實例名及埠資訊、輸入側之實例名及埠資訊以及輸入埠與輸出埠之連接資訊等。所產生之連接資訊資料庫最終可儲存於儲存機構230中。

又，表3所示之連接資訊資料庫亦可顯示於顯示器206上。例如亦可如圖14所示般作為一覽表而使得用戶可視認基於連接資訊資料庫之資訊。輸出至顯示器206之顯示態 樣並無限定，例如可至少包含表示實例名之資訊、埠名(埠資訊)及用於將複數個模組彼此連接之輸入埠與輸出埠之連接資訊。

其次，如圖6及圖12所示，藉由上位模組原始檔案產生機構222而產生上位模組100之原始檔案(STEP108)。此處，圖12係表示上位模組原始檔案產生處理之流程圖之圖，圖13表示依照圖12之流程圖所產生之上位模組原始檔案之一例。

如圖13所示，上位模組原始檔案400包含下位模組讀出部402、輸出入信號宣言部404及內部信號連接部406作為主要構成。任一構成均可根據在此之前所說明之步驟中儲存於儲存機構230中之資訊或資料庫而產生。

如圖12所示，如此之原始檔案400可藉由首先產生下位模組110、120、130、140之讀出部(STEP500)，繼而產生上位模組100之輸出入宣言部(STEP600)，最後產生上位模組100之內部信號連接部而產生(STEP700)。

首先，於STEP500中，讀入下位模組名並輸出至檔案(STEP502)，繼而讀入下位模組之埠資訊(STEP504)。然後，識別埠資訊(clock/reset/in/out)並將宣言輸出至檔案(STEP506)，當所有埠資訊之處理結束後(STEP508)，將實例名輸出至檔案(STEP510)，確認已調用所有下位模組(STEP512)。如此，可產生圖13所示之下位模組讀出部402之部分之原始檔案。

其次，於STEP600中，自連接資訊資料庫(參照表3)讀入 1個(於表3之例中為1列)連接資訊(STEP602)，判斷所讀入之連接資訊是否為外部輸出入信號(STEP604)。其結果，於其為外部輸出入信號之情形時，作為外部輸出入宣言而輸出至其主旨檔案(STEP606)。於並非外部輸出入信號之情形時，判斷是否已讀入所有連接資訊(STEP608)，於尚有剩餘之連接資訊之情形時返回STEP604，反覆進行上述程序。如此，最終讀入所有連接資訊，藉此可產生圖13所示之輸出入信號宣言部404之部分之原始檔案。

繼而，於STEP700中，讀入上位模組名並輸出至檔案(STEP702)，繼而亦如STEP600中所說明般，自連接資訊資料庫(參照表3)讀入1個連接資訊(STEP704)，判斷所讀入之連接資訊是否為內部彼此之連接資訊(STEP706)。其結果，於其為內部彼此之連接資訊之情形時，輸出至其主旨檔案(STEP708)。於其並非內部彼此之連接資訊之情形時，繼而判斷其是否為與外部之連接資訊(STEP710)，其結果，於其為與外部之連接資訊之情形時，輸出至其主旨檔案(STEP712)。或者，於其並非與外部之連接之情形時，判斷是否已讀入所有連接資訊(STEP714)，於尚有剩餘之連接資訊之情形時返回STEP704，反覆進行上述程序。如此，最終讀出所有連接資訊，藉此可產生圖13所示之內部信號連接部406之部分之原始檔案。

如此，根據本實施形態之電路設計方法，可自動產生上位模組100，故而可實現所設計之模型之品質之提高及設計生產性之提高。

再者，根據本實施形態之電路設計方法，雖表示有使用「電腦工作台」之程式語言BDL之例，但程式語言並不限定於此，藉由變更用於製作原始檔案之常式，亦可適用於其他程式語言。

(4)本實施形態之電路設計之適用例

其次，參照圖15，說明本實施形態之電路設計之適用例。本實施形態之電路設計可適用於半導體測試裝置中所用之半導體元件(例如ASIC)之電路設計。

半導體測試裝置500中所用之半導體元件502為進行被測試IC600之測試而包含時序發生器510、圖案發生器520、波形整形器及時序發生器530、邏輯比較器540等之複數個模組。其中，波形整形器及時序發生器530與邏輯比較器540分別實例展開為複數個實例，亦即實例展開為具有同一功能之複數個模組530A~C、540A~C。例如，當進行與被測試IC之欲測定之多個外部端子之數量相應之數量之實例展開時，波形整形器及時序發生器530與邏輯比較器540便分別包含多個實例。

因此，於包括含有如此之多個實例之模組的半導體元件502之電路設計中，若適用上述之本實施形態之電路設計系統200及電路設計方法，則可極為容易地自動產生上位模組，故而可更有效地實現模型之品質之提高及設計生產性之提高。

透過上述發明實施形態而說明之實施例或應用例可根據用途而適當組合、或者加以變更或改良後使用，本發明並 不限定於上述實施形態之記載。由申請專利範圍之記載可明確，如此之組合或者加以變更或改良後之形態亦可包含於本發明之技術範圍內。

100‧‧‧上位模組

110、120、130、140‧‧‧下位模組

210‧‧‧控制機構

212‧‧‧上位模組資訊獲取機構

214‧‧‧埠資訊獲取機構

216‧‧‧實例資訊獲取機構

218‧‧‧共通連接資訊獲取機構

220‧‧‧輸入埠及輸出埠相對應機構

222‧‧‧上位模組原始檔案產生機構

224‧‧‧特定資訊顯示機構

230‧‧‧儲存機構

圖1係表示於本實施形態中欲彼此連接之複數個模組之一態樣之圖；圖2係表示將圖1之複數個模組彼此連接之狀態之圖；圖3係表示相對於圖1及圖2之上位階層之模組之一態樣之圖；圖4係表示本實施形態之電路設計系統之功能構成之圖；圖5係表示本實施形態之電路設計系統之硬體構成之方塊圖；圖6係表示本實施形態之電路設計方法之概略之圖；圖7係說明圖6之STEP100之圖；圖8係說明圖6之STEP102之圖；圖9係說明圖6之STEP102之圖；圖10係說明圖6之STEP104之圖；圖11係說明圖6之STEP106之圖；圖12係說明圖6之STEP108之圖；圖13係表示本實施形態之上位模組原始檔案之一例之圖；圖14係表示本實施形態之連接資訊資料庫之顯示例之圖；及 圖15係表示本實施形態之電路設計之適用例之圖。

Claims (11)

1. 一種電路設計方法，其係用於將複數個模組彼此連接者，其包括如下步驟：獲取埠資訊，該埠資訊包含上述複數個模組之輸入埠及輸出埠；獲取實例資訊，該實例資訊表示上述複數個模組中有包含具有同一功能之複數個實例之特定模組；及根據上述埠資訊及上述實例資訊，以將上述複數個模組彼此連接之方式使輸入埠與輸出埠相對應；上述相對應步驟包含：根據上述實例資訊而由上述埠資訊產生臨時埠資訊，並根據該臨時埠資訊而以將上述複數個模組彼此連接之方式使輸入埠與輸出埠相對應之步驟；上述臨時埠資訊係分配至上述特定模組中具有同一功能之複數個實例之各個。
2. 如請求項1之電路設計方法，其中上述實例資訊包含表示複數個實例之個數之實例個數資訊。
3. 如請求項1之電路設計方法，其中上述實例資訊包含分別識別複數個實例之實例識別資訊。
4. 如請求項1之電路設計方法，其中進一步包含獲取共通連接資訊之步驟，該共通連接資訊表示特定模組之輸出埠共通地連接於上述複數個實例 之各輸入埠，上述相對應步驟包含根據上述實例資訊及上述共通連接資訊而由上述埠資訊產生上述臨時埠資訊，並根據該臨時埠資訊而以將上述複數個模組彼此連接之方式使輸入埠與輸出埠相對應之步驟。
5. 如請求項1之電路設計方法，其中於獲取上述埠資訊之步驟之前，進一步包含獲取與上位模組相關之資訊之步驟，該上位模組係將上述複數個模組彼此連接而產生者。
6. 如請求項1之電路設計方法，其中於上述相對應步驟之後，進一步包含將上述經相對應之連接資訊作為連接資訊資料庫而加以儲存之步驟。
7. 如請求項1之電路設計方法，其中於上述相對應步驟之後，進一步包含產生上位模組之原始檔案之步驟，該上位模組係將上述複數個模組彼此連接而產生者。
8. 如請求項1之電路設計方法，其中於上述相對應步驟之後，進一步包含至少顯示表示實例名之資訊、上述埠資訊及表示用於將上述複數個模組彼此連接之輸入埠與輸出埠之連接資訊之步驟。
9. 如請求項1至8中任一項之電路設計方法，其適用於半導體測試裝置中所用之半導體元件之電路設計。
10. 一種電路設計系統，其係用於將複數個模組彼此連接者，其包括： 埠資訊獲取機構，其獲取埠資訊，該埠資訊包含上述複數個模組之輸入埠及輸出埠；實例資訊獲取機構，其獲取實例資訊，該實例資訊表示上述複數個模組中有包含具有同一功能之複數個實例之特定模組；及相對應機構，其根據上述埠資訊及上述實例資訊，以將上述複數個模組彼此連接之方式使輸入埠與輸出埠相對應；上述相對應機構係構成為：根據上述實例資訊而由上述埠資訊產生臨時埠資訊，並根據該臨時埠資訊而以將上述複數個模組彼此連接之方式使輸入埠與輸出埠相對應；上述臨時埠資訊係分配至上述特定模組中具有同一功能之複數個實例之各個。
11. 一種電腦可讀取之記錄媒體，其儲存有用於將複數個模組彼此連接之程式，其儲存有執行如下步驟之程式，即：獲取埠資訊，該埠資訊包含上述複數個模組之輸入埠及輸出埠；獲取實例資訊，該實例資訊表示上述複數個模組中有包含具有同一功能之複數個實例之特定模組；及根據上述埠資訊及上述實例資訊，以將上述複數個模組彼此連接之方式使輸入埠與輸出埠相對應；上述相對應步驟包含： 根據上述實例資訊而由上述埠資訊產生臨時埠資訊，並根據該臨時埠資訊而以將上述複數個模組彼此連接之方式使輸入埠與輸出埠相對應之步驟；上述臨時埠資訊係分配至上述特定模組中具有同一功能之複數個實例之各個。