CN105447212A - 产生集成电路的验证平台文件的方法与编译系统 - Google Patents

产生集成电路的验证平台文件的方法与编译系统 Download PDF

Info

Publication number
CN105447212A
CN105447212A CN201410422922.1A CN201410422922A CN105447212A CN 105447212 A CN105447212 A CN 105447212A CN 201410422922 A CN201410422922 A CN 201410422922A CN 105447212 A CN105447212 A CN 105447212A
Authority
CN
China
Prior art keywords
integrated circuit
design information
bus
verification platform
platform file
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
CN201410422922.1A
Other languages
English (en)
Inventor
陈志东
宋云扬
侯文婷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
MediaTek Singapore Pte Ltd
Original Assignee
MediaTek Singapore Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by MediaTek Singapore Pte Ltd filed Critical MediaTek Singapore Pte Ltd
Priority to CN201410422922.1A priority Critical patent/CN105447212A/zh
Priority to US14/833,299 priority patent/US20160055272A1/en
Publication of CN105447212A publication Critical patent/CN105447212A/zh
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/333—Design for testability [DFT], e.g. scan chain or built-in self-test [BIST]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

一种产生集成电路的验证平台文件的方法及编译系统。所述方法包含：根据总线配置，得到集成电路的设计信息；在图形用户界面中显示设计信息；根据第一用户输入，修改设计信息；根据集成电路的寄存器传输级代码，判断设计信息是否为正确；以及当设计信息为正确时，根据设计信息来产生集成电路的验证平台文件。以上所述的产生集成电路的验证平台文件的方法与编译系统能够快速且自动化地建立集成电路的设计验证环境，确保验证平台文件与寄存器传输级代码具有一致性，因而减少设计验证的侦错时间。

Description

产生集成电路的验证平台文件的方法与编译系统
技术领域
本发明有关于集成电路设计验证，且特别有关于产生集成电路的验证平台(testbench)文件的方法及相关的编译系统。
背景技术
运算技术的快速进步使得在大如兆字节的数据集上执行每秒上兆的运算步骤变得可能。这些进步可主要归功于半导体设计及制造技术中的大幅改善，其使得在单一芯片上整合成千上万个装置变得可能。
整合密度亦在不断迅速地增加以跟上更小、更快及更复杂电子装置及计算机的永不满足的需求。当工艺技术进步时，电路设计人员及设计验证人员面临到更困难的挑战。随着集成电路设计在复杂度和元件密度上的逐渐增加，集成电路的设计验证(designverification)需要花费更多的时间及人力来完成。因此，电路设计人员及设计验证人员发现越来越难以达成集成电路的计划期限。
因此，需要一种能自动产生对集成电路进行设计验证的验证平台(testbench)文件的方法。
发明内容
有鉴于此，特提供以下技术方案：
本发明的实施方式提供一种产生集成电路的验证平台文件的方法，包含：根据总线配置，得到集成电路的设计信息；在图形用户界面中显示设计信息；根据第一用户输入，修改设计信息；根据集成电路的寄存器传输级代码，判断设计信息是否为正确；以及当设计信息为正确时，根据设计信息来产生集成电路的验证平台文件。
本发明的实施方式又提供一种编译系统，用以产生集成电路的验证平台文件，包含处理单元、显示单元以及用户输入单元。处理单元用以根据总线配置，得到集成电路的设计信息；显示单元用以在图形用户界面中显示设计信息；以及用户输入单元用以接收第一用户输入，其中处理单元根据第一用户输入而修改设计信息，并根据集成电路的寄存器传输级代码，来判断设计信息是否为正确；其中当设计信息为正确时，处理单元根据设计信息来产生集成电路的验证平台文件。
以上所述的产生集成电路的验证平台文件的方法与编译系统能够自动地从寄存器传输级代码中提取出所需要的信息，并自动地产生验证平台文件，从而可确保验证平台文件与寄存器传输级代码具有一致性，因而减少设计验证的侦错时间。此外，亦可快速且自动化地建立起集成电路的设计验证环境。
附图说明
图1是根据本发明一实施例的编译系统的示意图；
图2是根据本发明一实施例的产生集成电路的验证平台文件的方法流程示意图；
图3是根据本发明一实施例的根据总线配置而得到集成电路的设计信息的流程示意图；
图4是根据本发明另一实施例的根据总线配置而得到集成电路的设计信息的流程示意图；
图5是根据本发明又一实施例的根据总线配置而得到集成电路的设计信息的流程示意图；以及
图6是根据本发明一实施例的图形用户界面的示意图，用以说明集成电路的设计信息。
具体实施方式
在说明书及权利要求书当中使用了某些词汇来指称特定的元件。所属技术领域的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及权利要求书并不以名称的差异作为区分元件的方式，而是以元件在功能上的差异作为区分的准则。在通篇说明书及权利要求项中所提及的“包含”为一开放式的用语，故应解释成“包含但不限定于”。
图1是根据本发明一实施例的编译系统100的示意图。编译系统100包含处理单元110、显示单元120、用户输入单元130以及数据库140，其中编译系统100可根据集成电路的总线配置(busconfiguration)而自动地产生上述集成电路的验证平台(testbench)文件。
图2是根据本发明一实施例的产生集成电路的验证平台文件的方法的流程示意图。请同时参考图1与图2。首先，在步骤S210，处理单元110会得到集成电路的总线配置BusConf。接着，在步骤S220，处理单元110会根据总线配置BusConf而得到上述集成电路的设计信息DE。处理单元110得到上述集成电路的设计信息DE的详细步骤将于后文描述。接着，在步骤S230，处理单元110会将设计信息DE显示于显示单元120的图形用户界面(GraphicalUserInterface，GUI)上，以供用户进行检查。在一个实施例中，图形用户界面为网页页面(webpage)。在另一实施例中，处理单元110可将设计信息DE转换为特定格式的输出文件，例如txt、doc、docx、xls、csv、xlsx、xml、IP-XACT等格式，以供用户对设计信息DE进行修改。当用户发现设计信息DE有误或数据不完全(疏漏)时，可通过用户输入单元130(例如键盘、触控面板等)来进行修改/编辑(步骤S240)。接着，在步骤S250，处理单元110可根据所接收到的用户输入来修改设计信息DE。接着，在步骤S260，处理单元110会自动地判断设计信息DE与上述集成电路的寄存器传输级(RegisterTransferLevel，RTL)代码RTLcode的比对结果是否正确，即设计信息DE是否为正确。若比对结果为正确，则处理单元110会根据设计信息DE来产生上述集成电路的验证平台文件TB(步骤S270)。反之，若比对结果为不正确，则处理单元110会将设计信息DE显示于显示单元120的图形用户界面上(步骤S280)，并提醒用户在设计信息DE中哪些部分有错误或哪些部分需补充数据。接着，在步骤S290，处理单元110可通过用户输入单元130而接收到用户的修改(modification)，并根据用户的修改来修正设计信息DE。接着，处理单元110会根据修正后的设计信息DE来产生上述集成电路的验证平台文件TB(步骤S270)。此外，在得到验证平台文件TB之后，处理单元110还可将验证平台文件TB转换为具有特定格式的输出文件。在另一实施例中，对于步骤S270，处理单元110也可以先根据修正后的设计信息DE生成特定格式的中间文件，例如IP-XACT、upf、document(txt、xml、doc、xls、docx、xlsx、csv)、c/c++sourcecode/headfile等等，之后再根据上述具有特定格式的中间文件来产生集成电路的验证平台文件TB。请注意，在此具有中间文件的实施例中，最后产生的验证平台文件TB也可以具有依用户选择的各种不同格式。另请注意，在上述实施例中，处理单元110都可将上述集成电路的设计信息DE存储在数据库140中，以供后续其他集成电路产生其验证平台文件时使用。
图3是根据本发明一实施例的根据总线配置BusConf而得到集成电路的设计信息DE(即图2的步骤S220)的流程示意图。首先，在步骤S310，图1的处理单元110会得到集成电路的寄存器传输级代码RTLcode。接着，在步骤S320，处理单元110会根据总线配置BusConf而从寄存器传输级代码RTLcode中自动提取出上述集成电路中各电路模块的总线信号，其中每一总线信号具有其总线性能。接着，在步骤S330，处理单元110会根据特定的分类规则，来对总线信号进行分类。举例来说，在寄存器传输级代码RTLcode中，每一总线信号都有特定的名称，以便识别，其中总线信号的名称与其功能相关。一般而言，属于同一接口的多个信号大体上会采用相同的命名规则(namingrule)。因此，处理单元110可根据命名规则来对不同总线信号进行分组。接着，在步骤S340，处理单元110会根据已分类的总线信号以及对应的总线性能(capability)而得到集成电路的设计信息DE。接着，处理单元110会将设计信息DE存储到数据库140中(步骤S350)。
图4是根据本发明另一实施例的根据总线配置BusConf而得到集成电路的设计信息DE(即图2的步骤S220)的流程示意图。首先，在步骤S410，图1的处理单元110会得到其他集成电路的一或多个验证平台文件TB_O，其中验证平台文件TB_O是先前所产生的其他集成电路的验证平台文件。接着，在步骤S420，处理单元110会根据总线配置BusConf而从现有的验证平台文件TB_O中提取出设计信息DE。
图5是根据本发明又一实施例的根据总线配置BusConf而得到集成电路的设计信息DE(即图2的步骤S220)的流程示意图。首先，在步骤S510，图1的处理单元110会从数据库140中得到其他集成电路的设计信息DE_O，其中设计信息DE_O为目前存储在数据库140中的其他集成电路的设计信息。接着，在步骤S520，处理单元110会根据总线配置BusConf来修改现有的设计信息DE_O，以得到当前集成电路的设计信息DE。
图6是根据本发明一实施例的图形用户界面600，用以说明集成电路的设计信息。在图形用户界面600中，区域610表示上述集成电路的工程名称以及电路层级(Hierarchy)。举例来说，集成电路的工程名称为PJ1。上述集成电路包含模块M1、模块M2与模块M3，其中模块M1包含电路A1-An、模块M2包含电路B1-Bm、以及模块M3包含电路C1-Ck。此外，区域620表示用户所选中的模块M1中电路A1的设计信息。在区域620中，表格630表示电路A1的总线的性能参数，而表格640表示电路A1的总线的信号列表。在表格630中，标号650内的字段是编译系统内的处理单元(例如图1的处理单元110)根据总线配置BusConf而得到，而标号660内的字段是处理单元根据寄存器传输级代码而得到。举例来说，字段Version表示总线的规格，其容许值为2/3，而处理单元会自动地从寄存器传输级代码提取出所对应的参数为2；字段Read/WriteCapability表示总线的存取方向，其容许值为R/W，而处理单元会自动地从寄存器传输级代码提取出所对应的参数为R(即读取方向)；字段AddressWidth表示地址总线的宽度，其容许值为32/64，而处理单元会自动地从寄存器传输级代码提取出所对应的参数为32(即32位)；字段DataBusWidth表示数据总线的宽度，其容许值为32/64/128，而处理单元会自动地从寄存器传输级代码提取出所对应的参数为32(即32位)；字段AddressRange表示地址总线的寻址范围，其容许值为0x0～0xffff_ffff。在此实施例中，由于处理单元无法从寄存器传输级代码提取出所有所对应的参数，因此处理单元会通过图形用户界面600来标记(highlight)相关的字段(如标号665所显示的提示信息)，以便通知用户进行编辑与修改。再者，在表格640中，标号670内的字段是编译系统内的处理单元根据总线配置BusConf而得到，而标号680内的字段是处理单元根据寄存器传输级代码而得到。在此实施例中，处理单元110会根据总线配置BusConf而得到不同功能的总线信号。举例来说，字段Clock/Reset表示可作为频率信号(例如pclk)及重置信号(例如presetn)的总线信号；字段Control表示可作为控制信号(例如psel、paddr)的总线信号；字段Data/Response表示可作为数据信号(例如pwdata、prdata)及响应信号的总线信号。相应于不同的总线信号，处理单元会根据命名规则而自动地从寄存器传输级代码中提取出所对应的寄存器传输级代码信号(RTLsignal)名称，例如paddr_s0对应于总线信号paddr，并进行分类。如先前所描述，处理单元会将设计信息DE显示在图形用户界面600上，并将可能有疏漏或是错误的部分进行标记，以供用户检查、修改或补充。
根据本发明的实施例，上述方法及编译系统可自动地从寄存器传输级代码中提取出所需要的信息，并自动地产生验证平台文件。于是，可确保验证平台文件与寄存器传输级代码具有一致性，因而减少设计验证的侦错(debug)时间。此外，亦可快速且自动化地建立起集成电路的设计验证环境。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (22)

1.一种产生集成电路的验证平台文件的方法，包含：
根据总线配置，得到集成电路的设计信息；
在图形用户界面中显示该设计信息；
根据第一用户输入，修改该设计信息；
根据该集成电路的寄存器传输级代码，判断该设计信息是否为正确；以及
当该设计信息为正确时，根据该设计信息来产生该集成电路的验证平台文件。
2.如权利要求1所述的产生集成电路的验证平台文件的方法，其特征在于：该方法更包含：
当该设计信息为错误时，在该图形用户界面中显示提示信息；
根据第二用户输入，修改该设计信息；以及
根据修改过的该设计信息来产生该集成电路的该验证平台文件。
3.如权利要求1所述的产生集成电路的验证平台文件的方法，其特征在于：该根据该总线配置，得到该集成电路的该设计信息的步骤更包含：
根据该总线配置，从该集成电路的该寄存器传输级代码中提取出该集成电路的电路模块的多个总线信号，其中每一该总线信号具有对应的总线性能；
根据分类规则，对该多个总线信号进行分类；
根据已分类的该多个总线信号以及多个对应的总线性能而得到该设计信息；以及
存储该设计信息至数据库。
4.如权利要求3所述的产生集成电路的验证平台文件的方法，其特征在于：该分类规则与该多个总线信号的命名相关。
5.如权利要求3所述的产生集成电路的验证平台文件的方法，其特征在于：该对应的总线性能包含所对应的该总线信号的宽度以及存取方向。
6.如权利要求3所述的产生集成电路的验证平台文件的方法，其特征在于：该设计信息包含该多个总线信号的名称以及该多个对应的总线性能。
7.如权利要求3所述的产生集成电路的验证平台文件的方法，其特征在于：用户通过输入该第一用户输入，来修改该图形用户界面中的该多个总线信号或该多个对应的总线性能。
8.如权利要求1所述的产生集成电路的验证平台文件的方法，其特征在于：该根据该总线配置，得到该集成电路的该设计信息的步骤更包含：
根据该总线配置，从其他集成电路的验证平台文件中提取出该集成电路的该设计信息。
9.如权利要求1所述的产生集成电路的验证平台文件的方法，其特征在于：该根据该总线配置，得到该集成电路的该设计信息的步骤更包含：
从数据库中得到其他集成电路的设计信息，并根据该总线配置，修改该其他集成电路的该设计信息，以得到该集成电路的该设计信息。
10.如权利要求1所述的产生集成电路的验证平台文件的方法，其特征在于：该图形用户界面为网页页面。
11.如权利要求1所述的产生集成电路的验证平台文件的方法，其特征在于：该当该设计信息为正确时，根据该设计信息来产生该集成电路的验证平台文件的步骤更包含：
根据该设计信息生成具有特定格式的中间文件；以及
根据该中间文件来产生该验证平台文件。
12.一种编译系统，用以产生集成电路的验证平台文件，包含：
处理单元，用以根据总线配置，得到集成电路的设计信息；
显示单元，用以在图形用户界面中显示该设计信息；以及
用户输入单元，用以接收第一用户输入，
其中该处理单元根据该第一用户输入而修改该设计信息，并根据该集成电路的寄存器传输级代码，来判断该设计信息是否为正确；
其中当该设计信息为正确时，该处理单元根据该设计信息来产生该集成电路的验证平台文件。
13.如权利要求12所述的编译系统，其特征在于：当该设计信息为错误时，该处理单元在该显示单元的该图形用户界面中显示提示信息；根据该用户输入单元所接收的第二用户输入，该处理单元修改该设计信息；以及该处理单元进一步根据修改过的该设计信息来产生该集成电路的该验证平台文件。
14.如权利要求12所述的编译系统，其特征在于：根据该总线配置，该处理单元从该集成电路的该寄存器传输级代码中提取出该集成电路的电路模块的多个总线信号，其中每一该总线信号具有对应的总线性能；该处理单元根据分类规则，对该多个总线信号进行分类，并根据已分类的该多个总线信号以及多个对应的总线性能而得到该设计信息；以及该处理单元更将该设计信息存储至数据库。
15.如权利要求14所述的编译系统，其特征在于：该分类规则与该多个总线信号的命名相关。
16.如权利要求14所述的编译系统，其特征在于：该对应的总线性能包含所对应的该总线信号的宽度以及存取方向。
17.如权利要求14所述的编译系统，其特征在于：该设计信息包含该多个总线信号的名称以及该多个对应的总线性能。
18.如权利要求14所述的编译系统，其特征在于：用户通过输入该第一用户输入，来修改该图形用户界面中的该多个总线信号或该多个对应的总线性能。
19.如权利要求12所述的编译系统，其特征在于：该处理单元根据该总线配置，从其他集成电路的验证平台文件中提取出该集成电路的该设计信息。
20.如权利要求12所述的编译系统，其特征在于：该处理单元从数据库中得到其他集成电路的设计信息，并根据该总线配置，修改该其他集成电路的该设计信息，以得到该集成电路的该设计信息。
21.如权利要求12所述的编译系统，其特征在于：该图形用户界面为网页页面。
22.如权利要求12所述的编译系统，其特征在于：该处理单元根据该设计信息生成具有特定格式的中间文件，并根据该中间文件来产生该验证平台文件。
CN201410422922.1A 2014-08-25 2014-08-25 产生集成电路的验证平台文件的方法与编译系统 Withdrawn CN105447212A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201410422922.1A CN105447212A (zh) 2014-08-25 2014-08-25 产生集成电路的验证平台文件的方法与编译系统
US14/833,299 US20160055272A1 (en) 2014-08-25 2015-08-24 Method and compiling system for generating testbench for ic

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410422922.1A CN105447212A (zh) 2014-08-25 2014-08-25 产生集成电路的验证平台文件的方法与编译系统

Publications (1)

Publication Number Publication Date
CN105447212A true CN105447212A (zh) 2016-03-30

Family

ID=55348510

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410422922.1A Withdrawn CN105447212A (zh) 2014-08-25 2014-08-25 产生集成电路的验证平台文件的方法与编译系统

Country Status (2)

Country Link
US (1) US20160055272A1 (zh)
CN (1) CN105447212A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112613256A (zh) * 2020-12-17 2021-04-06 海光信息技术股份有限公司 验证平台的电路参考文件的生成方法、装置和计算机设备

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6721832B2 (ja) * 2016-08-24 2020-07-15 富士通株式会社 データ変換プログラム、データ変換装置及びデータ変換方法
US10482206B1 (en) * 2017-06-06 2019-11-19 Cadence Design Systems, Inc. System, method, and computer program product for providing feedback during formal verification

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1735891A (zh) * 2001-06-08 2006-02-15 韵律设计系统公司 使用远程资源的芯片设计方法和系统
CN102054100A (zh) * 2010-12-17 2011-05-11 中国科学院计算技术研究所 一种基于静态分析的rtl设计错误检测方法和系统
CN102592023A (zh) * 2012-01-06 2012-07-18 广东新岸线计算机系统芯片有限公司 集成电路设计过程中的寄存器设计方法及装置
CN103098026A (zh) * 2010-07-13 2013-05-08 艾尔葛托奇普股份有限公司 集成电路的系统、架构和微架构(sama)表达方式
CN103942393A (zh) * 2014-04-23 2014-07-23 中国航天科技集团公司第九研究院第七七一研究所 一种基于硅通孔的立体集成电路多物理域协同设计方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6707474B1 (en) * 1999-10-29 2004-03-16 Agilent Technologies, Inc. System and method for manipulating relationships among signals and buses of a signal measurement system on a graphical user interface
US20020173942A1 (en) * 2001-03-14 2002-11-21 Rochit Rajsuman Method and apparatus for design validation of complex IC without using logic simulation
US6876941B2 (en) * 2001-04-12 2005-04-05 Arm Limited Testing compliance of a device with a bus protocol
US7441210B2 (en) * 2005-10-11 2008-10-21 Lsi Corporation On-the-fly RTL instructor for advanced DFT and design closure
US7917873B1 (en) * 2007-02-12 2011-03-29 Zocalo Tech, Inc. System and method for verification of integrated circuit design
US20080244475A1 (en) * 2007-03-30 2008-10-02 Tseng Chin Lo Network based integrated circuit testline generator
US7568172B2 (en) * 2007-08-03 2009-07-28 National Instruments Corporation Integration of pre-defined functionality and a graphical program in a circuit
US20100161303A1 (en) * 2008-12-22 2010-06-24 Cadence Design Systems, Inc. Method, system, computer program product, and user interface for performing power inference
US8381148B1 (en) * 2011-11-01 2013-02-19 Jasper Design Automation Formal verification of deadlock property
US8762907B2 (en) * 2012-11-06 2014-06-24 Lsi Corporation Hierarchical equivalence checking and efficient handling of equivalence checks when engineering change orders are in an unsharable register transfer level

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1735891A (zh) * 2001-06-08 2006-02-15 韵律设计系统公司 使用远程资源的芯片设计方法和系统
CN103098026A (zh) * 2010-07-13 2013-05-08 艾尔葛托奇普股份有限公司 集成电路的系统、架构和微架构(sama)表达方式
CN102054100A (zh) * 2010-12-17 2011-05-11 中国科学院计算技术研究所 一种基于静态分析的rtl设计错误检测方法和系统
CN102592023A (zh) * 2012-01-06 2012-07-18 广东新岸线计算机系统芯片有限公司 集成电路设计过程中的寄存器设计方法及装置
CN103942393A (zh) * 2014-04-23 2014-07-23 中国航天科技集团公司第九研究院第七七一研究所 一种基于硅通孔的立体集成电路多物理域协同设计方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112613256A (zh) * 2020-12-17 2021-04-06 海光信息技术股份有限公司 验证平台的电路参考文件的生成方法、装置和计算机设备
CN112613256B (zh) * 2020-12-17 2022-06-24 海光信息技术股份有限公司 验证平台的电路参考文件的生成方法、装置和计算机设备

Also Published As

Publication number Publication date
US20160055272A1 (en) 2016-02-25

Similar Documents

Publication Publication Date Title
KR101679920B1 (ko) 집적 회로 설계 방법 및 장치
US9569575B2 (en) Digital circuit design method and associated computer program product
CN104933214A (zh) 集成电路设计方法和装置
US8762897B2 (en) Semiconductor device design system and method of using the same
CN107688682B (zh) 一种使用时序路径提取电路拓扑的方法
CN105447212A (zh) 产生集成电路的验证平台文件的方法与编译系统
US8943454B1 (en) In-phase grouping for voltage-dependent design rule
CN105447215B (zh) 数字电路设计方法及相关的系统
US20140380258A1 (en) Method and apparatus for performing integrated circuit layout verification
US10430535B2 (en) Verification support program medium, verification support method, and information processing device for verification of a circuit
US8650517B1 (en) Automatically documenting circuit designs
JP2007264993A (ja) 検証支援装置、検証支援方法、検証支援プログラム、および記録媒体
US8510693B2 (en) Changing abstraction level of portion of circuit design during verification
US20050251776A1 (en) Integrated circuit design system
US9275175B2 (en) Integrated circuit clock tree visualizer
CN116301775A (zh) 基于复位树原型图的代码生成方法、装置、设备及介质
CN113822002B (zh) 数据处理方法、装置、计算机设备及存储介质
TW201337612A (zh) 電路板電氣規則設置系統及方法
US9721051B2 (en) Reducing clock skew in synthesized modules
US9996643B2 (en) Integrated circuit modeling method using resistive capacitance information
TWI409659B (zh) Circuit design methods, circuit design systems and recording media
JP4080464B2 (ja) 検証ベクタ生成方法およびこれを用いた電子回路の検証方法
JP4855283B2 (ja) 半導体集積回路の設計装置
JP2013004066A (ja) 回路生成装置
JP6102444B2 (ja) 設計書管理プログラム、設計書管理方法および情報処理装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
WW01 Invention patent application withdrawn after publication
WW01 Invention patent application withdrawn after publication

Application publication date: 20160330