CN107688682B - 一种使用时序路径提取电路拓扑的方法 - Google Patents

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Abstract

本发明公开了一种使用时序路径提取电路拓扑的方法，包括：根据所要可视化的时序路径在电子设计自动化工具中产生时序路径报告；根据所述时序路径报告提取拓扑图信息参数；根据所述拓扑图信息参数输出可视化的电路拓扑图或与所述可视化的电路拓扑图对应的仿真文件。本发明具有如下优点：可以根据用户需求获取相应的时序路径参数，进而生成指定的时序路径报告，最终生成用户所需的可视化的电路拓扑图或与所述可视化的电路拓扑图对应的仿真文件，具有拓扑提取效率高和准确性高的优点。

Description

一种使用时序路径提取电路拓扑的方法
技术领域
本发明涉及ASIC芯片设计领域，具体涉及一种使用时序路径提取电路拓扑的方法。
背景技术
在ASIC芯片设计过程中，通常涉及到对芯片或某一设计模块的静态时序分析及电路网表修改。静态时序分析通常需要对电路的某一路径进行时序分析，分析结果通常产生很长的文本报告来显示电路路径中包含的器件，输入输出连接，及路径时间。
当设计人员对电路网表进行修改时，通常需要根据时序路径了解电路拓扑结构或功能，从而确定如何对此网表部分进行修改，但在较复杂的拓扑情形下，手工推导会造成比较大的麻烦。
发明内容
本发明旨在至少解决上述技术问题之一。
为此，本发明的目的在于提出一种拓扑提取效率高和准确性高的使用时序路径提取电路拓扑的方法。
为了实现上述目的，本发明的实施例公开了一种使用时序路径提取电路拓扑的方法，包括以下步骤：S1：根据所要可视化的时序路径在电子设计自动化工具中产生时序路径报告；S2：根据所述时序路径报告提取拓扑图信息参数；S3：根据所述拓扑图信息参数输出可视化的电路拓扑图或与所述可视化的电路拓扑图对应的仿真文件。
进一步地，根据用户输入的时序路径参数在电子设计自动化工具中产生所述时序路径报告。
进一步地，所述时序路径为ASIC(Application Specific Integrated Circuit)设计使用的电子设计自动化工具时序分析工具产生的时序路径。
进一步地，在步骤S2中，通过预先建立的电路元件库对时序路径报告进行识别得到所述拓扑图信息参数。
进一步地，所述电路元件库以文件形式存储，并根据文件调取指令进行调取。
进一步地，所述电路元件库存储有：时序路径中使用的电路器件模型名、器件输入输出管脚列表、器件功能逻辑表达、器件仿真逻辑表达和器件是否显示选项。
根据本发明实施例的使用时序路径提取电路拓扑的方法，可以根据用户需求获取相应的时序路径参数，进而生成指定的时序路径报告，最终生成用户所需的可视化的电路拓扑图或与所述可视化的电路拓扑图对应的仿真文件，具有拓扑提取效率高和准确性高的优点。
本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
图1是本发明一个实施例的用时序路径提取电路拓扑的方法的流程图；
图2是本发明一个实施例的时序路径的示意图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
参照下面的描述和附图，将清楚本发明的实施例的这些和其他方面。在这些描述和附图中，具体公开了本发明的实施例中的一些特定实施方式，来表示实施本发明的实施例的原理的一些方式，但是应当理解，本发明的实施例的范围不受此限制。相反，本发明的实施例包括落入所附加权利要求书的精神和内涵范围内的所有变化、修改和等同物。
以下结合附图描述本发明。
图1是本发明一个实施例的使用时序路径提取电路拓扑的方法的流程图。如图1所示，一种使用时序路径提取电路拓扑的方法，包括以下步骤：
S1：根据所要可视化的时序路径在电子设计自动化工具中产生时序路径报告。
具体地，在EDA工具中运行获得时序路径的命令，以得到时序路径报告。以SYNOPSYS DC为例，输入命令report_timing–to xxx即可报告出到电路节点xxx的所有时序路径。类似的report_timging–from xxx可报告出从电路节点xxx到寄存器或端口的所有时序路径。
在本发明的一个实施例中，在步骤S1中，根据用户输入的时序路径参数在电子设计自动化工具中产生时序路径报告。即输入想要查看电路拓扑图的时序路径后，即可通过EDA工具产生时序路径报告。
在本发明的一个实施例中，时序路径为ASIC设计使用的电子设计自动化工具时序分析工具产生的时序路径。通过使用ASIC设计使用的电子设计自动化工具可以很方便地、容易地根据用户需求获得相应的时序路径报告。
S2：根据时序路径报告提取拓扑图信息参数。
在本发明的一个是实施例中，通过预先建立的电路元件库对时序路径报告进行识别得到拓扑图信息参数。
在本发明的一个是实施例中，电路元件库以文件形式存储，并根据文件调取指令进行调取。
在本发明的一个是实施例中，电路元件库存储有：时序路径中使用的电路器件模型名、器件输入输出管脚列表、器件功能逻辑表达、器件仿真逻辑表达和器件是否显示选项。
具体地，建立电路元件库，电路元件库以文件的形式存储。在电路元件库中包括管脚及功能信息，包括电路器件模型名，器件输入输出管脚列表，器件功能逻辑表达，器件仿真逻辑表达，器件是否要在拓扑图中显示等信息。
在本发明的一个示例中，电路元件库中包括一个AND的电路元件模型，如下所示：
Figure BDA0001190686470000031
Figure BDA0001190686470000041
其中，输出管脚为X，输入管脚为A1,A2。该电路元件模型实现了A1 and A2的逻辑功能，在仿真时使用逻辑表达A1&A2进行逻辑功能模拟。该电路元件在电路拓扑图中必须显示。
在逻辑拓扑中，有些元件的有无对于电路逻辑功能是不关心的，如电路缓冲buf,只是电路电特性的影响。因此这些电器件可以不在电路拓扑图中显示以简化拓扑图。如电路元件库例子中BUF的display被标记为no表示在电路拓扑图不显示。
读入上述格式的电路元件库后，就可以将S1中得到的时序路径节点进行识别，可以识别出节点的功能，输入输出端口，是否在拓扑图中显示等信息。
S3：根据拓扑图信息参数输出可视化的电路拓扑图或与可视化的电路拓扑图对应的仿真文件。
具体地，根据得到的时序路径，将各个时序路径上的电路节点进行分解，根据节点的连接关系构建各个节点拓扑连接。
图2是本发明一个实施例的时序路径的示意图。如图2所示，在本发明的一个示例中，包括两条时序路径，分别为：
路径1：
Figure BDA0001190686470000042
路径2：
Figure BDA0001190686470000043
Figure BDA0001190686470000051
读入此时序路径文件，将每条路径的电路节点进行分解识别，如路径1中的节点U2441/A1(AND)被分解为电路元件模型名AND,电路元件识别名U2441,电路元件输入端口A1，记录下这些信息。分解的过程需要电路元件库支持来识别电路元件。例如分解出电路元件模型名AND时，可以查询S2建立的电路元件库信息，查询到该电路模型的端口A1是输入端口，其功能是实现A1and A2,仿真功能是实现A1&A2。类似的，如路径2中的节点U2441/X(AND)进行同样的分解可以得到电路元件模型名AND,电路元件识别名U2441,电路元件输出端口X。依据同样的分解方法，将所有的时序路径节点分解完毕。分解中，我们会发现路径1和路径2都经过了同一电路元件U2441,路径1通过A1输入端口与U2441连接，路径2通过A2输入端口与U2441连接，这样两条路径通过U2441建立了连接关系，记录下此信息。如此，当分析完所有的时序路径时，就建立了所有电路元件的端口，功能，信息及端口连接信息库。形成了所有时序路径所在的电路拓扑关系。
搜集分解得到的电路拓扑关系信息，将记录这些信息的数据结构变换为方便输出使用的数据结构，最后利用这些数据结构信息，输出可以被画图程序解析的文件格式以用于图像输出，输出可被执行的语言源程序以用于模拟程序执行。
使用画图程序执行输出的文件，以绘出文件所描述的图像，或者执行输出的语言源程序进行电路拓扑的仿真。
在本发明的一个实施例中，画图程序包括graphviz，metpost，pgf/tikz等。
在本发明的一个实施例中，可选择的计算机语言也很多如C，verilog,python等。如果选定一种，相应输出对应的源程序。例如选择使用graphviz做为画图程序，4输出的图像语言文件应该为dot源文件。选择python作为模拟执行程序，输出的电路模拟文件应该为python源程序。
根据本发明实施例的使用时序路径提取电路拓扑的方法，可以根据用户需求获取相应的时序路径参数，进而生成指定的时序路径报告，最终生成用户所需的可视化的电路拓扑图或与可视化的电路拓扑图对应的仿真文件，具有拓扑提取效率高和准确性高的优点。
另外，本发明实施例的使用时序路径提取电路拓扑的方法的其它构成以及作用对于本领域的技术人员而言都是已知的，为了减少冗余，不做赘述。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
尽管已经示出和描述了本发明的实施例，本领域的普通技术人员可以理解：在不脱离本发明的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由权利要求及其等同限定。

Claims (4)

1.一种使用时序路径提取电路拓扑的方法，其特征在于，包括以下步骤：
S1：根据所要可视化的时序路径在电子设计自动化工具中产生时序路径报告，其中，在步骤S1中，根据用户输入的时序路径参数在电子设计自动化工具中产生所述时序路径报告，所述时序路径为ASIC设计使用的电子设计自动化工具时序分析工具产生的时序路径；
S2：根据所述时序路径报告提取拓扑图信息参数；
S3：根据所述拓扑图信息参数输出可视化的电路拓扑图或与所述可视化的电路拓扑图对应的仿真文件；
其中，所述时序路径报告用于报告出到各电路节点的所有时序路径和所述各电路节点到寄存器或端口的所有时序路径，所述电路节点包括电路元件模型名、电路元件识别名和电路元件输入/输出端口；
其中，所述拓扑图信息参数包括所述各电路节点的功能、输入输出端口、是否在拓扑图中显示。
2.根据权利要求1所述的方法，其特征在于，在步骤S2中，通过预先建立的电路元件库对时序路径报告进行识别得到所述拓扑图信息参数。
3.根据权利要求2所述的方法，其特征在于，所述电路元件库以文件形式存储，并根据文件调取指令进行调取。
4.根据权利要求2所述的方法，其特征在于，所述电路元件库存储有：时序路径中使用的电路器件模型名、器件输入输出管脚列表、器件功能逻辑表达、器件仿真逻辑表达和器件是否显示选项。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110895649B (zh) * 2018-08-23 2023-05-23 珠海零边界集成电路有限公司 一种集成电路后端布线管理系统、布线管理方法和芯片
CN109829474B (zh) * 2018-12-27 2020-12-22 北京邮电大学 一种电路图识别方法
CN113705143B (zh) * 2020-05-22 2024-03-26 华为技术有限公司 一种自动化仿真系统和自动化仿真方法
WO2021258363A1 (zh) * 2020-06-24 2021-12-30 华为技术有限公司 电路可靠性的分析方法、装置、存储介质及电子设备
CN115659700B (zh) * 2022-12-06 2023-03-17 北京云枢创新软件技术有限公司 基于信号依赖关系的波形自动对比分析方法、设备和介质

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6735709B1 (en) * 2000-11-09 2004-05-11 Micron Technology, Inc. Method of timing calibration using slower data rate pattern
CN1223246C (zh) * 2002-08-23 2005-10-12 华为技术有限公司 一种用于印刷电路板设计的方法及装置
CN101137990B (zh) * 2005-02-03 2012-05-30 赛捷软件公司 用于定制和asic设计的静态时序分析和动态仿真
CN101419642A (zh) * 2008-11-18 2009-04-29 北京巨数数字技术开发有限公司 一种从网表文件提取器件连接关系的装置和方法
CN102567557B (zh) * 2010-12-20 2014-07-09 国际商业机器公司 用于构建用于集成电路设计的时钟树的方法和装置

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
False coupling exploration in timing analysis;Ken Tseng 等;《IEEE TRANSACTIONS ON COMPUTER-AIDED DESIGN OF INTEGRATED CIRCUITS AND SYSTEMS》;20051130;第24卷(第11期);第1795-1805页 *
考虑信号上升/下降时间的IC关键路径算法;葛梁 等;《微电子学》;20050430;第35卷(第2期);第125-129页 *

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