JP2006127449A - シミュレーションモデル生成方法 - Google Patents
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Abstract
【解決手段】 機能ブロックを用いた電子回路の回路情報を含むネットリストを生成するステップ(S108))と、ネットリストを基に回路情報を削除し、機能ブロックの入出力間の論理情報及び遅延情報を含むタイミング検証を行うためのゲートシミュレーションモデルを生成するステップ(S109)とを有するシミュレーションモデル生成方法が提供される。
【選択図】 図1
Description
Σαj≦Σαn(ただしn≠j)
Toi=Σαi+TQ+γi
=Σαj+(TQ+γi+Si) (ただしSi=Σαi−Σαjとした)
=Σαj+γ'i
γ'i =(TQ+γi+Si)
Tsui=Tperiod−Tlogic−βi +Σαi
=Tperiod−Tlogic−(βi−Si)+Σαj (ただしSi=Σαi−Σαjとした)
=Tperiod−Tlogic−β'i+Σαj
β'i=βi −Si
Thdi=Tlogic+βi−Σαi
=Tlogic+(βi−Si)−Σαj (ただしSi=Σαi−Σαjとした)
=Tlogic+β'i−Σαj
β'i =βi−Si
=Σαj+γ'j
γ'j=TQ+γj
=Tperiod−Tlogic−β'j+Σαj
Thdj=Tlogic+βj−Σαj
=Tlogic+β'j−Σαj
β'j=βj
γ'i =(TQ+γi+Si)
β'i =βi−Si
ここで、Si=Σαi−(αj1+αj2)になる。
γ'j =(TQ+γj+Sj)
β'j =βj−Sj
ここで、Sj=αj3になる。
機能ブロックを用いた電子回路の回路情報を含むネットリストを生成するステップと、
前記ネットリストを基に回路情報を削除し、前記機能ブロックの入出力間の論理情報及び遅延情報を含むタイミング検証を行うためのゲートシミュレーションモデルを生成するステップと
を有するシミュレーションモデル生成方法。
(付記2)
前記ゲートシミュレーションモデルは、前記機能ブロックの遅延情報が前記機能ブロックの入出力バッファで表現される付記1記載のシミュレーションモデル生成方法。
(付記3)
前記ゲートシミュレーションモデルにおける前記機能ブロックの外部端子数は、前記ネットリストにおける前記機能ブロックの外部端子数よりも少ない付記2記載のシミュレーションモデル生成方法。
(付記4)
前記機能ブロックは第1及び第2の論理回路を含み、
前記ネットリストでは、前記第1の論理回路に第1の信号が入力され、前記第2の論理回路に第2の信号が入力され、前記第1及び第2の信号は同一信号から分岐された信号であり、
前記ゲートシミュレーションモデルでは、前記第1及び第2の論理回路に前記第1の信号が入力され、前記第1及び第2の信号間の遅延情報は前記第2の論理回路の入出力バッファに分配される付記3記載のシミュレーションモデル生成方法。
(付記5)
前記第1及び第2の信号は、第1及び第2のクロック信号である付記4記載のシミュレーションモデル生成方法。
(付記6)
前記第1及び第2の論理回路は、クロック端子、入力端子及び出力端子を含む第1及び第2のフリップフロップであり、
前記ネットリストでは、前記第1のフリップフロップのクロック端子に第1のクロック信号が入力され、前記第2のフリップフロップのクロック端子に第2のクロック信号が入力され、前記第1及び第2のクロック信号は同一クロック信号から分岐された信号であり、
前記ゲートシミュレーションモデルでは、前記第1及び第2のフリップフロップのクロック端子に前記第1のクロック信号が入力され、前記第1及び第2のクロック信号間の遅延情報は前記第2のフリップフロップの入力端子及び出力端子に接続される入力バッファ及び出力バッファに分配される付記5記載のシミュレーションモデル生成方法。
(付記7)
前記第1のフリップフロップの出力遅延情報は、前記第1のフリップフロップの出力端子に接続される出力バッファに分配され、
前記第2のフリップフロップの出力遅延情報は、前記第2のフリップフロップの出力端子に接続される出力バッファに分配される付記6記載のシミュレーションモデル生成方法。
(付記8)
前記第1及び第2のクロック信号は、前記機能ブロックの外部で同一クロック信号から分岐された信号であり、前記機能ブロックの異なる外部クロック端子に入力される付記7記載のシミュレーションモデル生成方法。
(付記9)
さらに、前記機能ブロックの回路情報を含まず、前記機能ブロックの入出力間の論理情報を含み、前記機能ブロックの論理検証を行うための論理シミュレーションモデルを生成するステップを有し、
前記ゲートシミュレーションモデルを生成するステップは、前記論理シミュレーションモデルに遅延情報を付加することによりゲートシミュレーションモデルを生成する付記8記載のシミュレーションモデル生成方法。
(付記10)
前記ゲートシミュレーションモデルにおける前記機能ブロックの外部クロック端子数は、前記論理シミュレーションモデルにおける前記機能ブロックの外部クロック端子数と同じである付記9記載のシミュレーションモデル生成方法。
(付記11)
前記ネットリストでは前記機能ブロックは内部回路をテストするために前記内部回路に接続されるテスト端子を有し、
前記ゲートシミュレーションモデルでは前記機能ブロックのテスト端子は内部回路に接続されていない付記10記載のシミュレーションモデル生成方法。
(付記12)
前記遅延情報は、前記機能ブロックの境界に存在する配線の遅延情報を含む付記1記載のシミュレーションモデル生成方法。
(付記13)
前記機能ブロックは第1及び第2の論理回路を含み、
前記ネットリストでは、前記第1の論理回路に第1の信号が入力され、前記第2の論理回路に第2の信号が入力され、前記第1及び第2の信号は同一信号から分岐された信号であり、
前記ゲートシミュレーションモデルでは、前記第1及び第2の論理回路に第3の信号が入力され、前記第1及び第3の信号間の遅延情報は前記第1の論理回路の入出力バッファに分配され、前記第2及び第3の信号間の遅延情報は前記第2の論理回路の入出力バッファに分配される付記3記載のシミュレーションモデル生成方法。
(付記14)
前記第1〜第3の信号は、第1〜第3のクロック信号である付記13記載のシミュレーションモデル生成方法。
(付記15)
前記第1及び第2の論理回路は、クロック端子、入力端子及び出力端子を含む第1及び第2のフリップフロップであり、
前記ネットリストでは、前記第1のフリップフロップのクロック端子に第1のクロック信号が入力され、前記第2のフリップフロップのクロック端子に第2のクロック信号が入力され、前記第1及び第2のクロック信号は同一クロック信号から分岐された信号であり、
前記ゲートシミュレーションモデルでは、前記第1及び第2のフリップフロップのクロック端子に第3のクロック信号が入力され、前記第1及び第3のクロック信号間の遅延情報は前記第1のフリップフロップの入力端子及び出力端子に接続される入力バッファ及び出力バッファに分配され、前記第2及び第3のクロック信号間の遅延情報は前記第2のフリップフロップの入力端子及び出力端子に接続される入力バッファ及び出力バッファに分配される付記14記載のシミュレーションモデル生成方法。
(付記16)
前記第1のフリップフロップの出力遅延情報は、前記第1のフリップフロップの出力端子に接続される出力バッファに分配され、
前記第2のフリップフロップの出力遅延情報は、前記第2のフリップフロップの出力端子に接続される出力バッファに分配される付記15記載のシミュレーションモデル生成方法。
(付記17)
前記第1及び第2のクロック信号は、前記機能ブロックの外部で同一クロック信号から分岐された信号であり、前記機能ブロックの異なる外部クロック端子に入力される付記16記載のシミュレーションモデル生成方法。
(付記18)
さらに、前記機能ブロックの回路情報を含まず、前記機能ブロックの入出力間の論理情報を含み、前記機能ブロックの論理検証を行うための論理シミュレーションモデルを生成するステップを有し、
前記ゲートシミュレーションモデルを生成するステップは、前記論理シミュレーションモデルに遅延情報を付加することによりゲートシミュレーションモデルを生成する付記17記載のシミュレーションモデル生成方法。
(付記19)
前記ゲートシミュレーションモデルにおける前記機能ブロックの外部クロック端子数は、前記論理シミュレーションモデルにおける前記機能ブロックの外部クロック端子数と同じである付記18記載のシミュレーションモデル生成方法。
(付記20)
前記ネットリストは、同一出力端子に複数の経路の信号を出力可能な機能ブロックを有し、
前記ゲートシミュレーションモデルは、前記複数の経路のうち通過する経路に応じて前記出力端子から出力される信号の遅延時間を変化させる遅延情報を含む付記1記載のシミュレーションモデル生成方法。
202 論理シミュレーションモデル
203 機能ブロックの論理シミュレーションモデル
211〜214 フリップフロップ
301〜303 入力バッファ
304,305 出力バッファ
310 ゲートシミュレーションモデル
311 タイミングラッパ
401,402 階層
411 ルートバッファ
502 ゲートシミュレーションモデル
503 タイミングラッパ
701 バス
702 CPU
703 ROM
704 RAM
705 ネットワークインタフェース
706 入力装置
707 出力装置
708 外部記憶装置
Claims (10)
- 機能ブロックを用いた電子回路の回路情報を含むネットリストを生成するステップと、
前記ネットリストを基に回路情報を削除し、前記機能ブロックの入出力間の論理情報及び遅延情報を含むタイミング検証を行うためのゲートシミュレーションモデルを生成するステップと
を有するシミュレーションモデル生成方法。 - 前記ゲートシミュレーションモデルは、前記機能ブロックの遅延情報が前記機能ブロックの入出力バッファで表現される請求項1記載のシミュレーションモデル生成方法。
- 前記ゲートシミュレーションモデルにおける前記機能ブロックの外部端子数は、前記ネットリストにおける前記機能ブロックの外部端子数よりも少ない請求項2記載のシミュレーションモデル生成方法。
- 前記機能ブロックは第1及び第2の論理回路を含み、
前記ネットリストでは、前記第1の論理回路に第1の信号が入力され、前記第2の論理回路に第2の信号が入力され、前記第1及び第2の信号は同一信号から分岐された信号であり、
前記ゲートシミュレーションモデルでは、前記第1及び第2の論理回路に前記第1の信号が入力され、前記第1及び第2の信号間の遅延情報は前記第2の論理回路の入出力バッファに分配される請求項3記載のシミュレーションモデル生成方法。 - 前記第1及び第2の信号は、第1及び第2のクロック信号である請求項4記載のシミュレーションモデル生成方法。
- 前記第1及び第2の論理回路は、クロック端子、入力端子及び出力端子を含む第1及び第2のフリップフロップであり、
前記ネットリストでは、前記第1のフリップフロップのクロック端子に第1のクロック信号が入力され、前記第2のフリップフロップのクロック端子に第2のクロック信号が入力され、前記第1及び第2のクロック信号は同一クロック信号から分岐された信号であり、
前記ゲートシミュレーションモデルでは、前記第1及び第2のフリップフロップのクロック端子に前記第1のクロック信号が入力され、前記第1及び第2のクロック信号間の遅延情報は前記第2のフリップフロップの入力端子及び出力端子に接続される入力バッファ及び出力バッファに分配される請求項5記載のシミュレーションモデル生成方法。 - 前記第1のフリップフロップの出力遅延情報は、前記第1のフリップフロップの出力端子に接続される出力バッファに分配され、
前記第2のフリップフロップの出力遅延情報は、前記第2のフリップフロップの出力端子に接続される出力バッファに分配される請求項6記載のシミュレーションモデル生成方法。 - 前記第1及び第2のクロック信号は、前記機能ブロックの外部で同一クロック信号から分岐された信号であり、前記機能ブロックの異なる外部クロック端子に入力される請求項7記載のシミュレーションモデル生成方法。
- 前記遅延情報は、前記機能ブロックの境界に存在する配線の遅延情報を含む請求項1記載のシミュレーションモデル生成方法。
- 前記ネットリストは、同一出力端子に複数の経路の信号を出力可能な機能ブロックを有し、
前記ゲートシミュレーションモデルは、前記複数の経路のうち通過する経路に応じて前記出力端子から出力される信号の遅延時間を変化させる遅延情報を含む請求項1記載のシミュレーションモデル生成方法。
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