JPH1183959A - テストパターン発生装置、テストパターン発生方法およびテストパターン発生プログラムを記録した媒体 - Google Patents

Abstract

(57)【要約】 【課題】 １テストベクタ当たりの検出故障数を増や
せ、回路全体の総テストベクタ数を削減することが可能
なテストパターン発生装置を提供すること。 【解決手段】 テストパターン発生装置は、回路情報中
の任意の故障を検出するテストパターンを生成するため
のテストパターン生成部２１と、テストパターン生成部
２１によって生成されたテストパターンに影響を受ける
回路情報を削除するための回路情報削除部２３と、回路
情報削除部２３によって削除される前の回路情報と削除
された後の回路情報とに対してテストパターン生成部２
１が生成したテストパターンをマージするためのテスト
パターンマージ部２２とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、論理回路の故障検
出用テストパターンの自動生成に関し、特に、少ない数
のテストパターンで故障検出率を向上することが可能な
テストパターン発生装置、テストパターン発生方法およ
びテストパターン発生プログラムを記録した媒体に関す
る。

【０００２】

【従来の技術】近年、半導体集積回路の高集積化、多機
能化に伴い、その回路規模は増大する傾向にあり、製造
された半導体集積回路の故障を検出するためのテストパ
ターンも膨大になりつつある。

【０００３】一般に、論理回路の故障検出用テストパタ
ーンの自動生成においては、回路中に任意の故障を設定
し、その故障を外部で観測することができるように回路
の外部入力端子に“０”または“１”のパターンを設定
することによって、テストパターンを生成する。また、
生成されたテストパターンを用いて故障シミュレーショ
ンを行ない、同時検出故障箇所を抽出することによって
同一テストパターンによる故障検出率を向上している。
この同時検出故障箇所に関しては、後述する。

【０００４】図９は、従来の故障検出用テストパターン
の自動生成の処理手順を示すフローチャートである。故
障の種類は、信号値が必ず“０”に縮退する０縮退故障
（Stac-at 0 Fault 、以下ＳＡ０と呼ぶ）と、信号値が
必ず“１”に縮退する１縮退故障（Stac-at 1 Fault 、
以下ＳＡ１と呼ぶ）の２種類がある。

【０００５】まず、回路中に未検出故障があるか否かを
判定する（Ｓ５１）。未検出故障がなければ（Ｓ５１，
ＮＯ）、処理を終了する。

【０００６】また、ステップＳ５１において、回路中に
未検出故障があれば（Ｓ５１，ＹＥＳ）、回路中の任意
の未検出故障Ｆｎを検出するためのテストパターンを生
成する（Ｓ５２）。そして、テストパターンの生成に失
敗したか否かを判定する（Ｓ５３）。テストパターンの
生成に失敗すれば（Ｓ５３，ＹＥＳ）、故障Ｆｎを検出
不可能故障にし（Ｓ５４）、ステップＳ５１へ戻る。

【０００７】また、ステップＳ５３において、テストパ
ターンの生成に成功すれば（Ｓ５３，ＮＯ）、生成され
たテストパターンを用いて故障シミュレーションを行な
い（Ｓ５５）、処理を終了する。

【０００８】図１０は、テストパターンの自動生成を説
明するための図である。たとえば、故障ＳＡ０が図１０
（ａ）に示すＡＮＤ回路１０２の出力端子に接続される
ネットに設定された場合、図９のステップＳ５２におい
て、外部入力端子１０３および１０４に“１”が設定さ
れるテストパターンが生成される。そして、ステップＳ
５５において、生成されたテストパターンを用いて故障
シミュレーションが行なわれる。図１０（ａ）に示すテ
ストパターンが生成された場合に、図１０（ｂ）に示す
ように、外部入力端子１０３とＯＲ回路１０１との間の
ネットのＳＡ０、ＯＲ回路１０１とＡＮＤ回路１０２と
の間のネット１０５のＳＡ０、外部入力端子１０４とＯ
Ｒ回路１０７との間のネットのＳＡ０、およびＡＮＤ回
路１０２の一方の入力端子に接続されるネット１０６の
ＳＡ０が検出できるようになる。このように、１つの故
障の設定によって生成されたテストパターンによって、
同時に検出できる故障箇所を、上述したように同時検出
故障箇所と呼ぶ。

【０００９】図９に示す処理は、回路中の未検出故障が
なくなるまで繰返され、繰返された数だけテストベクタ
が生成される。このテストベクタとは、外部入力端子の
値設定から外部出力端子にその影響が現われるまでの単
位時間をいい、通常１〜複数テストパターンからなる。
たとえば、順序回路を含む回路が外部入力端子から外部
出力端子までの間に存在する場合、外部入力端子の値設
定による影響が外部出力端子に現われるまでに、複数テ
ストパターンを要する。この複数テストパターンを、１
テストベクタと呼ぶ。

【００１０】

【発明が解決しようとする課題】上述したように、従来
の故障検出用テストパターンの自動生成においては、基
本的には１つのテストベクタで１つの故障（同時検出故
障箇所を含む）の検出しか行なえないため、回路規模の
増大に伴ってテストベクタ数も増大する。また、複数回
路で構成されていたものを、同一回路にマージした場
合、回路全体での故障検出用テストパターンのベクタ数
は複数回路のベクタ数の総和になり、膨大なものとな
る。

【００１１】本発明は、上記問題点を解決するためにな
されたものであり、請求項１に記載の発明の目的は、テ
ストベクタ数の増加を抑えつつも、故障検出率の向上が
可能なテストパターン発生装置を提供することである。

【００１２】請求項２または３に記載の発明の目的は、
請求項１記載の発明の目的に加えて、故障シミュレーシ
ョン時に使用されるメモリ空間を極力少なくすることが
可能なテストパターン発生装置を提供することである。

【００１３】請求項４に記載の発明の目的は、テストベ
クタ数の増加を極力抑えつつも、故障検出率の向上が可
能なテストパターン発生方法を提供することである。

【００１４】請求項５に記載の発明の目的は、請求項４
に記載の発明の目的に加えて、故障シミュレーション時
に使用されるメモリ空間を少なくすることが可能なテス
トパターン発生方法を提供することである。

【００１５】請求項６に記載の発明の目的は、テストベ
クタ数の増加を極力抑えつつも、故障検出率の向上が可
能なテストパターン発生プログラムを記録した媒体を提
供することである。

【００１６】請求項７に記載の発明の目的は、請求項６
に記載の発明の目的に加えて、故障シミュレーション時
に使用されるメモリ空間を少なくすることが可能なテス
トパターン発生プログラムを記録した媒体を提供するこ
とである。

【００１７】

【課題を解決するための手段】請求項１に記載のテスト
パターン発生装置は、回路情報中の任意の故障を検出す
るテストパターンを生成するためのテストパターン生成
手段と、テストパターン生成手段によって生成されたテ
ストパターンに影響を受ける回路情報を削除するための
回路情報削除手段と、回路情報削除手段によって削除さ
れる前の回路情報と削除された後の回路情報とに対して
テストパターン生成手段がそれぞれ生成したテストパタ
ーンをマージするためのテストパターンマージ手段とを
含む。

【００１８】請求項２に記載のテストパターン発生装置
は、請求項１記載のテストパターン発生装置であって、
テストパターン発生装置はさらに回路情報削除手段によ
って削除される回路情報に対して故障シミュレーション
を行なうための故障シミュレート手段を含む。

【００１９】請求項３に記載のテストパターン発生装置
は、請求項１または２記載のテストパターン発生装置で
あって、回路情報削除手段はテストパターン生成手段に
よって生成されたテストパターンによって信号値が確定
する外部出力端子、出力端子の接続が既に削除されてい
る回路、および外部入力端子と信号値とが確定すること
によって出力値が一意的に定まる回路の回路情報を削除
する。

【００２０】請求項４に記載のテストパターン発生方法
は、回路情報中の任意の故障を検出するための第１のテ
ストパターンを生成するステップと、生成された第１の
テストパターンに影響を受ける回路情報を削除するステ
ップと、削除された後の回路情報中の任意の故障を検出
するための第２のテストパターンを生成するステップ
と、第１のテストパターンに第２のテストパターンをマ
ージするステップとを含む。

【００２１】請求項５に記載のテストパターン発生方法
は、請求項４記載のテストパターン発生方法であって、
テストパターン発生方法はさらに削除される回路情報に
対して故障シミュレーションを行なうステップを含む。

【００２２】請求項６に記載の媒体に記録されたテスト
パターン発生プログラムは、回路情報中の任意の故障を
検出するための第１のテストパターンを生成するステッ
プと、生成された第１のテストパターンに影響を受ける
回路情報を削除するステップと、削除された後の回路情
報中の任意の故障を検出するための第２のテストパター
ンを生成するステップと、第１のテストパターンに第２
のテストパターンをマージするステップとを含む。

【００２３】請求項７に記載の媒体に記録されたテスト
パターン発生プログラムは、請求項６記載の媒体に記録
されたプログラムであって、さらに削除される回路情報
に対して故障シミュレーションを行なうステップを含
む。

【００２４】

【発明の実施の形態】図１は、本発明のテストパターン
発生装置の外観を示す図である。テストパターン発生装
置は、コンピュータ本体１、グラフィックディスプレイ
装置２、磁気テープ４が装着される磁気テープ装置３、
キーボード５、マウス６、ＣＤ−ＲＯＭ（Compact Disc
-Read Only Memory ）８が装着されるＣＤ−ＲＯＭ装置
７、および通信モデム９を含む。後述するようにテスト
パターン発生プログラムは、磁気テープ４またはＣＤ−
ＲＯＭ８等の記録媒体によって供給される。テストパタ
ーン発生プログラムはコンピュータ本体１によって実行
され、操作者はグラフィックディスプレイ装置２を見な
がらキーボード５またはマウス６を操作することによっ
てテストパターンの発生を行なう。また、テストパター
ン発生プログラムは他のコンピュータにより通信回線を
経由し、通信モデム９を介してコンピュータ本体１に供
給されてもよい。

【００２５】図２は、本発明のテストパターン発生装置
の構成を示すブロック図である。図１に示すコンピュー
タ本体１は、ＣＰＵ（Central Processing Unit ）１
０、ＲＯＭ（Read Only Memory）１１、ＲＡＭ（Random
Access Memory）１２およびハードディスク１３を含
む。ＣＰＵ１０は、グラフィックディスプレイ装置２、
磁気テープ装置３、キーボード５、マウス６、ＣＤ−Ｒ
ＯＭ装置７、通信モデム９、ＲＯＭ１１、ＲＡＭ１２ま
たはハードディスク１３との間でデータを入出力しなが
ら処理を行なう。磁気テープ４またはＣＤ−ＲＯＭ８に
記録されたテストパターン発生プログラムは、ＣＰＵ１
０によって磁気テープ装置３またはＣＤ−ＲＯＭ装置７
を介して一旦ハードディスク１３に格納される。ＣＰＵ
１０は、ハードディスク１３から適宜テストパターン発
生プログラムをＲＡＭ１２にロードして実行することに
よってテストパターンの発生を行なう。以下、本発明の
各実施の形態におけるテストパターン発生装置について
説明するが、図１に示すテストパターン発生装置の外観
および図２に示すテストパターン発生装置の構成ブロッ
ク図は各実施の形態において共通である。

【００２６】［実施の形態１］図３は、本発明の実施の
形態１におけるテストパターン発生装置の概略構成を示
すブロック図である。このテストパターン発生装置は、
任意の故障を検出するテストパターンを生成するための
テストパターン生成部２１、テストパターン生成部２１
によって生成されたテストパターンを別のテストパター
ンにマージするためのテストパターンマージ部２２、テ
ストパターン生成部２１によって生成されたテストパタ
ーンに影響を受ける回路情報を削除するための回路情報
削除部２３、およびテストパターンマージ部２２によっ
て生成されたテストパターンを用いて故障シミュレーシ
ョンを行なうための故障シミュレート部２４を含む。

【００２７】図４は、本実施の形態におけるテストパタ
ーン発生装置の処理手順を示すフローチャートである。
まず、テストパターン生成部２１は、全回路中に未検出
故障があるか否かを回路情報を参照して判定する（Ｓ
１）。未検出故障がなければ（Ｓ１，ＮＯ）、処理を終
了する。

【００２８】また、ステップＳ１において、未検出故障
がある場合（Ｓ１，ＹＥＳ）、テストパターン生成部２
１は全回路中の任意の未検出故障Ｆｎを検出するための
テストパターンを生成する（Ｓ２）。そして、テストパ
ターンの生成に成功したか否かを判定し、テストパター
ンの生成に失敗した場合（Ｓ３，ＹＥＳ）、故障Ｆｎを
検出不可能故障にし（Ｓ４）、ステップＳ１に戻り処理
を繰返す。

【００２９】また、ステップＳ３において、テストパタ
ーンの生成に成功すれば（Ｓ３，ＮＯ）、ステップＳ５
へ進む。

【００３０】たとえば、図５（ａ）に示すＡＮＤ回路５
２の出力端子に接続されるネットにＳＡ０を設定した場
合、ステップＳ２において、外部入力端子５７および５
８に“１”を設定するテストパターンが生成される。

【００３１】ステップＳ５において、回路情報削除部２
３は回路中の信号値確定ノードの回路情報の削除処理を
行なう。この回路情報の削除は、信号値が確定している
外部出力端子、出力端子の接続が既に削除されているゲ
ート、および外部入力端子と信号値とが確定することに
よって出力値が一意的に定まるゲートを削除する。図５
（ａ）に示すテストパターンが生成された場合、外部入
力端子５７が“１”になることにより、ＯＲ回路５１の
出力が一意的に定まり、ＯＲ回路５１の出力と外部入力
端子とが“１”になることによってＡＮＤ回路５２の出
力が一意的に定まる。また、外部入力端子５８が“１”
になることにより、ＯＲ回路５３の出力値が一意的に定
まるので、図５（ｂ）に示す回路が削除の対象となる。
また、ステップＳ５における削除処理によって削除され
なかった回路を図５（ｃ）に示す。この削除されなかっ
た回路は、ステップＳ２で生成されたテストパターンの
影響を全く受けない回路である。

【００３２】次に、ステップＳ５において削除された後
の回路の回路情報が残っているか否かを判定する（Ｓ
６）。回路情報が残っていれば（Ｓ６，ＹＥＳ）、未検
出故障があるか否かを判定する（Ｓ７）。

【００３３】ステップＳ７において、未検出故障があれ
ば（Ｓ７，ＹＥＳ）、テストパターン生成部２１は残っ
た回路中の任意の未検出故障Ｆｎを検出するためのテス
トパターンを生成する（Ｓ８）。このテストパターンの
生成方法は、ステップＳ２において説明したものと同様
である。たとえば、図５（ｄ）に示すように、残ってい
る回路の中のＡＮＤ回路５４の出力に接続されるネット
にＳＡ０が設定された場合、ＡＮＤ回路５４の一方の端
子に入力される外部入力端子５９を“１”にするテスト
パターンのみが生成される。ＡＮＤ回路５４のもう一方
の入力端子は、ステップＳ２において生成されたテスト
パターンによって“１”になることが判明しているから
である。

【００３４】次に、ステップＳ８におけるテストパター
ンの生成に失敗したか否かを判定する（Ｓ９）。テスト
パターンの生成に失敗すれば（Ｓ９，ＹＥＳ）、その故
障ｆｎを擬似検出不可能故障とし（Ｓ１０）、ステップ
Ｓ７に戻る。また、ステップＳ９において、テストパタ
ーンの生成に成功すれば（Ｓ９，ＮＯ）、テストパター
ンマージ部２２はステップＳ２において生成されたＦｎ
検出用テストパターンにステップＳ８で生成されたｆｎ
検出用テストパターンをマージする（Ｓ１１）。そし
て、ステップＳ５へ戻り、以上の処理を繰返す。

【００３５】また、ステップＳ６において回路情報が残
っていない場合（Ｓ６，ＮＯ）、またはステップＳ７に
おいて未検出故障がない場合（Ｓ７，ＮＯ）、ステップ
Ｓ１０において設定された擬似検出不可能故障を未検出
故障にし（Ｓ１２）、故障シミュレート部２４は故障シ
ミュレーションを実施する（Ｓ１３）。

【００３６】ステップＳ１１においてマージされたテス
トパターンを用いて故障シミュレーションを行なえば、
図５（ｅ）に示す故障の検出が可能となる。

【００３７】以上説明したように、本実施の形態におけ
るテストパターン発生装置によれば、ある故障を検出す
るためのテストパターンに、他の故障を検出するための
テストパターンをマージすることによって、１テストベ
クタ当たりの検出故障数を増やすことが可能となり、回
路全体の総テストベクタ数を削減することが可能とな
る。

【００３８】［実施の形態２］図６は、本発明の実施の
形態２におけるテストパターン発生装置の概略構成を示
すブロック図である。図３に示す実施の形態１における
テストパターン発生装置と比較して、故障シミュレート
部２４に入力される回路情報が、回路情報削除部２３に
よって削除される回路情報である点、およびテストパタ
ーン生成部２１によって生成されたテストパターンが故
障シミュレート部２４に入力される点のみが異なる。し
たがって、それぞれの部分の機能は同じであるので、詳
細な説明は繰返さない。

【００３９】図７は、本実施の形態におけるテストパタ
ーン発生装置の処理手順を示すフローチャートである。
まず、テストパターン生成部２１は、全回路中に未検出
故障があるか否かを判定する（Ｓ３１）。未検出故障が
ない場合（Ｓ３１，ＮＯ）、処理を終了する。また、ス
テップＳ３１において、未検出故障がある場合（Ｓ３
１，ＹＥＳ）、全回路中の任意の未検出故障Ｆｎを検出
するためのテストパターンを生成する（Ｓ３２）。

【００４０】ステップＳ３２において、テストパターン
の生成に失敗した場合（Ｓ３３，ＹＥＳ）、故障Ｆｎを
検出不可能故障にし（Ｓ３４）、ステップＳ３１へ戻り
処理を繰返す。

【００４１】また、ステップＳ３２においてテストパタ
ーンの生成に成功した場合（Ｓ３３，ＮＯ）、ステップ
Ｓ３５へ進む。たとえば、図８（ａ）に示すようにＡＮ
Ｄ回路５２の出力に接続されるネットにＳＡ０が設定さ
れた場合、ステップＳ３２において外部入力端子５７お
よび５８が“１”に設定されるテストパターンが生成さ
れる。

【００４２】ステップＳ３５において、回路情報削除部
２３は回路中の信号値確定ノードの分離処理を行なう。
図５を用いて説明した処理と同様に、分離処理によって
図８（ｂ）に示す回路情報が分離される。

【００４３】そして、ステップＳ３５において分離され
た回路に対して故障シミュレート部２４が故障シミュレ
ーションを行なう（Ｓ３６）。この故障シミュレーショ
ンによって、図８（ｂ）に示す同時検出故障箇所を抽出
することができる。

【００４４】次に、分離された後の回路において回路情
報が残っているか否かを判定する（Ｓ３７）。ステップ
Ｓ３７において回路情報が残っていれば（Ｓ３７，ＹＥ
Ｓ）、回路情報内に未検出故障があるか否かを判定する
（Ｓ３８）。未検出故障がある場合（Ｓ３８，ＹＥ
Ｓ）、テストパターン生成部２１は残った回路中の任意
の未検出故障ｆｎを検出するためのテストパターンを生
成する（Ｓ３９）。

【００４５】ステップＳ３９における、テストパターン
の生成に失敗した場合（Ｓ４０，ＹＥＳ）、故障ｆｎを
擬似検出不可能故障にし（Ｓ４１）、ステップＳ３８に
戻り以上の処理を繰返す。また、ステップＳ３９におい
てテストパターンの生成に成功すれば（Ｓ４０，Ｎ
Ｏ）、テストパターンマージ部２２はＦｎ検出用テスト
パターンにｆｎ検出用テストパターンをマージし（Ｓ４
２）、ステップＳ３５へ戻り以上の処理を繰返す。

【００４６】また、ステップＳ３７において回路情報が
残っていない場合（Ｓ３７，ＮＯ）、またはステップＳ
３８において未検出故障がない場合（Ｓ３８，ＮＯ）、
ステップＳ４１によって設定された擬似検出不可能故障
を未検出故障にし（Ｓ４３）、処理を終了する。

【００４７】以上説明した処理を繰返すことによって、
ステップＳ３５において信号値確定ノードが順次分離さ
れ、ステップＳ３６においてその分離された回路に対し
て故障シミュレーションが順次行なわれる。その結果、
図８（ａ）に示す回路全体の同時検出故障箇所（図８
（ｄ））が抽出される。

【００４８】以上説明したように、本実施の形態におけ
るテストパターン発生装置によれば、１テストベクタ当
たりの検出故障数を増やすことができ、回路全体の総テ
ストベクタ数を削減することが可能となる。さらには、
実施の形態１に示した１テストパターンに対して回路全
体の故障シミュレーションを行なう場合よりも、１回当
たりの故障シミュレーションに使用するメモリ空間を小
さくすることができる。したがって、メモリ空間が小さ
な計算機システムにおいても、本実施の形態におけるテ
ストパターン発生装置を構築することが可能となる。

【００４９】

【発明の効果】請求項１におけるテストパターン発生装
置によれば、削除される前の回路情報と削除された後の
回路情報とに対して生成されたテストパターンがマージ
されるので、１テストベクタ当たりの検出故障数が増
え、回路全体の総テストベクタ数を削減することが可能
となった。

【００５０】請求項２または３におけるテストパターン
発生装置によれば、順次削除される回路情報に対して故
障シミュレーションを行なうので、１テストベクタ当た
りの検出故障数が増え、回路全体の総テストベクタ数を
削減することができ、さらには１回当たりの故障シミュ
レーションに使用するメモリ空間を小さくすることが可
能となった。

【００５１】請求項４におけるテストパターン発生方法
によれば、削除される前の回路情報と削除された後の回
路情報とに対して生成されたテストパターンをマージす
るので、１テストベクタ当たりの検出故障数が増え、回
路全体の総テストベクタ数を削減することが可能となっ
た。

【００５２】請求項５におけるテストパターン発生方法
によれば、請求項４におけるテストパターン発生方法の
効果に加えて、１回当たりの故障シミュレーションに使
用するメモリ空間を小さくすることが可能となった。

【００５３】請求項６におけるテストパターン発生プロ
グラムを記録した媒体によれば、削除される前の回路情
報と削除された後の回路情報とに対して生成されたテス
トパターンをマージするので、１テストベクタ当たりの
検出故障数が増え、回路全体の総テストベクタ数を削減
することが可能となった。

【００５４】請求項７におけるテストパターン発生プロ
グラムを記録した媒体によれば、請求項６におけるテス
トパターン発生プログラムを記録した媒体の効果に加え
て、１回当たりの故障シミュレーションに使用するメモ
リ空間を小さくすることが可能となった。

【図面の簡単な説明】

【図１】 本発明のテストパターン発生装置の外観を示
す図である。

【図２】 本発明のテストパターン発生装置の構成を示
すブロック図である。

【図３】 本発明の実施の形態１におけるテストパター
ン発生装置の構成を示すブロック図である。

【図４】 本発明の実施の形態１におけるテストパター
ン発生装置の処理手順を示すフローチャートである。

【図５】 本発明の実施の形態１におけるテストパター
ン発生装置によって処理される回路の一例を示す図であ
る。

【図６】 本発明の実施の形態２におけるテストパター
ン発生装置の構成を示すブロック図である。

【図７】 本発明の実施の形態２におけるテストパター
ン発生装置の処理手順を示すフローチャートである。

【図８】 本発明の実施の形態２におけるテストパター
ン発生装置によって処理される回路の一例を示す図であ
る。

【図９】 従来のテストパターン発生装置の処理手順を
示すフローチャートである。

【図１０】 従来のテストパターン発生装置によって処
理される回路の一例を示す図である。

【符号の説明】

１ コンピュータ本体、２ グラフィックディスプレイ
装置、３ 磁気テープ装置、４ 磁気テープ、５ キー
ボード、６ マウス、７ ＣＤ−ＲＯＭ装置、８ ＣＤ
−ＲＯＭ、９ 通信モデム、１０ ＣＰＵ、１１ ＲＯ
Ｍ、１２ ＲＡＭ、１３ ハードディスク装置、２１
テストパターン生成部、２２ テストパターンマージ
部、２３ 回路情報削除部、２４ 故障シミュレート
部。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 回路情報中の任意の故障を検出するテス
   トパターンを生成するためのテストパターン生成手段
   と、 前記テストパターン生成手段によって生成されたテスト
   パターンに影響を受ける回路情報を削除するための回路
   情報削除手段と、 前記回路情報削除手段によって削除される前の回路情報
   と削除された後の回路情報とに対して前記テストパター
   ン生成手段がそれぞれ生成したテストパターンをマージ
   するためのテストパターンマージ手段とを含むテストパ
   ターン発生装置。
2. 【請求項２】 前記テストパターン発生装置はさらに、
   前記回路情報削除手段によって削除される回路情報に対
   して故障シミュレーションを行なうための故障シミュレ
   ート手段を含む、請求項１記載のテストパターン発生装
   置。
3. 【請求項３】 前記回路情報削除手段は、前記テストパ
   ターン生成手段によって生成されたテストパターンによ
   って信号値が確定する外部出力端子、出力端子の接続が
   既に削除されている回路、および外部入力端子と信号値
   とが確定することによって出力値が一意的に定まる回路
   の回路情報を削除する、請求項１または２記載のテスト
   パターン発生装置。
4. 【請求項４】 回路情報中の任意の故障を検出するため
   の第１のテストパターンを生成するステップと、 前記生成された第１のテストパターンに影響を受ける回
   路情報を削除するステップと、 前記削除された後の回路情報中の任意の故障を検出する
   ための第２のテストパターンを生成するステップと、 前記第１のテストパターンに第２のテストパターンをマ
   ージするステップとを含むテストパターン発生方法。
5. 【請求項５】 前記テストパターン発生方法はさらに、
   前記削除される回路情報に対して故障シミュレーション
   を行なうステップを含む、請求項４記載のテストパター
   ン発生方法。
6. 【請求項６】 回路情報中の任意の故障を検出するため
   の第１のテストパターンを生成するステップと、 前記生成された第１のテストパターンに影響を受ける回
   路情報を削除するステップと、 前記削除された後の回路情報中の任意の故障を検出する
   ための第２のテストパターンを生成するステップと、 前記第１のテストパターンに第２のテストパターンをマ
   ージするステップとを含むテストパターン発生プログラ
   ムを記録した媒体。
7. 【請求項７】 前記テストパターン発生プログラムはさ
   らに、前記削除される回路情報に対して故障シミュレー
   ションを行なうステップを含む、請求項６記載のテスト
   パターン発生プログラムを記録した媒体。