JP3147070B2

JP3147070B2 - 論理回路のテストパターン生成方法及びテストパターン生成プログラムを記録した機械読取り可能な記録媒体

Info

Publication number: JP3147070B2
Application number: JP01592198A
Authority: JP
Inventors: 年信尾野
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-01-28
Filing date: 1998-01-28
Publication date: 2001-03-19
Anticipated expiration: 2018-01-28
Also published as: JPH11211801A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、部分回路を用い
た論理回路のテストパターン生成方法及びテストパター
ン生成プログラムを記録した機械読取り可能な記録媒体
に関する。

【０００２】

【従来の技術】従来、論理回路のテストパターンを生成
する生成方式として、特開昭６１−２４０１７３号公報
に記載されるものがある。上記公報に記載の生成方式
は、論理回路の全体（以下、全体回路と記す）に発生し
た故障を検出するために、テストパターンを用いる。す
なわち、上記生成方式は、上記全体回路の入力端子に相
当する数の乱数を発生させる。そして、上記生成方式
は、発生した乱数に基づいて第１のテストパターンを生
成する。

【０００３】この後の、論理回路の故障検出に際して、
上記第１のテストパターンを、上記全体回路の入力端子
に加える。上記第１のテストパターンを用いた故障検出
が飽和すると、上記生成方式は、上記全体回路中の特定
の故障を検出するための、Ｄアルゴリズム等のアルゴリ
ズムを用いて、第２のテストパターンを生成する。そし
て、上記第１のテストパターンでは検出することができ
ない故障を、上記第２のテストパターンを用いて検出す
る。このように、論理回路の故障検出に際して、異なる
方法で生成されたテストパターンを用いることにより、
精度の良い故障検出が行われる。

【０００４】

【発明が解決しようとする課題】しかしながら、上記公
報記載の従来技術には、次のような課題がある。すなわ
ち、上記生成方式では、故障検出の対象である論理回路
の規模が大きくなった場合、上記第１のテストパターン
及び上記第２のテストパターンが複雑になる。このため
に、上記第１のテストパターン及び上記第２のテストパ
ターンを生成するための時間が長くなるという課題が発
生する。

【０００５】また、上記第１のテストパターン及び上記
第２のテストパターンが複雑になると、これらのテスト
パターンの大きくなるので、上記第１のテストパターン
及び上記第２のテストパターンの生成処理中に、例え
ば、これらのパターンを保存する場合、容量の大きな記
憶装置を必要とし、第１のテストパターン及び第２のテ
ストパターンの取り扱いに、制限が発生することにな
る。

【０００６】この発明は、上述の事情に鑑みてなされた
もので、論理回路のテストパターンの生成時間を短縮で
きる論理回路のテストパターン生成方法及びテストパタ
ーン生成プログラムを記録した機械読取り可能な記録媒
体を提供することを目的としている。

【０００７】

【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、論理回路のテストパターン
生成方法に係り、入力された全体回路の故障を検出する
と共に前記全体回路の入力端子に加える第１のテストパ
ターンを、前記全体回路の入力端子数だけ発生させた乱
数に基づいて生成し、前記第１のテストパターンによる
故障検出が、未検出の故障を残したまま、不完全な状態
で終了した全体回路を分割して、ｎ（ｎは任意の自然
数、以下において同じ）個の部分回路を生成し、前記第
１のテストパターンでは未検出のままの、任意の前記部
分回路に含まれる前記故障を検出するためのアルゴリズ
ムを用いて、ｎ個の前記部分回路用の第２のテストパタ
ーンをそれぞれ生成することを特徴としている。

【０００８】また、請求項２記載の発明は、請求項１記
載の論理回路のテストパターン生成方法に係り、ｎ個の
前記部分回路用の第２のテストパターンを、並列処理し
て生成することを特徴としている。

【０００９】また、請求項３記載の発明は、請求項１記
載の論理回路のテストパターン生成方法に係り、生成さ
れた前記各第２のテストパターンを、可能な限りマージ
することを特徴としている。

【００１０】

【００１１】

【００１２】

【００１３】また、請求項４記載の発明は、論理回路の
テストパターン生成方法に係り、識別用の索引情報が各
入力端子に付加された全体回路が入力されると、前記全
体回路を分割して、ｎ個の部分回路を生成し、前記全体
回路の入力端子数だけ発生させた乱数に基づいて生成し
た、前記全体回路のテストパターンから、前記各部分回
路の入力端子に対応するパターン部分だけをそれぞれ取
り出して、前記各部分回路の故障を検出するための第１
のテストパターンとし、前記第１のテストパターンで未
検出の故障を検出するためのアルゴリズムを用いて、前
記各部分回路用の第２のテストパターンをそれぞれ生成
することを特徴としている。

【００１４】また、請求項５記載の発明は、請求項４記
載の論理回路のテストパターン生成方法に係り、前記索
引情報が、前記全体回路の各入力端子に付加される、互
いに異なる数字であることを特徴としている。

【００１５】また、請求項６記載の発明は、請求項４記
載の論理回路のテストパターン生成方法に係り、生成さ
れた前記各第１のテストパターンをマージする際に、前
記索引情報を基にして、複数の前記部分回路に共有され
る入力端子の値を１つにすることを特徴としている。

【００１６】また、請求項７記載の発明は、テストパタ
ーン生成プログラムを記録した機械読取り可能な記録媒
体に係り、入力された全体回路の故障を検出すると共に
前記全体回路の入力端子に加える第１のテストパターン
を、前記全体回路の入力端子数だけ発生させた乱数に基
づいて生成する処理手順と、前記第１のテストパターン
による故障検出が終了した全体回路を分割して、ｎ個の
部分回路を生成する処理手順と、前記第１のテストパタ
ーンで未検出の故障を検出するためのアルゴリズムを用
いて、ｎ個の前記部分回路用の第２のテストパターンを
それぞれ生成する処理手順とを実行させることを特徴と
している。また、請求項８記載の発明は、テストパター
ン生成プログラムを記録した機械読取り可能な記録媒体
に係り、識別用の索引情報が各入力端子に付加された全
体回路が入力されると、前記全体回路を分割して、ｎ個
の部分回路を生成する処理手順と、前記全体回路の入力
端子数だけ発生させた乱数に基づいて生成した、前記全
体回路のテストパターンから、前記各部分回路の入力端
子に対応するパターン部分だけをそれぞれ取り出して、
前記各部分回路の故障を検出するための第１のテストパ
ターンとする処理手順と、前記第１のテストパターンで
未検出の故障を検出するためのアルゴリズムを用いて、
前記各部分回路用の第２のテストパターンをそれぞれ生
成する処理手順とを実行させることを特徴としている。

【００１７】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。 ◇第１の実施の形態図１は、この発明の第１の実施の形態である論理回路の
テストパターン生成方法を示すフローチャート、図２
は、同論理回路のテストパターン生成方法を実施するた
めのシミレーション装置の概略構成を示すブロック図、
図３は、同論理回路のテストパターン生成方法の分割処
理を示すフローチャート、図４は、同論理回路のテスト
パターン生成方法が処理する集積回路を示す概略図、図
５は、同論理回路のテストパターン生成方法が用いるＲ
ＴＧ処理を示すフローチャート、図６は、同論理回路の
テストパターン生成方法が用いるＡＴＧ処理を示すフロ
ーチャート、また、図７は、同論理回路のテストパター
ン生成方法が用いるマージ及び圧縮の処理を示すフロー
チャートである。

【００１８】図１に示す、論理回路のテストパターン生
成方法を実施するためのテストパターン生成装置とし
て、例えば、図２に示すシミレーション装置がある。こ
のシミレーション装置は、同図に示すように、入力部
１、中央処理部２、出力部３及び記憶部４を備えてなっ
ている。入力部１は、オペレータにより操作され、入力
部１には、集積回路内の論理回路全体である全体回路な
どが入力される。出力部３は、中央処理部２が生成した
テストパターンを出力する。

【００１９】中央処理部２は、記憶部４に記憶されてい
る処理手順に従って、論理回路のテストパターン生成方
法を行う。中央処理部２は、図１に示すように、全体回
路の分割処理をする（ステップＳ１）。上記分割処理の
具体例を図３に示す。すなわち、全体回路が入力部１に
入力されると、中央処理部２は、入力部１から上記全体
回路を受け取る（ステップＳ１１）。ここで中央処理部
２が受け取る上記全体回路は、集積回路内の論理回路で
ある。上記回路の例として、図４に示すように、集積回
路２００内の全体回路２１０がある。全体回路２１０
は、集積回路２００の入力端子２２１〜２２５からデー
タを受け取ると、論理演算した結果であるデータを、出
力端子２３１〜２３３に送る。

【００２０】このような全体回路２１０をステップＳ１
１で受け取ると、中央処理部２は、全体回路２１０内の
回路部分に対して故障を設定する（ステップＳ１２）。
ここで、回路部分は、全体回路２１０内の各種ゲートな
どであり、全体回路２１０を構成するものである。ま
た、故障の設定は、入力部１から故障を入力する方法の
他に、中央処理部２が全体回路２１０のすべての回路部
分を故障にする方法などがある。ステップＳ１２が終了
すると、中央処理部２は、全体回路２１０から部分回路
を抽出する（ステップＳ１３）。すなわち、中央処理部
２は、図４の出力端子２３１の値に影響を与える入力端
子２２１〜２２３を調べ、出力端子２３１から入力端子
２２１〜２２３に至る部分回路２１１を、全体回路２１
０から取り出す。同じようにして、中央処理部２は、出
力端子２３２に影響を与える入力端子２２３，２２４を
調べて、部分回路２１２を取り出し、出力端子２３３に
影響を与える入力端子２２４，２２５を調べて、部分回
路２１３を取り出す。このようにして、中央処理部２
は、全体回路２１０から部分回路２１１，２１２，２１
３を抽出する。

【００２１】ステップＳ１３が終了すると、ステップＳ
１３で抽出した部分回路２１１と、部分回路２１１が含
む故障のリスト、すなわち、部分回路２１１の未検出故
障リストを出力する（ステップＳ１４）。出力された部
分回路２１１及び部分回路２１１の未検出故障リスト
は、記憶部４に記憶される。部分回路２１１の未検出故
障リストは、ステップＳ１２で全体回路２１０に設定さ
れた故障の中で、部分回路２１１に含まれるものであ
る。上記未検出故障リストは、例えば、全体回路２１０のＮＯ．１ゲート…常時「１」を出力全体回路２１０のＮＯ．２ゲート…常時「０」を出力のような、故障している回路部分のリストである。な
お、ＮＯ．１ゲート及びＮＯ２．ゲートの図示を省略し
ている。

【００２２】ステップＳ１４が終了すると、中央処理部
２は、すべての部分回路に対するステップＳ１４の処理
が終了したか否かを判断する（ステップＳ１５）。この
判断の結果、未処理の部分回路があれば、中央処理部２
は、処理をステップＳ１４に戻す。これにより、部分回
路２１２，２１３及び部分回路２１２，２１３の未検出
故障リストが出力される。これに対して、すべての部分
回路に対する処理が終了すると（ステップＳ１５）、中
央処理部２は、ステップＳ１の分割処理を終了する。中
央処理部２は、ステップＳ１を終了すると、ＲＴＧ（Ra
ndom Test Generation）処理をする（ステップＳ
２）。上記ＲＴＧ処理は、乱数を用いてテストパターン
を生成する方法であり、その具体例を図５に示す。すな
わち、中央処理部２は、図１のステップＳ１で出力した
部分回路２１１を、記憶部４から読み出して入力する
（ステップＳ２１）。同じように、中央処理部２は、部
分回路２１１の未検出故障リストを入力する（ステップ
Ｓ２２）。

【００２３】ステップＳ２２が終了すると、中央処理部
２は、ステップＳ２１で入力した部分回路２１１の入力
端子２２１〜２２３の乱数を発生し（ステップＳ２
３）、発生した乱数による入力パターンを作成する（ス
テップＳ２４）。この後、中央処理部２は、ステップＳ
２４で作成した入力パターンを用いて、部分回路２１１
の故障を検出する故障シミュレーションを実行する（ス
テップＳ２５）。ステップＳ２５が終了すると、中央処
理部２は、上記故障シミュレーションで故障を検出した
か否かを調べる（ステップＳ２６）。ステップＳ２６
で、部分回路２１１に故障を検出すると、中央処理部２
は、ステップＳ２４で作成した入力パターンを、部分回
路２１１のテストパターンとして採用し（ステップＳ２
７）、検出した故障を上記未検出故障リストから削除し
て、部分回路２１１の上記未検出故障リストを更新し
（ステップＳ２８）、処理をステップＳ２３に戻す。

【００２４】中央処理部２は、ステップＳ２３〜ステッ
プＳ２７を、部分回路２１１の故障検出が飽和するまで
行う。故障検出が飽和して、ステップＳ２６で故障検出
がなければ、中央処理部２は、ステップＳ２９におい
て、終了条件を満たすか否かを判断する。この判断の結
果、終了条件を満たしていなければ、中央処理部２は、
処理をステップＳ２３に戻す。また、終了条件を満たし
ていれば、中央処理部２は、最終的に得られた部分回路
２１１のテストパターン及び未検出故障リストを出力し
て（ステップＳ３０）、ステップＳ２のＲＴＧ処理を終
了する。中央処理部２は、ステップＳ２を終了すると、
ステップＳ２の出力を記憶部４に記憶して、上記出力を
保持する（ステップＳ３）。

【００２５】ステップＳ３の後、中央処理部２は、ＡＴ
Ｇ（Algorithmic Test Generation）処理を行う（ス
テップＳ４）。ＡＴＧ処理は、ＲＴＧ処理によるテスト
パターンでは調べることができない故障を検出する、特
定のアルゴリズムを用いて、テストパターンを生成する
方法であり、その具体例を図６に示す。中央処理部２
は、図１のステップＳ２により、部分回路２１１の上記
未検出故障リストを入力すると（ステップＳ４１）、テ
ストパターンを生成していない故障を上記未検出故障リ
ストから選択する（ステップＳ４２）。この場合には、
故障を最初に選択するので、任意の故障を上記未検出故
障リストから選択する。

【００２６】ステップＳ４２が終了すると、中央処理部
２は、選択した故障を検出するための、特定のアルゴリ
ズムを用いて、パターンを生成し（ステップＳ４３）、
上記アルゴリズムを用いたパターンの生成に成功したか
否かを判断する（ステップＳ４４）。ステップＳ４４
で、パターンの生成が成功していると判断すると、中央
処理部２は、生成したパターンをテストパターンとして
記憶部４に保存する（ステップＳ４５）。

【００２７】ステップＳ４５の後、中央処理部２は、生
成したテストパターンを用いて、部分回路２１１の故障
を検出する故障シミュレーションを実行する（ステップ
Ｓ４６）。中央処理部２は、ステップＳ４６で故障を検
出すると、部分回路２１１の上記未検出故障リストか
ら、検出した故障を削除する（ステップＳ４７）。ステ
ップＳ４７が終了すると、中央処理部２は、部分回路２
１１の上記未検出故障リストの中に、テストパターンの
生成を試していない故障が存在するか否かを判断する
（ステップＳ４８）。ステップＳ４８で、テストパター
ンの生成を試していない故障が存在すれば、中央処理部
２は、ステップＳ４２〜ステップＳ４７の処理を繰り返
す。また、ステップＳ４４で、パターンの生成が不成功
になったときにも、中央処理部２は、ステップＳ４８の
処理をする。

【００２８】ステップＳ４８で、すべての故障に対して
テストパターンの生成を試みたと判断すると、中央処理
部２は、保存しているテストパターンと未検出故障リス
トとを出力して（ステップＳ４９）、ステップＳ４のＡ
ＴＧ処理を終了する。この後、中央処理部２は、ステッ
プＳ４の出力を保持する（ステップＳ５）。ステップＳ
５の後、中央処理部２は、すべての部分回路に対するス
テップＳ２〜ステップＳ５の処理を終了したか否かを判
断する（ステップＳ６）。この判断の結果、未処理の部
分回路があれば、中央処理部２は、ステップＳ２に処理
を戻す。これにより、中央処理部２は、部分回路２１
２，２１３のテストパターンと未検出故障リストとをそ
れぞれ保存する。

【００２９】ステップＳ６で未処理の部分回路がなけれ
ば、中央処理部２は、ステップＳ３，Ｓ５で保存してい
るテストパターンのマージ及び圧縮の処理をする（ステ
ップＳ７）。テストパターンのマージ及び圧縮の処理
は、上記ＲＴＧ処理によるテストパターン及び上記ＡＴ
Ｇ処理によるテストパターンをそれぞれ１つにして圧縮
する方法である。マージ及び圧縮の具体例を図７に示
す。中央処理部２は、これから処理するテストパターン
を１つだけ入力する（ステップＳ５１）。ステップＳ５
１の後、中央処理部２は、現在保持している、どれかの
テストパターンと、ステップＳ５１の上記テストパター
ンとのマージが可能か否かを判断する（ステップＳ５
２）。ステップＳ５２でマージ可能と判断すると、中央
処理部２は、ステップＳ５１の上記テストパターンをマ
ージし、１つのテストパターンにする。また、ステップ
Ｓ５２で、マージ不可と判断すると、ステップＳ５１の
上記テストパターンを保持対象として、現在保持してい
るテストパターンに加える（ステップＳ５４）。

【００３０】ステップＳ５３又はステップＳ５４の後、
中央処理部２は、残りのテストパターンがまだあるか否
かを判断する（ステップＳ５５）。ステップＳ５５で、
テストパターンがあれば、処理をステップＳ５１に戻
す。また、ステップＳ５５で、テストパターンがなけれ
ば、中央処理部２は、ステップＳ５３，Ｓ５４で最終的
に保持しているテストパターンを出力し（ステップＳ５
６）、ステップＳ７のマージ及び圧縮の処理を終了す
る。こうして、この実施の形態により、全体回路２１０
を部分回路２１１〜２１３に分割した後で上記ＲＴＧ処
理及び上記ＡＴＧ処理をするので、上記ＲＴＧ処理と上
記ＡＴＧ処理処理とを、複数の生成装置を用いて行うこ
とを可能にする。これにより、テストパターンを生成す
るための時間を短縮することができる。また、上記ＲＴ
Ｇ処理及び上記ＡＴＧ処理を、複数の生成装置を用いて
並列処理する場合、上記各生成装置は、部分回路２１１
〜２１３を取り扱うので、記憶装置等の負担を軽くする
ことができる。

【００３１】◇第２の実施の形態次に、この発明の第２の実施の形態について説明する。
図８は、この発明の第２の実施の形態である論理回路の
テストパターン生成方法を示すフローチャート、図９
は、同論理回路のテストパターン生成方法が用いるＲＴ
Ｇ処理を示すフローチャートである。なお、この実施の
形態図では、実施の形態１の記憶部４に記憶されている
処理手順だけが異なるので、この点だけについて説明す
る。この実施の形態の記憶部４が記憶する処理手順によ
り、中央処理部２が次の処理をする。すなわち、中央処
理部２は、図８に示すように、ＲＴＧ処理をする（ステ
ップＳ６１）。ステップＳ６１のＲＴＧ処理の具体例を
図９に示す。中央処理部２は、ＲＴＧ処理を開始する
と、全体回路２１０を入力すると共に（ステップＳ７
１）、未検出故障リストを入力する（ステップＳ７
２）。ステップＳ７２が終了すると、中央処理部２は、
ステップＳ７１で入力した全体回路２１０の入力端子数
分の乱数を発生し（ステップＳ７３）、発生した乱数に
よる入力パターンを作成する（ステップＳ７４）。この
後、中央処理部２は、ステップＳ７４で作成した入力パ
ターンを用いて、全体回路２１０の故障を検出する故障
シミュレーションを実行する（ステップＳ７５）。

【００３２】この後、中央処理部２は、ステップＳ７５
で故障を検出したか否かを調べる（ステップＳ７６）。
ステップＳ７６で、全体回路中に故障を検出すると、中
央処理部２は、ステップＳ７４で作成した入力パターン
をテストパターンとして採用し（ステップＳ７７）、ス
テップＳ７２の未検出故障リストから、検出した故障を
削除して、部分回路２１１の未検出故障リストを更新し
（ステップＳ７８）、処理をステップＳ７３に戻す。

【００３３】中央処理部２は、ステップＳ７３〜ステッ
プＳ７８を、故障検出が飽和するまで行う。故障検出が
飽和して、ステップＳ７６で故障検出がなければ、中央
処理部２は、終了条件を満たすか否かを判断する（ステ
ップＳ７９）。ステップＳ７９で終了条件を満たしてい
なければ、中央処理部２は、処理をステップＳ７３に戻
す。また、終了条件を満たしていれば、中央処理部２
は、最終的に得られた全体回路のテストパターン及び未
検出故障リストを出力して（ステップＳ８０）、ステッ
プＳ６１のＲＴＧ処理を終了する。

【００３４】中央処理部２は、ステップＳ６１を終了す
ると、ステップＳ６１の出力を保持する（ステップＳ６
２）。この後、中央処理部２は、実施の形態１と同じよ
うに、回路の分割処理をする（ステップＳ６３）。ステ
ップＳ６３の後、中央処理部２は、分割した部分回路２
１１〜２１３に対して、上記ＡＴＧ処理でテストパター
ンを生成し（ステップＳ６４）、ステップＳ６４の出力
を保持する（ステップＳ６５）。ステップＳ６５の後、
中央処理部２は、すべての部分回路に対するステップＳ
６４，Ｓ６５の処理を終了したか否かを判断する（ステ
ップＳ６６）。ステップＳ６６で未処理の部分回路があ
れば、中央処理部２は、処理をステップＳ６４に戻す。
また、ステップＳ６６で未処理の部分回路がなければ、
中央処理部２は、ステップＳ６２，Ｓ６５で保存してい
る、上記ＲＴＧ処理によるテストパターン及び上記ＡＴ
Ｇ処理によるテストパターンを、可能な限りそれぞれ１
つにして圧縮し（ステップＳ６７）、処理を終了する。

【００３５】こうして、この実施の形態により、全体回
路２１０を部分回路２１１〜２１３に分割して、ＡＴＧ
処理をするので、複数の生成装置を用いて、ＡＴＧ処理
を行うことを可能にする。これにより、テストパターン
を生成するための時間を短縮することができる。また、
この実施の形態により、ＲＴＧ処理をした後で、全体回
路２１０を分割するので、ステップＳ６７では、ＡＴＧ
処理で生成したテストパターンだけをマージするので、
上記テストパターンのマージが簡単化される。

【００３６】◇第３の実施の形態次に、この発明の第３の実施の形態について説明する。
図１０は、この発明の第３の実施の形態である論理回路
のテストパターン生成方法を示すフローチャート、図１
１は、同論理回路のテストパターン生成方法が用いる分
割処理を示すフローチャート、図１２は、同論理回路の
テストパターン生成方法が用いるインデックス情報を説
明する図、図１３は、同論理回路のテストパターン生成
方法が用いるＲＴＧ処理を示すフローチャート、図１４
は、同論理回路のテストパターン生成方法によるテスト
パターンの生成の様子を示す図である。

【００３７】なお、この実施の形態図では、実施の形態
１の記憶部４に記憶されている処理手順だけが異なるの
で、この点だけについて説明する。この実施の形態の記
憶部４が記憶する処理手順により、中央処理部２が次の
処理をする。すなわち、中央処理部２は、図１０に示す
ように、全体回路２１０に用いるインデックス情報を作
成する（ステップＳ９１）。ここで、中央処理部２は、
インデックス情報として、インデックス番号「１」〜
「５」を作成する。インデックス番号「１」〜「５」
は、入力端子２２１〜２２５を識別して、入力端子２２
１〜２２５を探し出すための検索情報である。

【００３８】ステップＳ９１の後、中央処理部２は、回
路の分割処理をする（ステップＳ９２）。上記分割処理
の具体例を図１１に示す。すなわち、中央処理部２は、
全体回路２１０を入力する（ステップＳ１０１）。ステ
ップＳ１０１の後、中央処理部２は、全体回路２１０内
の回路部分に対して故障を設定する（ステップＳ１０
２）。ステップＳ１０２が終了すると、中央処理部２
は、全体回路２１０の入力端子２２１〜２２５に、イン
デックス番号「１」〜「５」をそれぞれ与え（ステップ
Ｓ１０３）、図１２に示すように、全体回路２１０イン
デックス対応表３０１を作成する（ステップＳ１０
４）。インデックス対応表３０１は、入力端子２２１〜
２２５とインデックス番号「１」〜「５」との対応関係
を示すものであり、例えば、入力端子２２１にはインデ
ックス番号「１」が対応することを示す。

【００３９】ステップＳ１０４が終了すると、中央処理
部２は、全体回路２１０から部分回路２１１を抽出する
（ステップＳ１０５）。ステップＳ１０５の後、中央処
理部２は、全体回路２１０のインデックス対応表３０１
から、図１２に示すように、部分回路２１１のインデッ
クス対応表３１１を抜き出す（ステップＳ１０６）。中
央処理部２は、ステップＳ１０６で抜き出したインデッ
クス対応表３１１を出力する（ステップＳ１０７）。ス
テップＳ１０７が終了すると、中央処理部２は、部分回
路２１１及び部分回路２１１の未検出故障リストを出力
する（ステップＳ１０８）。

【００４０】ステップＳ１０８が終了すると、中央処理
部２は、すべての部分回路に対するステップＳ１０５〜
Ｓ１０８の処理が終了したか否かを判断する（ステップ
Ｓ１０９）。ステップＳ１０９で、未処理の部分回路が
あれば、中央処理部２は、処理をステップＳ１０５に戻
す。これにより、部分回路２１２，２１３のインデック
ス対応表３１２，３１３及び部分回路２１２，２１３の
未検出故障リストが出力される。また、ステップＳ１０
９で、すべての部分回路に対する処理が終了すると、中
央処理部２は、ステップＳ９２の分割処理を終了する。

【００４１】中央処理部２は、ステップＳ９２を終了す
ると、ＲＴＧ処理をする（ステップＳ９３）。上記ＲＴ
Ｇ処理の具体例を図１３に示す。すなわち、中央処理部
２は、図１０のステップＳ９２で出力した部分回路２１
１及びインデックス対応表３１１を受け取ると共に（ス
テップＳ１１１）、部分回路２１１の未検出故障リスト
を受け取る（ステップＳ１１２）。

【００４２】ステップＳ１１２が終了すると、中央処理
部２は、全体回路２１０の入力端子２２１〜２２５分の
乱数を発生する（ステップＳ１１３）。そして、中央処
理部２は、ステップＳ１１３で発生した乱数とインデッ
クス対応表３０１とを用いて、発生した乱数をインデッ
クス番号「１」〜「５」に対応させる。この後、中央処
理部２は、インデックス対応表３１１のインデックス番
号「１」〜「３」を用いて、図１４に示すように、部分
回路２１１の入力パターン３２１を作成する（ステップ
Ｓ１１４）。この場合、ステップＳ１１３で、インデッ
クス番号「１」〜「５」に乱数「１０１１０」が対応す
るので、端子２２１〜２２３すなわちインデックス番号
「１」〜「３」に対応する乱数「１０１」が形成するパ
ターンを、部分回路２１１の入力パターン３２１として
いる。

【００４３】ステップＳ１１４が終了すると、中央処理
部２は、ステップＳ１１４で作成した入力パターン３２
１を用いて、部分回路２１１の故障を検出する故障シミ
ュレーションを実行する（ステップＳ１１５）。ステッ
プＳ１１５が終了すると、中央処理部２は、上記故障シ
ミュレーションで故障を検出したか否かを調べる（ステ
ップＳ１１６）。ステップＳ１１６で、部分回路２１１
中に故障を検出すると、中央処理部２は、ステップＳ１
１４で作成した入力パターンを、部分回路２１１のテス
トパターンとして採用し（ステップＳ１１７）、検出し
た故障を削除して、部分回路２１１の未検出故障リスト
を更新し（ステップＳ１１８）、処理をステップＳ１１
３に戻す。

【００４４】中央処理部２は、ステップＳ１１３〜ステ
ップＳ１１８を、部分回路２１１の故障検出が飽和する
まで行う。故障検出の飽和により、ステップＳ１１６で
故障検出がなければ、中央処理部２は、終了条件を満た
すか否かを判断する（ステップＳ１１９）。ステップＳ
１１９で終了条件を満たしていなければ、中央処理部２
は、処理をステップＳ１１３に戻す。また、ステップＳ
１１９で終了条件を満たしていれば、中央処理部２は、
最終的に得られた部分回路２１１のテストパターン及び
未検出故障リストを出力して（ステップＳ１２０）、ス
テップＳ９３のＲＴＧ処理を終了する。中央処理部２
は、ステップＳ９３を終了すると、ステップＳ９３の出
力を保持する（ステップＳ９４）。

【００４５】この後、中央処理部２は、ステップＳ９５
〜Ｓ９７の処理を行うが、ステップＳ９５〜Ｓ９７の処
理は、図１のステップＳ４〜Ｓ６と同じであるので、説
明を省略する。ステップＳ９７が終了して、次のステッ
プに進むとき、中央処理部２は、上記ＲＴＧ処理によ
る、部分回路２１１〜２１３のテストパターン３２１〜
３２３と、上記ＡＴＧ処理によるテストパターンとを得
る。ステップＳ９７で部分回路２１１〜２１３に対する
処理が終了すると、中央処理部２は、ステップＳ９４，
Ｓ９６で保存している、上記ＲＴＧ処理によるテストパ
ターンを１つにマージすると共に、上記ＡＴＧ処理によ
るテストパターンを可能な限りマージして圧縮し（ステ
ップＳ９８）、処理を終了する。

【００４６】このとき、上記ＲＴＧ処理で得たテストパ
ターンを処理する際に、各部分回路で共有する入力端子
の値を１つにするために、中央処理部２は、次表に従
う。

【００４７】

【表１】

【００４８】なお、表１中の符号「Ｘ」は、任意の値を
取ることが可能であることを示す。この表によれば、例
えば、部分回路２１１と部分回路２１２とでは、インデ
ックス対応表３１１とインデックス対応表３１２とか
ら、入力端子２２３が共有であることが判明する。この
とき、部分回路２１１に属する場合の入力端子２２３が
値「０」であり、部分回路２１２に属する場合の入力端
子２２３が値「１」であるときには、マージが「不可」
である。

【００４９】しかし、この実施の形態では、図１４に示
すように、インデックス番号「１」〜「５」に基づい
て、部分回路２１１〜２１３のテストパターン３２１〜
３２３をそれぞれ生成するので、部分回路２１１と部分
回路２１２とが共有する、インデックス番号「３」の入
力端子２２３をマージする際には、上記表に従って、中
央処理部２は、入力端子３の値を「１」にすればよい。
また、部分回路２１２と部分回路２１３とで共有され
る、インデックス番号「４」の入力端子２２４をマージ
する際には、中央処理部２は、入力端子３の値を「１」
にすればよい。このようにして、図１４の部分回路２１
１〜２１３のテストパターン３２１〜３２３をマージし
て、テストパターン３３１を得ることができる。

【００５０】このように、この実施の形態によれば、全
体回路２１０を部分回路２１１〜２１３に分割した後で
上記ＲＴＧ処理及び上記ＡＴＧ処理をするので、ＲＴＧ
処理と上記ＡＴＧ処理処理とを、複数の生成装置を用い
た並列処理が可能となる。これにより、上記ＲＴＧ処理
によるテストパターン及び上記ＡＴＧ処理によるテスト
パターンを生成するための時間を短縮することができ
る。また、この実施の形態では、ＲＴＧ処理の処理の際
に、インデックス番号「１」〜「５」が与えられた入力
端子２２１〜２２５に対して乱数を発生させ、この後、
入力端子のインデックス番号に応じて、部分回路２１１
〜２１３のテストパターンを全体回路２１０のパターン
から取り出して、テストパターンを生成する。この結
果、同じ入力端子には、同じ乱数が与えられるので、部
分回路２１１〜２１３の、乱数によるテストパターンを
必ずマージすることができ、かつ、マージ結果で得られ
るテストパターンの数を最小にすることができる。

【００５１】以上、この発明の第１、第２、第３の実施
の形態を図面により詳述してきたが、具体的な構成は、
上記実施の形態に限られるものではなく、この発明の要
旨を逸脱しない範囲の設計変更等があっても、この発明
に含まれる。例えば、インデックス番号「１」〜「５」
をインデックス情報として用いたが、アルファベット
「ａ」〜「ｅ」をインデックス情報として用いてもよ
く、又、番号とアルファベットを組み合わせた符号をイ
ンデックス情報として用いてもよい。また、この発明の
第１、第２、第３の実施の形態では、論理回路のテスト
パターン生成方法をあらかじめ記憶部４に記憶していた
が、例えば、記録媒体に上記方法を記録しておく。そし
て、上記記録媒体から記憶部４に上記方法を読み込むよ
うにしてもよい。さらに、この発明の第１、第２、第３
の実施の形態では、シミュレーション装置を用いて、テ
ストパターンの生成を実施したが、この発明のテストパ
ターン生成方法により動作するものであれば、コンピュ
ータ等の装置を用いてもよい。

【００５２】

【発明の効果】以上、説明したように、この発明の構成
によれば、全体回路を分割した後で、アルゴリズムを用
いて第２のテストパターンをそれぞれ生成するので、上
記第２のテストパターン生成を並列処理することを可能
にし、上記第２のテストパターンを生成する時間を短縮
することができる。

【００５３】また、全体回路を分割した後で、乱数を用
いた第１のテストパターンの生成、及び、アルゴリズム
を用いた第２のテストパターンの生成をするので、上記
第１のテストパターン生成の並列処理及び上記第２のテ
ストパターン生成の並列処理を可能にし、上記第１のテ
ストパターン及び上記第２のテストパターンを生成する
時間を短縮することができる。

【００５４】また、索引情報が入力端子に付加されてい
る場合、各部分回路に応じて生成された第１のテストパ
ターンをマージする際に、上記索引情報を基にして、共
有する入力端子の値を１つにするので、上記第１のテス
トパターンのマージを簡単に行うことができる。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態である論理回路の
テストパターン生成方法を示すフローチャートである。

【図２】同論理回路のテストパターン生成方法を実施す
るためのシミレーション装置の概略構成を示すブロック
図である。

【図３】同論理回路のテストパターン生成方法の分割処
理手順を示すフローチャートである。

【図４】同論理回路のテストパターン生成方法が処理す
る集積回路の概略図である。

【図５】同論理回路のテストパターン生成方法が用いる
ＲＴＧ処理を示すフローチャートである。

【図６】同論理回路のテストパターン生成方法が用いる
ＡＴＧ処理を示すフローチャートである。

【図７】同論理回路のテストパターン生成方法が用いる
マージ及び圧縮の処理を示すフローチャートである。

【図８】この発明の第２の実施の形態である論理回路の
テストパターン生成方法を示すフローチャートである。

【図９】同論理回路のテストパターン生成方法が用いる
ＲＴＧ処理を示すフローチャートである。

【図１０】この発明の第３の実施の形態である論理回路
のテストパターン生成方法を示すフローチャートであ
る。

【図１１】同論理回路のテストパターン生成方法が用い
る分割処理を示すフローチャートである。

【図１２】同論理回路のテストパターン生成方法が用い
るインデックス情報を説明する図である。

【図１３】同論理回路のテストパターン生成方法が用い
るＲＴＧ処理を示すフローチャートである。

【図１４】同論理回路のテストパターン生成方法による
テストパターンの生成の様子を示す図である。

【符号の説明】

Ｓ１〜Ｓ７処理ステップ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G01R 31/3183 G06F 11/22 310

Claims

(57)【特許請求の範囲】

【請求項１】入力された全体回路の故障を検出すると
共に前記全体回路の入力端子に加える第１のテストパタ
ーンを、前記全体回路の入力端子数だけ発生させた乱数
に基づいて生成し、前記第１のテストパターンによる
故障検出が、未検出の故障を残したまま、不完全な状態
で終了した全体回路を分割して、ｎ（ｎは任意の自然
数、以下において同じ）個の部分回路を生成し、前記第１のテストパターンでは未検出のままの、任意の
前記部分回路に含まれる前記故障を検出するためのアル
ゴリズムを用いて、ｎ個の前記部分回路用の第２のテス
トパターンをそれぞれ生成することを特徴とする論理回
路のテストパターン生成方法。
【請求項２】ｎ個の前記部分回路用の第２のテストパ
ターンを、並列処理して生成することを特徴とする請求
項１記載の論理回路のテストパターン生成方法。
【請求項３】生成された前記各第２のテストパターン
を、可能な限りマージすることを特徴とする請求項１記
載の論理回路のテストパターン生成方法。
【請求項４】識別用の索引情報が各入力端子に付加さ
れた全体回路が入力されると、前記全体回路を分割し
て、ｎ個の部分回路を生成し、前記全体回路の入力端子数だけ発生させた乱数に基づい
て生成した、前記全体回路のテストパターンから、前記
各部分回路の入力端子に対応するパターン部分だけをそ
れぞれ取り出して、前記各部分回路の故障を検出するた
めの第１のテストパターンとし、前記第１のテストパターンで未検出の故障を検出するた
めのアルゴリズムを用いて、前記各部分回路用の第２の
テストパターンをそれぞれ生成することを特徴とする論
理回路のテストパターン生成方法。
【請求項５】前記索引情報は、前記全体回路の各入力
端子に付加される、互いに異なる数字であることを特徴
とする請求項４記載の論理回路のテストパターン生成方
法。
【請求項６】生成された前記各第１のテストパターン
をマージする際に、前記索引情報を基にして、複数の前
記部分回路に共有される入力端子の値を１つにすること
を特徴とする請求項４記載の論理回路のテストパターン
生成方法。
【請求項７】入力された全体回路の故障を検出すると
共に前記全体回路の入力端子に加える第１のテストパタ
ーンを、前記全体回路の入力端子数だけ発生させた乱数
に基づいて生成する処理手順と、前記第１のテストパターンによる故障検出が終了した全
体回路を分割して、ｎ個の部分回路を生成する処理手順
と、前記第１のテストパターンで未検出の故障を検出するた
めのアルゴリズムを用いて、ｎ個の前記部分回路用の第
２のテストパターンをそれぞれ生成する処理手順とを実
行させるためのテストパターン生成プログラムを記録し
た機械読取り可能な記録媒体。
【請求項８】識別用の索引情報が各入力端子に付加さ
れた全体回路が入力されると、前記全体回路を分割し
て、ｎ個の部分回路を生成する処理手順と、前記全体回路の入力端子数だけ発生させた乱数に基づい
て生成した、前記全体回路のテストパターンから、前記
各部分回路の入力端子に対応するパターン部分だけをそ
れぞれ取り出して、前記各部分回路の故障を検出するた
めの第１のテストパターンとする処理手順と、前記第１のテストパターンで未検出の故障を検出するた
めのアルゴリズムを用いて、前記各部分回路用の第２の
テストパターンをそれぞれ生成する処理手順とを実行さ
せるためのテストパターン生成プログラムを記録した機
械読取り可能な記録媒体。