KR100265546B1 - 고장지점을식별하는방법및시스템 - Google Patents

Abstract

본 발명의 고장 지점 식별 방법은 여러 가지 결함에 적용 가능하며 고장 지점을 신속하게 식별할 수 있다. LSI 테스터(4)는 Iddq값을 측정하기 위해, 장전된 LSI(5)의 입력 단자를 통해서 테스트 벡터 파일(1)에 기억된 테스트 벡터들을 순차적으로 인가한다. 비정상적인 Iddq값을 발생했던 테스트 벡터의 테스트 벡터 번호는 고장 블럭 추출기(2)로 전달된다. 고장 블럭 추출기(2)는 테스트 벡터 파일(1)에 기억된 각 테스트 벡터가 LSI(5)의 입력 단자로 입력될 때 LSI(5)의 각 블럭의 입력 논리를 알아내기 위한 논리 시뮬레이션을 행한다. 또한, 각 테스트 벡터 번호를 입력 논리와 연관시킨 덤프 리스트는 블럭 별로 준비된다. 그 후에, 고장 블럭이 각 블럭의 덤프 리스트 및 LSI 테스터로부터의 테스트 벡터 번호의 전달에 기초하여 식별된다.

Description

고장 지점을 식별하는 방법 및 시스템{METHOD AND SYSTEM FOR IDENTIFYING FAILURE POINT}

본 발명은 CMOS-LSI에서 고장 지점을 식별하는 기술에 관한 것으로 특히, 정지 상태(quiescent state)에서의 전원 전류 ("정지 전원 전류"라고 함)를 이용함으로써 고장 지점을 식별하는 방법에 관한 것이다. 본 발명은 특히 LSI 내에 포함된 고장 지점을 식별하는 컴퓨터-에이디드 시스템에 관한 것이다.

CAD를 이용한 시뮬레이션으로 고장 지점을 식별하는 공지된 방법들 중에서, 백-트레이싱 방법 및 고장 딕셔너리의 작성에 의한 고장 시뮬레이션 방법이 있다.

도 27에 도시한 고장 딕셔너리의 작성에 의한 고장 시뮬레이션 방법에 있어서, 시뮬레이션은 정상적인 LSI 상에서 그리고 정해진 고장 지점 각각에 대해 수행된다. 시뮬레이션 결과에서 어떤 차이가 발생되면, 그 때에 정의된 지점, 그 때에 비정상적인 값이 발생된 출력 단자, 출력 단자의 출력 값, 및 테스트 벡터는 서로 연관되어 고장 딕셔너리에 등록된다. 결함 품목의 결함 지점을 지정하는 데 있어서, 결함 품목의 데이터 (비정상적인 값이 발생된 출력 단자, 출력 값, 및 테스트 벡터) 및 고장 딕셔너리에 등록된 각 고장 지점에 대한 데이터 (비정상적인 값이 발생된 출력 단자, 출력 값, 및 테스트 벡터)가 서로 비교된다. 결함 품목의 데이터와 일치하는 데이터와 연관되어 등록된 고장 지점이 고장 지점으로 추정된다.

백-트레이싱 방법에 있어서, 고장 지점은 비정상적인 값이 발생된 출력 단자, 출력 값, 및 테스트 벡터 번호에 기초하여 출력 단자로부터 입력 단자까지 트레이스하는 역 논리에 의해 식별된다. 즉, 선정된 신호가 LSI의 입력 단자에 입력되어, 출력 단자의 출력 신호가 예상 출력 값과 다르면, 출력 값과, 고장 지점을 추정하기 위한 예상 값간의 차를 이용함으로써 출력 단자로부터 입력 단자로 내부적으로 전달되는 신호로부터 고장을 전달하는 신호가 추출된다. 다음에, 추정된 고장 지점으로 고장 지점이 정해지고, 실제의 고장과의 일치를 검증하여 고장 지점을 지정하기 위한 논리적 시뮬레이션이 수행된다. 통상의 관례는 고장 지점을 국소화하기 위해 비정상 출력 값 지점들의 조합에 기초하여 복수의 비정상적인 출력 값 지점을 검사하고 의사 고장 신호를 제한한다.

본 발명의 과정 중에 수행된 분석에 따르면, 상술한 종래의 기술은 다음의 단점을 갖는 것이 판명되었다.

고장 딕셔너리의 작성에 의한 결함 시뮬레이션 방법은 고장 모델로서 단지 하나의 값으로만 디저너레이트되는, 즉 고착 결함(0으로의 고착, 1로의 고착)을 처리할 수 있는 반면, 다중 고착 고장 또는 개방 고장을 시뮬레이팅할 수 없다. 그러므로 이 방법은 고장 시뮬레이션에 의해 처리되는 고장이 단지 모델링된 논리적 고장뿐이므로, 고장 지점을 지정하는 점에서 일반적이지 못하다. 더구나, 이 방법은 LSI를 구성하는 모든 신호 라인에 대한 고장을 정의해야 하므로 대량의 데이터를 필요로 한다는 점에서 실제적으로 유용하지 않다. 일반적으로, 정의될 필요가 있는 결함의 수는 LSI를 이루는 회로 소자의 수의 제3 및 제4 멱승에 비례한다.

백-트레이싱 방법은 데이터로서 출력 단자에서의 정보만을 사용하므로, 얼마나 많은 고장이 회로에 발생하는지를 판정할 수 없고 따라서 복수의 고장을 처리할 수 없다. 복수의 고장이 분명한 경우에도, 출력 단자에서의 정보만을 기초로 한 특정 고장 지점과 어떤 출력 정보가 연관되는 지를 추측할 수 없다. 그러므로, 백-트레이싱은 단지 대량의 의사 결함을 검출할 뿐, 고장 지점을 식별하는 것은 전체적으로 불가능하다.

또한, 순차 회로의 존재는 백-트레이싱 방법에 문제를 제기한다. LSI를 구성하는 논리 회로는 개략적으로 순차 회로와 조합 회로로 분류된다. 2개의 순차 회로 사이의 중간에 접속된 조합 회로가 독립 회로로서 간주되는 경우, 출력 측으로부터 입력 측으로 백-트레이싱으로 추정하여 전달된 신호는 시뮬레이션에 의해 어느 정도 추출될 수 있다. 그러나, 이들 신호는 순차 회로의 경우에 궤환 루프를 고려할 필요가 있기 때문에 추출하기가 어렵다.

즉, 순차 회로는 "소정의 시점에서의 출력의 논리는 임의의 시간적으로 이전의 시점에서 적용된 입력 신호에 의존"하는 회로이기 때문에, 순차 회로의 출력이 순차 회로의 입력에 궤환되는 경우 문제가 생긴다. 도 28을 참조하면, 타이밍 (n-1)에서의 신호는 타이밍 (n)에서 순차 회로의 입력 단자에 입력된다. 이 신호는 궤환 루프를 이루는 순차 회로 자체의 출력에 의존한다. 또한, 이 입력 신호는 차례로 (n-2)에서의 출력 신호에 의존하여, 복잡한 상황이 된다. 도 28을 참조하면, 순차 회로 자체의 출력 신호가 회로에 궤환되는 타이밍 (n-2)에서의 신호 및 타이밍 (n-1)에서의 신호는 타이밍 (n)에서 순차 회로의 입력 단자에 입력된다. 그러므로, 조합 회로에 있어서 타이밍 (n)에서 결함이 검출되지 않으면, 상태는 순차 회로로 입력 타이밍에 대응하는 타이밍 (n-1)에서의 패턴에 의존하고, 또한 조합 회로에 의해 선행되는 순차 회로 자체에도 의존한다.

복수의 궤환 루프의 조합이 존재하는 경우, 순차 회로 사이에 존재하는 조합 회로는 고장 전달을 수회 반복하므로, 고장 전달을 트레이스하기 어렵게 만들기 때문에, 논리에 중점을 둔 백-트레이싱 검증은 실제적으로 사용될 수 없다. 그러므로, 백-트레이싱 방법은 백-트레이싱 기술에 의해서만 고장 지점 또는 고장 블럭의 위치를 찾아내는 것을 포기하고 비콘트라스트 전자 수축 화상 또는 논리적 동작 파형을 획득함으로써 고장 지점으로부터 의사 결함 지정을 제거하기 위한 전자 빔 테스터와 같은 물리적 진단 방법과 백-트레이싱 기술을 연관시키는 방법을 채택하여야 한다.

그러므로, 본 발명의 목적은 고장 지점을 신속히 식별하기 위해 다양한 결함에 적용될 수 있는 고장 지점 지정 방법 및 시스템을 제공하는 것이다.

본 발명의 이외의 목적은 전체 설명으로부터 분명해 질 것이다.

CMOS 논리 회로는 내부적인 물리적 손상 또는 결함을 갖는 경우에, "Iddq(정지 Vdd 전원 전류)"라고 불리는 정지 전원 전류에 비정상적인 값이 발생되는 것이 일반적인 경향이다. 그러므로, 이러한 비정상적인 Iddq값은 LSI 회로 내부의 물리적 결함을 나타내는 신호라고 간주될 수 있다. 이것은 M. Sanada, "Evaluation and Detection of CMOS-LSI with Abnormal Iddq" Microelectronics and Reliability, Vol. 35, No. 3, pp. 619 내지 629, 1995에 설명되어 있다. 본 발명은 이들 특성의 이용에 기초한 것이다.

일반적으로, 게이트-어레이 품목으로 특징되는 ASIC(응용 주문형 집적 회로)는, 사전 제조된 "블럭"이라고 하는, 기본 논리를 이루는 회로를 조합시켜 소정의 전기 회로를 구성함으로써 실현된다.

본 발명에 따른 고장 지점을 식별하는 방법은, 상술한 설계 시스템에 따라 설계된 LSI에 적용되고 LSI의 입력 단자로부터 입력된 테스트 벡터에 따라 변화되며, 하나의 유닛으로서 "블럭"이라고 하는 LSI를 이루는 기본적인 논리 회로에 의한 입력 논리를 사용하고, 또한 비정상적인 Iddq값을 발생시키는 테스트 벡터 또는 벡터들을 사용하여 고장 블럭을 추출한다.

상기 목적을 달성하기 위해, 본 발명은 고장 지점을 식별하는 방법을 제공한다. 이 방법은:

적어도 하나의 블럭을 포함하는 LSI의 입력 단자들을 통해서 복수의 테스트 벡터들을 선정된 순서로 순차적으로 입력하여 비정상적인 Iddq값을 발생시키는 테스트 벡터를 검출하는 단계,

상기 테스트 벡터 각각에 대한 논리 시뮬레이션으로, 상기 LSI의 각 블럭에 입력된 입력 논리를 알아내는 단계, 및

각 블럭에 대하여, 상기 비정상적인 Iddq값을 발생시킨 테스트 벡터에 대한 논리 시뮬레이션에 의해 결정된 블럭의 입력 논리, 및 상기 비정상적인 Iddq값을 발생시키지 않은 테스트 벡터에 대한 논리 시뮬레이션에 의해 결정된 블럭의 입력 논리에 기초한 논리 처리에 의해서, 해당 블럭 내에 결함이 포함되어 있는지의 여부를 판단하는 단계

를 포함한다.

본 발명의 다른 특징에 있어서,

테스트할 LSI를 장전하는 LSI 테스터 모듈,

테스트 벡터 파일링 메모리 모듈,

고장 블럭 추출 모듈, 및

결함 트랜지스터 추출 모듈

을 포함하고, 상기 고장 블록 모듈은 상술한 단계를 수행하는 LSI의 고장 지점을 식별하는 컴퓨터 에이디드 시스템이 제공된다.

블럭이 조합 회로인 경우에, 블럭이 어떤 결함을 포함하는지의 여부는 예를 들어 다음과 같이 판정된다. 비정상적인 Iddq값을 발생시키는 테스트 벡터 (또는 벡터들)가 LSI의 입력 단자(들)에 입력될 때의 입력 논리와 일치하는 입력 논리가, 비정상적인 Iddq값을 발생시키지 않은 테스트 벡터(들)가 입력 단자(들)에 입력될 때의 입력 논리에 나타나지 않는 경우, 그 블럭은 결함을 포함하는 것으로 판정된다.

블럭이 순차 회로인 경우에, 블럭이 어떤 결함을 포함하는 지의 여부는 예를 들어 다음과 같이 판정된다. 선정된 순서로 순차적으로 입력된 테스트 벡터들 중에서 복수의 연속하는 테스트 벡터에 비정상적인 값이 발생하는 경우, 연속하는 입력 논리와 연관된 입력 논리의 세트와 일치하는 입력 논리의 세트가 비정상적인 Iddq값을 발생시키지 않은 연속하는 테스트 벡터들과 연관된 입력 논리에 나타나는지의 여부가 판정된다. 입력 논리의 세트가 비정상적인 Iddq값을 발생시키지 않은 연속하는 테스트 벡터들과 연관된 입력 논리에서 나타나지 않는 경우, 블럭은 결함을 포함하는 것으로 판정된다.

복수의 결함을 검출하기 위해, 본 발명은

LSI의 입력 단자들을 통해서 복수의 테스트 벡터들을 선정된 순서로 순차적으로 입력하여 비정상적인 Iddq값을 발생시키는 테스트 벡터를 검출하는 단계,

결함이 있는 블럭들의 수를 추론하고, 상기 비정상적인 Iddq값들을 발생시킨 테스트 벡터들과 그(the corresponding) Iddq값들에 기초하여, 결함마다 어느 테스트 벡터들이 비정상적인 Iddq값을 유발시키는지를 알아내는 단계,

각 테스트 벡터에 대한 논리 시뮬레이션에 의해서, 상기 LSI를 구성하는 각 블럭에 입력된 입력 논리를 알아내는 단계, 및

각 블럭에 대하여, 각 결함마다, 상기 비정상적인 Iddq값을 발생시킨 테스트 벡터에 대한 논리 시뮬레이션에 의해서 결정된 블럭의 입력 논리 및 상기 비정상적인 Iddq값을 발생시키지 않은 테스트 벡터에 대한 논리 시뮬레이션에 의해서 결정된 블럭의 입력 논리에 기초한 논리 처리에 의해서, 해당 블록 내에 결함이 포함되어 있는지의 여부를 판단하는 단계

를 포함하는 고장 지점을 식별하는 방법을 제공한다.

본 발명의 다른 특징에 있어서,

테스트될 LSI를 로딩하는 LSI 테스터 모듈,

테스트 벡터 파일링 메모리 모듈,

고장 블럭 추출 모듈, 및

결함 트랜지스터 추출 모듈

을 포함하고, 상기 고장 블럭 추출 모듈은 상술한 단계를 수행하여 LSI의 고장 지점을 식별하는 컴퓨터 에이디드 시스템이 제공된다.

도 1은 본 발명의 실시예의 시스템의 블럭도.

도 2는 물리적 결함의 존재로 인해 관통 전류가 발생되는 방식을 도시하는 도면.

도 3은 비정상적인 Iddq값의 발생 시 출력 논리가 정상 또는 비정상이 되는 방식을 도시하는 도면.

도 4는 LSI 테스터(4)의 처리 예를 도시하는 흐름도.

도 5는 테스트 벡터 수와 Iddq값 사이의 관계를 도시하는 그래프.

도 6은 테스트 벡터 수와 Iddq값 사이의 관계를 도시하는 또 다른 그래프.

도 7은 고장 블럭 추출기(2)에 의한 처리를 도시하는 도면.

도 8은 고장 블럭 추출기(2)에 의한 처리를 도시하는 흐름도.

도 9는 처리되는 블럭이 조합 회로인 경우 고장 블럭 추출기(2)에 의한 처리를 도시하는 흐름도.

도 10은 처리되는 블럭이 순차 회로인 경우 고장 블럭 추출기(2)에 의한 처리를 도시하는 흐름도.

도 11은 블럭이 조합 회로인 경우 블럭이 결함을 포함하지 않은 것으로 판정된 덤프 리스트의 예를 도시한 도면.

도 12는 블럭이 조합 회로인 경우 블럭이 결함을 포함하는 것으로 판정된 덤프 리스트의 예를 도시한 도면.

도 13은 블럭이 조합 회로인 경우 블럭이 결함을 포함하지 않은 것으로 판정된 덤프 리스트의 다른 예를 도시한 도면.

도 14는 블럭이 조합 회로인 경우 블럭이 결함을 포함하는 것으로 판정된 덤프 리스트의 다른 예를 도시한 도면.

도 15는 블럭이 조합 회로인 경우 블럭이 결함을 포함하지 않은 것으로 판정된 덤프 리스트의 또 다른 예를 도시한 도면.

도 16은 테스트 벡터와 결함 지점 사이의 관계를 도시한 도면.

도 17은 블럭이 조합 회로인 경우 블럭이 결함을 포함하는 것으로 판정된 덤프 리스트의 또 다른 예를 도시한 도면.

도 18은 블럭이 순차 회로인 경우 블럭이 결함을 포함하지 않은 것으로 판정된 덤프 리스트의 예를 도시한 도면.

도 19는 블럭이 순차 회로인 경우 블럭이 결함을 포함하는 것으로 판정된 덤프 리스트의 예를 도시한 도면.

도 20은 블럭이 순차 회로인 경우 블럭이 결함을 포함하지 않은 것으로 판정된 덤프 리스트의 다른 예를 도시한 도면.

도 21은 블럭이 순차 회로인 경우 블럭이 결함을 포함하는 것으로 판정된 덤프 리스트의 다른 예를 도시한 도면.

도 22는 D-플립 플롭의 회로도.

도 23은 D-플립 플롭의 진리표.

도 24는 LSI의 계층적 분할에 의해 결함 블럭을 국소화하기 위한 회로도.

도 25는 트랜지스터-레벨 결함 지점을 국소화하기 위한 회로도.

도 26은 도 25에 도시된 회로의 진리표.

도 27은 고장 딕셔너리에 의한 결함 시뮬레이션 시스템을 도시한 도면.

도 28은 순차 회로에 들어가는 회로의 궤환 방식을 도시한 도면.

＜도면의 주요 부분에 대한 부호의 설명＞

1 : 테스트 벡터 파일

2 : 고장 블럭 추출기

3 : 고장 트랜지스터 추출기

4 : LSI 테스터

5 : LSI

도면을 참조하여, 본 발명의 양호한 실시예가 상세히 설명된다.

CMOS 회로에 있어서, 이 회로가 내부의 물리적 결함의 영향을 받을 경우, 일반적 경향으로서, Iddq(정지 Vdd 전원 전류)라는 논리 정지 상태에서의 전원 전류에 비정상적인 값이 발생한다. 도 2는 이러한 물리적 결함의 존재로 인한 관통 전류의 발생 상태를 도시한다. 이러한 물리적 결함이 LSI의 내부에 나타날 경우, 선택적 테스트 벡터에 의한 논리 세트에 의해, 물리적 결함을 통한, 또는 물리적 결함의 효과의 영향을 받는 Vdd로부터 GND로의 관통 전류가 발생한다. 물리적 결함을 통한 논리는 테스트 벡터의 진행으로 출력 단자 쪽으로 전달된다. 이 경우, 비정상적인 출력이 출력 단자에서 발생되거나 발생되지 않을 수 있다.

도 3에 도시된 바와 같이, 이러한 차이는 비정상적인 Iddq값을 발생하는 회로의 출력값 및 임계값(Vth) 간의 관계의 결과로서 산출된다. 즉, 비정상적인 Iddq값을 발생하는 회로의 출력값이 Vth보다 낮은 경우에는 도 3(A)에 도시된 바와 같이 정상 논리가 출력 단자에 전달된다. 비정상적인 Iddq값을 발생하는 회로의 출력값이 Vth보다 높은 경우에는, 비정상 논리가 출력 단자에 전달되어 비정상인 출력을 검출하게 된다. 한편, 비정상적인 Iddq값을 발생하는 회로의 출력값이 예상값 "H"에 대하여 Vth보다 낮은 경우, 도 3(B)에 도시된 바와 같이, 비정상 논리가 출력 단자 쪽으로 전달되어 비정상적인 출력을 검출한다. 반대로, 비정상적인 Iddq값을 발생하는 회로의 출력값이 Vth보다 높은 경우, 정상 논리가 출력 단자로 전달된다. 본 발명은 이들 두 경우 중 임의의 한 경우에도 효과적인 고장 (결함) 지점 식별법을 제공하며, 비정상적인 Iddq값을 이용하여 결함 지점을 식별할 수 있다.

게이트 어레이로 특징되는 응용 주문형 집적 회로(application specific integrated circuit : ASIC)는, 각각 기본적인 논리를 구성하며 "블럭"이라 하는 회로들을 갖는다. 임의의 소정의 전기 회로라도 이들 블럭을 결합시킴으로써 구현될 수 있다. ASIC CMOS 논리 회로의 결함 지점들은 도면을 참조하여 후술되는 바와 같이, 하나의 테스트 벡터에서 다른 테스트 벡터로 변경 시의 논리 시뮬레이션 정보, 및 비정상적인 Iddq값을 발생하는 테스트 벡터들을 사용함으로써 식별 가능하다.

도 1은 본 발명의 실시예의 컴퓨터-에이디드 시스템을 도시한 블럭도이며, 이 시스템은 테스트 벡터 파일(1), ("고장 블럭 추출기"라 하는) 결함 블럭 추출 모듈(2), ("결함 트랜지스터 추출기"라 하는) 결함 트랜지스터 추출 모듈(3), 및 ("LSI 테스터"라 하는) LSI 테스터 모듈(4)로 구성된다.

테스트 벡터 파일(1)은 테스트 벡터 번호를 각각 갖고 있는 복수의 테스트 벡터들을 내부에 저장하고 있다.

LSI 테스터(4) 상에 결함 지점을 확인할 필요가 있는 LSI(5)를 장전한다. LSI 테스터(4)는, 하나의 테스트 벡터에서 다른 테스트 벡터까지의 Iddq값을 측정하기 위해, 장전된 LSI(5)의 입력 단자에, 테스트 벡터 파일(1)에 저장된 테스트 벡터를 증가하는 순차 번호의 순서로 차례로 입력하는 기능; 선정된 값을 초과하는 Iddq값으로 나타나는 비정상인 값을 전달하는 테스트 벡터의 테스트 벡터 번호를 추출하는 기능; 비정상적인 Iddq값을 전달하는 테스트 벡터(들)의 테스트 벡터 번호(들) 및 Iddq값들에 기초한 결함 지점들의 수를 추정하는 기능; 및 각 결함 지점에 대하여 인가된 테스트 벡터들의 어느 번호에서 비정상적인 Iddq값이 결함 지점에 의해 발생되었는지를 추정하여, 각 결함 지점에 대해 연관된 테스트 벡터 번호들의 세트를 고장 블럭 추출기(2)에 출력하는 기능을 갖는다.

고장 블럭 추출기(2)는 테스트 벡터 파일(1)에 저장된 테스트 벡터가 LSI(5)의 입력 단자에 입력될 때 LSI(5)의 각 블럭의 입력 논리 (입력 패턴)를 추출하기 위한 논리 시뮬레이션을 실행하는 기능; LSI(5)의 각 블럭에 대하여, 테스트 벡터 번호들이 입력 논리와 연관된 덤프 리스트를 형식화(formulating)하는 기능; 및 각 블럭의 덤프 리스트, 및 LSI 테스터(4)로부터 전달된 비정상적인 Iddq값을 생성하는 테스트 벡터의 테스트 벡터 번호들에 기초하여 고장 블럭을 식별하는 기능을 갖는다.

결함 트랜지스터 추출 모듈 (추출기: 3)은 고장 블럭 추출기(2)에 의해 식별된 각 블럭에 대한 트랜지스터 레벨 결함 지점을 식별하는 기능을 갖는다.

지금부터 본 실시예의 동작에 관하여 설명하고자 한다.

테스터가, 식별될 필요가 있는 결함 지점을 가진 LSI(5)를 LSI 테스터(4) 상에 장전하도록, 이 테스터를 가동한다.

따라서, LSI 테스터(4)는 도 4의 흐름도에 도시된 바와 같이, 테스트 벡터 파일(1)로부터 테스트 벡터 번호 '1'의 테스트 벡터를 판독한다 (S11).

그 다음, LSI 테스터(4)는 테스트 벡터 번호 '1'을 갖는 테스트 벡터를 장전된 LSI(5)의 입력 단자에 인가하고, Iddq값을 측정한다 (S13). S13에서 측정된 Iddq값은 테스트 벡터 번호 '1'을 갖는 테스트 벡터의 인가 시 LSI(5)의 각 블럭의 Iddq값들의 합이다. 정상 품목의 경우, Iddq값은 모든 테스트 벡터에 대하여 예를 들어 약 1㎃의 정격치보다 크지 않다. 그러나, 결함 품목의 경우, Iddq값은 표준치의 값의 수백 내지 수천 배만큼 큰 값이 된다.

LSI 테스터(4)는 Iddq값이 비정상인지의 여부를 결정하기 위해 정격치와 Iddq값을 비교한다 (S14). 즉, Iddq값이 정격치보다 클 경우, LSI 테스터(4)는 Iddq값이 비정상이라고 판정한다.

LSI 테스터(4)는 Iddq값이 비정상이 아니라고 판정할 경우 (즉, S14에서의 검사 결과가 "아니오"일 경우), LSI 테스터(4)는 단계 S11에서 테스트 벡터 파일(1)로부터 테스트 벡터 번호 '2'를 갖는 테스트 벡터를 판독하여 상술한 바와 같은 처리를 행하게 된다. LSI 테스터가 Iddq값이 비정상이라고 판정할 경우 (즉, S14의 검사 결과가 "예"일 경우), 단계 S15에서 LSI 테스터(4)는 LSI(5)의 입력 단자에 현재 인가된 테스트 벡터의 테스트 벡터 번호 '1', 및 단계 S13에서 측정된 바와 같은 Iddq값을 한 쌍으로 기록하고, 단계 S11에서 테스트 벡터 파일(1)로부터 테스트 벡터 번호 '2'를 갖는 테스트 벡터를 판독하여 상술한 바와 같은 처리를 행하게 된다.

상술한 처리는 테스트 벡터 파일(1)에 저장된 모든 테스트 벡터에 대해 수행된다.

LSI 테스터(4)가 테스트 벡터 파일에 저장된 모든 테스트 벡터에 대해 상술한 처리를 행한 경우, 즉, S12의 결과가 "아니오"일 경우, LSI 테스터(4)는, 각 결함마다, 어느 테스트 벡터 번호에서 비정상적인 Iddq값이 발생되었는지를 알아내기 위해, S15에서 기록된 테스트 벡터 번호 및 Iddq값의 쌍에 기초하여, LSI(5)에 내장된 결함 지점들의 수를 추정한다 (S16).

그 다음, LSI 테스터(4)는 각 결함에 연관된 테스트 벡터 번호 세트를 고장 블럭 추출기(2)로 전달하여 (S17) 처리를 종료한다.

테스트 벡터 파일(1)에 저장된 테스트 벡터를 LSI(5)의 입력 단자에 순차적으로 인가하여 획득된 Iddq값이 도 5의 그래프에 도시된 바와 같다고 가정한다. 도 5의 그래프에서, 가로 및 세로 좌표는 각각 테스트 벡터 번호 및 Iddq값을 나타낸다. Iddq값은 a, b, 및 c의 테스트 벡터 번호를 각각 갖는 테스트 벡터들의 인가 시에 동일한 값 α를 갖는다고 가정한다.

이 경우, a, b, 및 c의 테스트 벡터 번호를 가진 테스트 벡터가 인가될 때 (S14의 결과가 "예"일 경우)에만, Iddq값에 비정상이 발생된다면, LSI 테스터(4)는 테스트 벡터 번호 a 및 Iddq값 α, 테스트 벡터 번호 b 및 Iddq값 α, 및 테스트 벡터 번호 c 및 Iddq값 α를 서로 연관하여 기록한다.

그리고 나서, LSI 테스터(4)는 결함 지점의 개수를 추정하고, 각 결함 및 각 결함 지점마다, 비정상적인 Iddq값이 발생한 인가된 테스트 벡터 번호가 어느 것인지를 알아낸다 (S16). 본 실시예에서, 비정상적인 Iddq값들이 모두 α이므로, LSI 테스터(4)는 결함 지점의 개수가 하나일 것으로 추정하고, 이러한 결함 지점에 대해, 비정상적인 Iddq값이 테스트 벡터 번호 a, b, 및 c를 가진 테스트 벡터들의 인가 시에 발생한 것으로 인식한다. 그 다음, LSI 테스터(4)는 테스트 벡터 번호 a 내지 c의 세트를 고장 블럭 추출기(2)에 전달한다 (S17).

이제, 테스트 벡터 파일(1)에 저장된 테스트 벡터를 LSI(5)의 입력 단자에 순차적으로 인가하여 획득된 Iddq값이 도 6의 그래프에 도시된 바와 같은 것으로 가정해 보자. 즉, 테스트 벡터 번호 a 및 e를 가진 테스트 벡터의 인가 시, Iddq값은 1㎃이고, 테스트 벡터 번호 b 및 c를 가진 테스트 벡터의 인가 시에는 4.5㎃이며, 테스트 벡터 번호 d를 가진 테스트 벡터 번호의 인가 시에는 3.5㎃인 것으로 가정하고, 상기 설명된 것 이외의 테스트 벡터 번호를 가진 테스트 벡터의 인가 시, 나머지 Iddq값은 소정치 이하에 있다.

이 경우, 테스트 벡터 번호 a, b, c, d, 및 e를 가진 테스트 벡터의 인가 시에만 비정상적인 Iddq값이 발생된다면 (S14의 "예"), LSI 테스터(4)는 테스트 벡터 번호 a 및 1㎃의 Iddq값을 서로 연관하여 기록한다. 유사하게, LSI 테스터(4)는 테스트 벡터 번호 b 및 4.5㎃의 Iddq값, 테스트 벡터 번호 c 및 4.5㎃의 Iddq값, 테스트 벡터 번호 d 및 3.5㎃의 Iddq값, 및 테스트 벡터 번호 e 및 1㎃의 Iddq값을 서로 연관하여 기록한다.

그 다음, LSI 테스터(4)는 결함 지점의 개수를 추정하고, 각 결함 및 각 결함 지점마다, 비정상적인 Iddq값이 발생한 인가된 테스트 벡터의 번호가 어느 것인지를 알아낸다 (S16).

본 예에서 상이한 비정상적인 Iddq값이 존재하므로, LSI 테스터(4)는 복수의 결함 지점(복수 결함)이 존재한다고 판단하고, 다음과 같은 처리를 수행한다: 즉, 먼저, 비정상적인 Iddq값들을 분류한다. 이러한 분류를 수행함으로써, 테스트 벡터 번호 b 및 c를 갖는 인가된 테스트 벡터에 대한 Iddq값은 최대로 4.5㎃이고, 테스트 벡터 번호 a 및 e를 갖는 인가된 테스트 벡터들에 대한 Iddq값은 제2의 최대로 3.5㎃이며, 테스트 벡터 번호 a 및 e를 갖는 테스트 벡터 인가된 Iddq값은 최소로 1㎃인 것을 알 수 있다. 이 경우, '4.5㎃ = 3.5㎃ + 1㎃'임이 예측 가능하다. 즉, 3.5㎃의 비정상적인 Iddq값에 대응 가능한 결함, 및 1㎃의 비정상적인 Iddq값에 대응 가능한 결함이 존재하며, 이들 두 결함에 기인한 비정상적인 Iddq값의 부가 결과로서 테스트 벡터 번호 b 및 c를 내장한 테스트 벡터의 인가 시 4.5㎃의 비정상적인 Iddq값이 발생되는 것으로 생각될 수 있다. 상술한 바로부터, LSI(5)에 두 결함이 존재하고, 테스트 벡터 번호 a, b, c, 및 e를 가진 테스트 벡터들의 인가 시, 결함들 중의 하나에 대해 1㎃의 비정상적인 Iddq값이 발생되는 한편, 테스트 벡터 번호 b, c, 및 d를 가진 테스트 벡터들의 인가 시 다른 결함에 대해 3.5㎃의 비정상적인 Iddq값이 발생된다고 추론할 수 있다.

테스트 벡터 번호 a, b, c, 및 e를 인가할 때 비정상적인 Iddq값을 발생하는 결함, 및 테스트 벡터 번호 b, c, 및 d를 인가할 때 비정상적인 Iddq값을 발생하는 결함이 존재한다는 것을 인식할 때, LSI 테스터(4)는 테스트 벡터 번호 a, b, c, 및 e를 하나의 세트로서 고장 블럭 추출기(2)에 공급하고, 테스트 벡터 번호 b, c, 및 d를 하나의 세트로서 고장 블럭 추출기(2)에 공급한다 (S17).

다음으로, 고장 블럭 추출기(2)의 동작을 설명한다.

먼저, 고장 블럭 추출기(2)는 LSI(5)의 입력 단자를 거쳐 테스트 벡터 파일(1)에 저장된 테스트 벡터를 인가할 때 LSI(5)를 구성하는 블럭(B1, B2, ..., Bn, ...)의 입력 논리를 알아내기 위해 (도 7) 논리 시뮬레이션을 수행한다 (도 1, S1).

다음으로, 고장 블럭 추출기(2)는 LSI(5)를 구성하는 각 블럭(B1, B2, ..., Bn, ...)에 대한 덤프 리스트(DL1, DL2, ..., DLn, ...)를 작성한다 (S2). 덤프 리스트(DL1, DL2, ..., DLn, ...)에는, 테스트 벡터 번호의 테스트 벡터가 입력되었을 때, 테스트 벡터 번호와 블럭(B1, B2, ..., Bn,, ...)의 입력 논리가 대응하여 기록된다.

다음으로, 고장 블럭 추출기(2)는 LSI 테스터(4)가 전달한 테스트 벡터 번호의 세트들과, 블럭(B1, B2, ..., Bn, ...)의 덤프 리스트(DL1, DL2, ..., DLn, ...)를 사용하여 고장을 포함하는 블럭을 식별하고, 블럭을 특정하는 정보를 결함 트랜지스터 추출기(3)로 전달한다 (S3). S3의 처리는 도 8의 흐름도를 참조로 아래에 상세히 설명된다.

S3에서, 먼저, 고장 블럭 검출기(2)는 LSI 테스터(4)로부터 전달된 테스트 벡터 번호 세트들 중 처리하지 않은 테스트 벡터 번호 세트를 선택한다 (S31). LSI(5)를 구성하는 블럭들 중 블럭 B1이 처리될 객체(타겟)로서 취해진다 (S33, S34).

다음으로, 고장 블럭 추출기(2)는 블럭 B1이 조합 회로인지 또는 순차 회로인지를 판단하고 (S36), 상기 판단, S31에서 선택된 테스트 벡터 번호의 세트, 및 블럭 B1과 연관된 덤프 리스트 DL1에 기초하여, 블럭 B1 내에 고장이 포함되었는지를 결정한다 (S37, S38). 조합 회로는, 신호가 입력 단자로 입력되면 그 논리가 내부 회로를 통해 바로 출력되는 회로를 말하며, 기본 게이트(AND, OR, 또는 NAND 게이트 또는 반전 회로)와 같은 작은 스케일의 회로로부터 ALU 또는 ADDER와 같은 큰 스케일의 회로까지 넓은 범위의 회로를 포함한다. 순차 회로는 데이터가 클럭 신호와 동기로 회로 내에 순간 저장되며 다음 클럭 신호에 의해 출력되는 회로를 말하며, 플립 플롭, 레지스터, 또는 래치 회로 등으로 열거될 수 있다. 이어서, S37의 처리에 관하여 상세히 설명할 것이다.

만일 블럭 B1이 결함을 포함하지 않는다고 판정되면, 즉 S38의 결과가 "아니오"이면, 상기 기술된 바와 유사한 처리가 처리의 대상으로서 다음 블럭 B2에 대해 수행된다 (S40 및 S34). 만약 블럭 B1이 결함을 포함한다고 판정되면, 즉 S38의 결과가 "예"이면, 블럭 B1을 지정하는 정보가 S31에서 선택된 테스트 벡터 번호들의 세트와 연관되어 기록된다 (S39). 그 다음, 상기 기술된 바와 유사한 처리가 처리의 대상으로서 다음 블럭 B2에 대해 수행된다 (S40 및 S34).

만약 상기의 처리가 LSI(5) 내의 모든 블럭들에 대해 수행되었다면, 즉 S35의 결과가 "아니오"이면, LSI 테스터(4)로부터 전달된 테스트 벡터 번호 세트들 중 처리되지 않은 것이 선택되어 (S31), 상기 기술된 바와 유사한 처리가 수행된다. 만약 상기의 처리가 LSI 테스터(4)로부터 전달된 모든 테스트 벡터 번호 세트들에 대해 수행되었다면, 즉 S32의 결과가 "아니오"이면, S39에서 기록된 정보 (결함을 포함한다고 판정된 블럭을 지정하는 정보 및 테스트 벡터 번호의 세트)가 결함 트랜지스터 추출기(3)로 전달되어 (S41), 처리를 종료한다.

S37에서 수행된 처리를 상세히 설명한다. 도 9는 블럭 Bj가 S36에서 조합 회로라고 판정된 경우의 S37의 처리예를 도시한 흐름도이고, 도 10은 블럭 Bj가 순차 회로라고 판정된 경우의 S37의 처리예를 도시한 흐름도이다.

먼저 도 9를 참조하여, 블럭 Bj가 조합 회로라고 판정된 처리예를 설명한다.

결함 블럭 추출기(2)는 처리된 블럭 Bj의 덤프 리스트 DLj를 요구한다 (S51). 그 다음에, 덤프 리스트 DLj에 포함된 입력 논리들 중, 도 8의 S31에서 선택된 테스트 벡터 세트 내에 포함된 테스트 벡터 번호와 연관된 입력 논리가 획득된다 (S52). 즉, 비정상적인 Iddq값을 발생시킨 테스트 벡터와 연관된 블럭 Bj의 입력 논리가 획득된다.

그 다음, S52에서 획득된 바와 동일한 입력 논리가 덤프 리스트 DLj의 다른 부분들에 존재하는지를 검사한다 (S53). 만약 동일한 입력 논리가 존재하면, 블럭 Bj는 결함이 없다고 판정된다 (S54). 만약 동일한 입력 논리가 존재하지 않는다면, 블럭 Bj는 결함을 포함한다고 판정된다 (S55). 이러한 판정은 임의의 입력 논리에 대해 항상 단지 하나의 내부 논리만이 허용되며, 만약 동일한 입력 논리가 존재한다면, 우선권은 블럭이 물리적인 결함을 포함하는 경우보다는 블럭이 물리적인 결함을 포함하지 않는 경우에 주어지기 때문이다. 게다가, 만약 단지 하나의 상기 테스트 벡터만이 비정상적인 Iddq값을 나타낸다면, 이러한 사건을 취소하는 일은 존재하지 않는다.

이제, S51에서 획득된 블럭 Bj의 덤프 리스트 DLj가 도 11에 도시된 바와 같고, 테스트 벡터 번호 a만이 도 8의 S31에서 선택된 테스트 벡터 번호 세트에 포함된다고 가정한다. 테스트 벡터 번호 a와 연관된 입력 논리 "011110001"과 동일한 입력 논리가, 비정상적인 Iddq값을 생성하지 않은 테스트 벡터 번호에 연관된 덤프 리스트 DLj 내에 포함되므로, 즉 S53의 결과가 "예"이므로, 블럭 Bj는 결함을 포함하지 않는다고 판정된다 (S54).

또한, S51에서 획득된 블럭 Bj의 덤프 리스트 DLj가 도 12에 도시된 바와 같고, 테스트 벡터 번호 a만이 도 8의 S31에서 선택된 테스트 벡터 번호 세트에 포함된다고 가정한다. 테스트 벡터 번호 a와 연관된 입력 논리 "011110001"과 동일한 입력 논리가 덤프 리스트 DLj의 다른 부분들 내에 포함되지 않으므로, 즉 S53의 결과가 "아니오"이므로, 블럭 Bj는 결함을 포함한다고 판정된다 (S55).

더욱이, S51에서 획득된 블럭 Bj의 덤프 리스트 DLj가 도 13에 도시된 바와 같고, 도 8의 S31에서 선택된 테스트 벡터 번호 세트는 테스트 벡터 번호 a, b, 및 c로 구성된다고 가정한다. 도 13에 도시된 바와 같이, 테스트 벡터 번호 a, b, 및 c와 연관된 입력 논리는 모두 "011110001"이다. 본 실시예에서, 이 입력 논리가, 비정상적인 Iddq값을 생성하지 않은 테스트 벡터 번호에 연관된 덤프 리스트 DLj 내에 포함되므로, 즉 S53의 결과가 "예"이므로, 블럭 Bj는 결함을 포함하지 않는다고 판정된다 (S54).

그 다음, S51에서 획득된 블럭 Bj의 덤프 리스트 DLj가 도 14에 도시된 바와 같고, 도 8의 S31에서 선택된 테스트 벡터 번호 세트는 테스트 벡터 번호 a, b, 및 c로 구성된다고 가정한다. 도 14에 도시된 바와 같이, 테스트 벡터 번호 a, b, 및 c와 연관된 입력 논리는 모두 "011110001"이다. 테스트 벡터 번호 a, b, 및 c와 연관된 입력 논리 "011110001"과 연관된 입력 논리와 동일한 입력 논리가 덤프 리스트 DLj의 다른 부분들 내에 포함되지 않으므로, 즉 S53의 결과가 "아니오"이므로, 블럭 Bj는 결함을 포함한다고 판정된다 (S55)

그 다음, S51에서 획득된 블럭 Bj의 덤프 리스트 DLj가 도 15에 도시된 바와 같고, 도 8의 S31에서 선택된 테스트 벡터 번호 세트가 테스트 벡터 번호들 a, b, 및 c로 구성된다고 가정한다. 도 15에 도시된 바와 같이, 테스트 벡터 번호들 a, b, 및 c에 연관된 입력 논리들은 각각 "011110001", "001110001" 및 " 000110001"이다. 테스트 벡터 번호 b와 연관된 입력 논리 "001110001"은 또한 덤프 리스트 DLj의 다른 부분들 내의 상기 예에 포함되므로, 즉 S53의 결과가 "예"이므로, 블럭 Bj는 결함을 포함하지 않는다고 판정된다 (S54). 상기의 예에서, 3개의 테스트 벡터들 a, b, 및 c는 하나의 결함에 대해 비정상적인 Iddq값들을 생성한다. 도 16에 도시된 테스트 벡터들과 결함 지점 사이의 관계가 명백함에 따라, 이는 비정상적인 Iddq값들을 생성하는 테스트 벡터 번호들 a, b, 및 c의 테스트 벡터들이 블럭 Bj를 구성하는 내부 회로에서의 한 결함 지점에 대해 비정상적인 Iddq값을 생성하는 논리와 동일하게 설정되는 것을 의미한다. 그러므로, 정상인 테스트 벡터와 동일한 입력 논리가 3개의 입력 논리들 중 최소한 하나에 존재한다는 사실은 비정상적인 Iddq값이 결함 지점에 대한 논리 세트에 의해 생성되지 않은 것을 의미한다. 더욱이, 비정상적인 Iddq값이 3개의 다른 입력 논리들에 대해 생성되지 않았다고 해석되므로, 예상에 대한 모순이 생긴다. 그러므로, 최소한 하나의 입력 논리와 동일한 입력 논리가 존재한다면, 이 블럭은 물리적인 결함을 포함하지 않는다고 판정된다.

그 다음, S51에서 획득된 블럭 Bj의 덤프 리스트 DLj가 도 17에 도시된 바와 같고, 도 8의 S31에서 선택된 테스트 벡터 번호들의 세트가 테스트 벡터 번호들 a, b, 및 c로 구성된다고 가정한다. 도 17에 도시된 바와 같이, 테스트 벡터 번호들 a, b, 및 c에 연관된 입력 논리들은 각각 "011110001", "001110001", 및 "000110001"이다. 테스트 벡터 번호들 a, b, 및 c에 각각 연관된 입력 논리들 "011110001", "001110001", 및 "000110001"은 덤프 리스트 DLj의 다른 부분들 내에 존재하지 않으므로, 즉 S53의 결과가 "아니오"이므로, 블럭 Bj는 결함을 포함한다고 판정된다 (S55).

도 10의 흐름도를 참조하여, 블럭 Bj가 도 8의 단계 36에서 순차 회로라고 판정되는 경우인 S37의 처리를 설명할 것이다.

결함 블럭 추출기(2)는 현재의 처리하에서 블럭 Bj의 덤프 리스트 DLj를 획득한다. 그 다음, 결함 블럭 추출기(2)는 도 8의 S31에서 선택된 테스트 벡터 번호 세트 내에 존재하고 불연속 벡터 번호들과 연관된 입력 논리를 획득한다 (S62). 그 다음, 획득된 입력 논리와 동일한 입력 논리가 비정상적인 Iddq값을 생성하지 않은 테스트 벡터와 연관된 덤프 리스트의 일부에 존재하는지를 검사한다 (S63). S63에서는, 순차 회로를 구성하는 데이터 입력/출력부와 데이터 유지부 중에서 데이터 입력/출력부 내에 결함이 존재하는지를 판정한다.

만약 S63에서 동일한 입력 논리가 존재하지 않는다고 판정되면, 즉 데이터 입력/출력부 내에 결함이 존재한다면, 블럭 Bj는 결함을 포함한다고 판정된다(S67). 만약 S63에서 동일한 입력 논리가 존재한다고 판정되면, 즉 데이터 입력/출력부 내에 결함이 존재하지 않는다면, 데이터 유지부 내에 결함이 존재하는지를 조사하기 위해 S64의 처리가 수행된다.

S64에서, 도 8의 S31에서 선택된 테스트 벡터 번호 내에 존재하는 연속적인 테스트 벡터 번호와 연관된 입력 논리가 덤프 리스트 DLj로부터 획득된다. S65에서, 상기의 연속하는 부분과 동일한 입력 논리들의 세트들이, 비정상적인 Iddq값을 발생하지 않은 테스트 벡터와 연관된 덤프 리스트 DLj의 부분에 존재하는지를 판정한다 (S65). S65에서, 순차 회로의 데이터 유지부 내에 결함이 존재하는지를 판정한다.

만약 S65에서 동일한 입력 논리가 존재한다고 판정되면, 블럭 Bj는 결함을 포함하지 않는다고 판정된다 (S66). 만약 동일한 입력 논리가 존재하지 않는다고 판정되면, 블럭 Bj는 결함을 포함한다고 판정된다 (S67).

이제, 도 10의 S61에서 획득된 블럭 Bj의 덤프 리스트 DLj가 도 18에 도시된 바와 같고, '41', '42'가 도 8의 S31에서 선택된 테스트 벡터 번호들의 세트 내의 연속 테스트 벡터 내에 존재한다고 가정한다. 본 실시예에서, S64의 처리에 의해 획득되고 테스트 벡터 번호 '41', '42'에 연관된 입력 논리는 각각 "01111" 및 "01110"이고, 동일한 입력 논리가 덤프 리스트 DLj의 정상인 부분 내에 존재하며, 블럭 Bj는 결함을 포함하지 않는다고 판정된다 (S66).

이제, 도 10의 S61에서 획득한 블럭 Bj의 덤프 리스트 DLj가 도 19에 도시된 바와 같고, '41', '42'가 도 8의 S31에서 선택된 테스트 벡터 번호들의 세트의 연속적인 테스트 벡터 번호들로서 존재한다고 가정하자. 본 실시예에서, S64의 처리에 의해서 획득되고 테스트 벡터 번호 '41', '42'와 연관된 입력 논리는 "01111" 및 "01110"이고, 동일한 입력 논리들은 덤프 리스트 DLj의 정상인 부분에는 존재하지 않으므로, 블럭 Bj는 결함을 포함하는 것으로 판명된다 (S67).

이제, 도 10의 S61에서 획득된 블럭 Bj의 덤프 리스트 DLj는 도 20에 도시된 바와 같고, '41', '42', 및 '51', '52', '53', 및 '54'는 도 8의 S31에서 선택된 테스트 벡터 번호들의 세트의 연속적인 테스트 벡터 번호들로서 존재한다고 가정하자. 본 실시예에서, S64의 처리에 의해서 획득되고 테스트 벡터 번호 '41', '42'와 연관된 입력 논리는 "01111" 및 "01110"인 반면, 테스트 벡터 번호들 '51', '52', '53' 및 '54'와 연관된 입력 논리들은 각각 "01110", "01100", "01101", 및 "10000"이며, 동일한 입력 논리들은 덤프 리스트 DLj의 정상인 부분에는 존재하지 않으므로, 블럭 Bj는 결함을 포함하지 않는 것으로 판명된다 (S66).

이제, 도 10의 S61에서 획득된 블럭 Bj의 덤프 리스트 DLj는 도 21에 도시된 바와 같고, '41', '42', 및 '51', '52', 및 '53'은 도 8의 S31에서 선택된 테스트 벡터 번호들의 세트의 연속적인 테스트 벡터 번호들로서 존재한다고 가정한다. 본 실시예에서, S64의 처리에 의해서 획득되고 테스트 벡터 번호 '41', '42'와 연관된 입력 논리는 "01111", "01110"인 반면, 테스트 벡터 번호들 '51', '52', '53', 및 '54'와 연관된 입력 논리들은 "01110", "01100", "01101", 및 "10000"이고, 동일한 입력 논리들은 덤프 리스트 DLj의 정상인 부분에는 존재하지 않으므로, 블럭 Bj는 결함을 포함하는 것으로 판명된다 (S67).

상기 판단의 근거는 도 22에 도시되어 있다. 기본 데이터 유지부인 D형 플립 플롭(DF/F)은 일례로서 간주한다.

도 22는 하나의 인버터 회로 INV, 2개의 2-입력 AND 게이트 AND1 및 AND2, 및 2개의 2-입력 NOR게이트 NOR1, NOR2로 구성된 2개의 입력 및 2개의 출력 Q, Q* 단자들의 그룹을 가진 DF/F의 회로 구조를 도시하는데, 여기서, D 및 CLK은 데이터 단자 및 클럭 단자를 각각 나타내며, Q*는 Q의 반전 논리를 나타낸다. 도 23은 진리표를 나타낸다. 이제, DF/F에서, Q 출력 측의 NOR 게이트 NOR1가 하이 상태(H)일 때, 즉 도 23에서 테스트 벡터 번호가 '6', '7', '10', '11', '12', 및 '13'인 경우 비정상적인 Iddq값이 생성된다고 가정한다.

테스트 벡터 번호 '7', '11', 및 '13'에 주목하면, 테스트 벡터 번호 '3', '5', 및 '9' 각각에 유사한 입력 논리가 설정되어 있다. 그러나, 이들 테스트 벡터 번호들 '3', '5', 및 '9'의 입력 논리에는 비정상적인 Iddq값이 발생되어 있지 않다. 그 이유는, DF/F이 데이터가 클럭 신호에 동기하여 회로에 일시적으로 기억되고 다음 클럭 신호에 의해서 출력되는 회로 구조로 되어 있기 때문이다.

특히, 도 23의 진리표를 통해서 명확하듯이, 테스트 벡터 번호들 '7', '11', 및 '13'에 보유된 논리 상태는 Q 출력 측의 NOR 회로 NOR1 및 Q* 출력 측의 NOR 회로 NOR2에서 각각 "H" 및 "L"이고, 테스트 벡터 번호 '3', '5', 및 '9'에 보유된 논리 상태는 Q 출력 측의 NOR 회로 NOR1 및 Q* 출력 측의 NOR 회로 NOR2에서 각각 "L" 및 "H"이다. 따라서, Q 출력 측의 NOR 게이트 NOR1이 하이로 되면, 비정상적인 Iddq값의 발생 상태가 테스트 벡터 번호 '7', '11', 및 '13'의 보유 상태에 의해서 비정상인 것으로 검출된다. 즉, 순차 회로에서의 결함 지점이, DF/F에 대한 논리 설정, 및 단일의 조합 그룹 테스트 벡터 번호 [6,7] 및 [10,11,12,13]으로서의 유지 상태의 입력 논리에 기초하여 검사될 필요가 있다. 즉, 순차 회로의 결함 지점을 검출하는 데 있어서, 블럭에 결함이 존재하는지의 여부의 결정은, 이전의 입력 논리와 조합된 그룹이 정상인 테스트 벡터의 입력 논리에 존재하는지의 여부가 주어지지 않으면 이루어 질 수 없다.

도 24는 계층적 분류에 의해서 고장 블럭을 국소화하는 방법을 도시한다. 계층적 블럭 구조에 있어서, 기본 회로로서 배치되고 설계 시 사용되어 라이브러리라고 하는 선정된 블럭에 대한 진단으로 이루어지는 방법이 일반적이다. 대규모 LSI에서, 블럭의 수는 거대한 것으로 간주된다. 따라서, LSI의 내부를 재분할하여 LSI 내부의 블럭 구조를 변형할 필요가 있다. 이러한 재구성에 있어서 주목해야 할 점은 계층적 유닛에서는 조합 회로 및 순차 회로가 서로 다른 처리 동작을 필요로 하므로 LSI의 내부를 계층적인 층으로 분할하기 위해서는 이들이 구별될 필요가 있다는 점이다.

도 24의 상위 계층적 블럭에는 조합 회로 및 순차 회로가 공존하므로, 결함 지점을 국소화하기 위해서 조합 회로는 층별 구조 (a1, a2, a3)로 설계되고 순차 회로는 경계부로서 간주된다.

그 다음, 결함을 포함하고 있는 것으로서 추출된 계층적 블럭 a1에서, 결함 지점을 알아내기 위해서 층별 블럭 a1을 포함하는 계층적 층별 구조 (b1, b2, b3)에서 결함 지점이 국소화된다. 마지막으로, 최소 단위인 기본 회로 구조로서의 블럭이 최종적으로 추출된다.

그러나, 조합 회로 및 순차 회로가 여전히 재구조화된 계층적 블럭 내에 공존하는 경우, 공존하는 조합 회로들 및 순차 회로를 가진 블럭에 대해서 순차 회로의 경우와 동일한 처리 동작이 결함 지점을 국소화하도록 행해질 수 있다.

이제부터, 결함 트랜지스터 추출기 (추출 모듈)(3)에 대하여 설명한다. 결함 트랜지스터 추출기(3)는 고장 블럭 추출기(2)에 의해서 추출된 고장 블럭을 트랜지스터 레벨 결함 지점으로 국소화한다. 각 블럭은 OR, NOR, NAND, AND, 인버터, 또는 플립 플롭 등의 기본 논리 유닛에 의해 구성된 기능별 회로이고, 이들은 다시 수 내지 수십 트랜지스터로 구성된 유닛들로 구성된다. 결함 지점을 국소화하는 방법은 조합 회로 및 순차 회로 모두에 대해 동일하다. 이들 기본 논리 회로들이 입력 논리에 동기해서 트랜지스터가 턴 온 또는 턴 오프되는 것에 대하여 명확히 판정될 수 있으므로, 결함을 가진 트랜지스터들은 논리 시뮬레이션을 통해서 쉽게 추출될 수 있다. 기본 논리 회로로서 2 입력 NAND 회로를 설명을 위한 일례로서 취하였다.

도 25는 2 입력 NAND 회로도를 도시하며, 도 26은 입력 논리의 모든 조합과 관련하여 Iddq값과 진리표 간의 상관표를 도시한다. 이제, 2 입력으로 구성된 4 입력 논리 (TV1, TV2, TV3, TV4)의 조합 중에서, TV3에 대한 Iddq값이 비정상이라고 가정하고, 여기서 로우 레벨 및 하이 레벨이 각각 입력 단자 IN1 및 입력 단자 IN2로 입력된다고 하고, 한편, 나머지 입력 논리 (TV1, TV2, TV4)의 조합들은 정상인 것으로 가정하자. 이제부터, 이러한 정보에 기초하여 결함을 가진 트랜지스터를 추출하는 방법에 대하여 설명한다. 일반적으로, 이러한 결함을 가진 트랜지스터 추출 방법은 논리 시뮬레이션을 사용한 각 테스트 벡터에 의해서 트랜지스터가 온 오프되는 것을 검증함으로써 실행된다.

도 25의 2 입력 NAND 회로도에 있어서, 각 테스트 벡터 (TV1, TV2, TV3, 및 TV4)에 대하여 P-채널 트랜지스터 1, 2 (각기, PTr1, PTr2로 표시) 및 N-채널 트랜지스터 1, 2 (각기, NTr1, NTr2로 표시)의 온/오프 상태는 다음과 같다:

TVn0 PTr1 PTr2 NTr1 NTr2 Iddq값

TV1 오프 오프 온 온 정상

TV2 오프 온 온 오프 정상

TV3 온 오프 오프 온 비정상

TV4 온 온 오프 오프 정상

2-입력 NAND 회로에서 비정상적인 Iddq값들이 발생될 2가지 경로는 다음과 같이 생각될 수 있다:

A. Vdd → PTr1 → NTr1 → NTr2 → GND

B. Vdd → PTr2 → NTr1 → NTr2 → GND

트랜지스터들의 온/오프 상태의 변동 및 이들 경로에 기초하여, 비정상적인 Iddq값의 발생 경로가 트랜지스터들의 온/오프 상태로 나타나는 경우에, 경로 A는:

A Vdd → PTr1 → NTr1 → NTr2 → GND

TV1 오프 온 온 정상

TV2 오프 온 오프 정상

TV3 온 오프 온 비정상

TV4 온 오프 오프 정상

따라서, 관통 전류는 NTr1이 비정상이고 항상 온 상태일 때 흐른다.

한편, 비정상적인 Iddq값을 발생하는 경로 B는:

B Vdd → PTr2 → NTr1 → NTr2 → GND

TV1 오프 온 온 정상

TV2 온 온 오프 정상

TV3 오프 오프 온 비정상

TV4 온 오프 오프 정상

따라서, 관통 전류는 PTr2 및 NTr1이 비정상이고 항상 온 상태일 때 흐른다. 그러나, TV1이 정상적인 Iddq값을 갖고 있으므로 PTr2가 물리적 결함을 포함한다는 사실에도 불구하고 결론적으로 PTr2는 정상으로 판명된다.

따라서, 경로 A 및 경로 B의 검증에 의해서 관통 전류는 NTr1이 비정상이고 항상 온 상태일 때 흐른다는 것이 자명하다.

상술한 것은 4개의 트랜지스터로 구성된 2-입력 NAND 회로의 예이다. 수십 개의 트랜지스터로 구성된 기본 논리 회로의 경우, 컴퓨터 논리 시뮬레이션으로 상기 검증과 유사한 동작을 수행하여 비정상적인 트랜지스터들이 짧은 시간 내에 추출될 수 있다.

따라서, 본 발명의 효과는 다음과 같이 요약될 수 있다:

본 발명은 비정상적인 Iddq값의 발생 현상을 이용하여 결함 지점을 국소화 하므로 다음과 같은 장점이 도출된다.

제1 효과로서는, 테스트 벡터를 LSI의 입력 단자를 통해서 인가할 때 출력 단자에서 비정상적인 상태가 발생되지 않는 경우라 해도 결함 지점이 식별될 수 있다.

제2 효과로서는, 결함 지점이 용이하게 국소화될 수 있다. 즉, LSI의 회로 구조를 모른다 해도, 비정상적인 Iddq값을 발생했던 테스트 벡터 및 이 테스트 벡터의 LSI로의 입력 시의 블럭의 입력 논리을 알고 있다면 결함 지점은 국소화될 수 있으므로 이로 인하여 결함 지점을 용이하게 국소화하는 것을 보장할 수 있다.

제3 효과로서는, 하나의 열화 (고착 상태(stuck-at state))뿐만 아니라 복수의 결함 혹은 공개(open) 결함이 검출될 수 있다. 복수의 결함에 의해서 복수의 비정상적인 Iddq값이 발생된 경우에 각 결함 지점에서 흐르는 관통 전류가 일정하므로 간단히 테스트 벡터에 대한 Iddq값을 판독함으로써 얼마나 많은 결함 지점이 발생되었는지를 추론할 수 있다. 또한, 각 결함 지점에 대하여 산술 처리가 가능하므로 복수의 결함 지점이 있다 해도 결함 지점들이 식별될 수 있다. 또한, 비정상적인 Iddq값으로서 자명하게 되는 공개 결함 지점에 대해서는 결함 지점의 논리가 결함 지점을 통해서 흐르는 관통 전류를 발생시키고, 게다가 비정상적인 Iddq값의 존재 유무가 가해진 테스트 벡터에 의존하므로 공개 결함 지점을 검출하는 것이 가능하게 된다.

제4 효과로서는, 고속 처리가 가능하다. 고속 처리는 본 발명에 의하여 컴퓨터에 의한 산술 논리를 실행하면 충분하므로 고속 처리를 보장할 수 있다. LSI가 대규모로 되어 있다 해도 블럭을 기반으로 한 작업이 가능하므로 컴퓨터 용량의 영향이 무시될 수 있다.

제5 효과로서는, 순차 회로에서도 결함의 여부가 용이하게 판단될 수 있다. 즉, 비정상적인 Iddq값을 발생시킨 테스트 벡터와 각 벡터의 입력 논리를 기초로 하여 결함 여부가 판단될 수 있으므로 피드백 루프를 고려할 필요가 없다.

제6 효과로서는, 비정상적인 값과 관련된 Iddq값의 크기는 결함 지점을 알아내는 데 그다지 관련성이 없다. 결함 지점의 위치를 알아내는 데 필요한 것은 Iddq값의 크기에 관계없이 비정상적인 Iddq값이 발생된 테스트 벡터가 어느 것인지에 관한 정보이므로 정상인 품목의 Iddq값과 차이가 적을 뿐인 결함이 있는 품목에서도 결점이 식별될 수 있다.

컴퓨터-에이디드 시스템은 실시예에 적합한 여러 가지 모듈 및 컴퓨터 분야에 공지된 다른 모듈, 소자, 장치, 입출력 수단 등 (한마디로 하드웨어 자원)으로 구성될 수 있다. 이러한 하드웨어 자원에 대해서는 상세히 예시하지 않았다. 그러나, 본 기술 분야에 숙련자라면 본 명세서의 설명에 기초한다면 별 어려움 없이 이러한 하드웨어를 이용할 수 있을 것이다.

또한, 상기 컴퓨터-에이디드 시스템에 있어서, 특정한 단계 및 동작은 상기 시스템과 관련된 메모리 장치에 기록되는 시간에 맞추어 상기 목적 및 시간에 맞게 지향된 컴퓨터 프로그램에 의해서 제어됨은 자명하다. 상기 프로그램은 기록 매체에 기록될 수 있고 또한 시스템으로부터 분리될 수 있다. 상기 시스템은 LSI 칩의 단자들과 접속하는 단자들을 갖는 LSI 테스터 모듈 상에서 작동하는 제어 유닛을 포함할 수 있다.

본 명세서에서 설명되고 첨부된 청구 범위에 청구된 본 발명의 요지 및 영역을 벗어나지 않는 범위 내에서 본 기술에 자명한 변형이 부가될 수 있음을 주목해야 한다.

Claims (11)

1. 고장 지점을 식별하는 방법에 있어서,

   적어도 하나의 블럭을 포함하는 LSI의 입력 단자들을 통해서 복수의 테스트 벡터들을 선정된 순서로 순차적으로 입력하여 비정상적인 Iddq값을 발생시키는 테스트 벡터를 검출하는 단계,

   상기 테스트 벡터들 각각에 대한 논리 시뮬레이션으로, 상기 LSI의 각 블럭에 입력된 입력 논리를 알아내는 단계, 및

   상기 각 블럭에 대하여, 상기 비정상적인 Iddq값을 발생시킨 테스트 벡터에 대한 논리 시뮬레이션에 의해 결정된 블럭의 입력 논리, 및 상기 비정상적인 Iddq값을 발생시키지 않은 테스트 벡터에 대한 논리 시뮬레이션에 의해 결정된 블럭의 입력 논리에 기초한 논리 처리에 의해서, 해당 블럭 내에 결함이 포함되어 있는지의 여부를 판단하는 단계

   를 포함하는 고장 지점 식별 방법.
2. 제1항에 있어서, 상기 비정상적인 Iddq값을 발생시킨 테스트 벡터에 대한 논리 시뮬레이션에 의해 결정된 블럭의 입력 논리와 일치하는 블럭의 입력 논리가, 상기 비정상적인 Iddq값을 발생시키지 않은 테스트 벡터에 대한 논리 시뮬레이션에 의해 결정된 블럭의 입력 논리에 존재하지 않는 경우에, 상기 블럭은 결함을 포함하고 있는 것으로 판단하는 고장 지점 식별 방법.
3. 제1항에 있어서, 상기 LSI의 입력 단자를 거쳐 선정된 순서로 순차적으로 입력된 상기 테스트 벡터들 중 복수의 연속하는 테스트 벡터들이 비정상적인 Iddq값을 발생시키고, 상기 비정상적인 Iddq값을 발생시킨 상기 연속하는 테스트 벡터들에 대한 논리 시뮬레이션에 의해 결정된 입력 논리의 세트와 일치하는 블럭의 입력 논리의 세트가, 비정상적인 Iddq값을 발생시키지 않은 연속하는 테스트 벡터들에 대한 논리 시뮬레이션에 의해 결정된 입력 논리에 존재하지 않은 경우, 상기 블록은 결함을 포함하는 것으로 판단하는 고장 지점 식별 방법.
4. 고장 지점을 식별하는 방법에 있어서,

   블럭이 조합 회로이면 제2항의 방법에 의해서 상기 블럭이 결함을 포함하고 있는지를 검사하고, 상기 블럭이 순차 회로이면 제3항의 방법에 의해서 상기 블럭이 결함을 포함하고 있는지를 검사하는 고장 지점 식별 방법.
5. 제1항에 있어서, 상기 결함을 포함하고 있는 블럭의 고장 지점은 트랜지스터 레벨로 국소화(localize)되는 고장 지점 식별 방법.
6. 제1항에 있어서, 상위 계층의 블럭들에 대해 결함을 포함하고 있는 블럭을 식별한 후에, 하위 계층의 블럭들에 대해 결함을 포함하고 있는 블럭을 식별하는 고장 지점 식별 방법.
7. 고장 지점을 식별하는 방법에 있어서,

   LSI의 입력 단자들을 통해서 복수의 테스트 벡터들을 선정된 순서로 순차적으로 입력하여 비정상적인 Iddq값을 발생시키는 테스트 벡터를 검출하는 단계,

   결함이 있는 블럭들의 수를 추론하고, 상기 비정상적인 Iddq값들을 발생시킨 테스트 벡터들과 그(the corresponding) Iddq값들에 기초하여, 결함마다 어느 테스트 벡터들이 비정상적인 Iddq값을 유발시키는지를 알아내는 단계,

   상기 테스트 벡터들 각각에 대한 논리 시뮬레이션으로, 상기 LSI를 구성하는 각 블럭에 입력된 입력 논리를 알아내는 단계, 및

   상기 각 블럭에 대하여, 각 결함마다, 상기 비정상적인 Iddq값을 발생시킨 테스트 벡터에 대한 논리 시뮬레이션에 의해 결정된 블럭의 입력 논리, 및 상기 비정상적인 Iddq값을 발생시키지 않은 테스트 벡터에 대한 논리 시뮬레이션에 의해 결정된 블럭의 입력 논리에 기초한 논리 처리에 의해서, 해당 블록 내에 결함이 포함되어 있는지의 여부를 판단하는 단계

   를 포함하는 고장 지점 식별 방법.
8. LSI의 고장 지점을 식별하는 시스템에 있어서,

   테스트할 LSI를 장전하는 LSI 테스터 모듈,

   테스트 벡터 파일링 메모리 모듈,

   고장 블럭 추출 모듈, 및

   결함 트랜지스터 추출 모듈

   을 구비하며, 상기 고장 블럭 추출 모듈은,

   LSI의 입력 단자들을 통해서 복수의 테스트 벡터들을 선정된 순서로 순차적으로 입력하여 비정상적인 Iddq값을 발생시키는 테스트 벡터를 검출하는 단계,

   상기 테스트 벡터들 각각에 대한 논리 시뮬레이션으로, 상기 LSI의 각 블럭에 입력된 입력 논리를 알아내는 단계, 및

   상기 각 블럭에 대하여, 상기 비정상적인 Iddq값을 발생시킨 테스트 벡터에 대한 논리 시뮬레이션에 의해 결정된 블럭의 입력 논리, 및 상기 비정상적인 Iddq값을 발생시키지 않은 테스트 벡터에 대한 논리 시뮬레이션에 의해 결정된 상기 블럭의 입력 논리에 기초한 논리 처리에 의해서, 해당 블럭 내에 결함이 포함되어 있는지의 여부를 판단하는 단계

   를 통해서 동작을 행하는 LSI 고장 지점 식별 시스템.
9. LSI의 고장 지점을 식별하는 시스템에 있어서,

   테스트할 LSI를 장전하는 LSI 테스터 모듈,

   테스트 벡터 파일링 메모리 모듈,

   고장 블럭 추출 모듈, 및

   결함 트랜지스터 추출 모듈

   을 구비하며, 상기 고장 블럭 추출 모듈은,

   LSI의 입력 단자들을 통해서 복수의 테스트 벡터들을 선정된 순서로 순차적으로 입력하여 비정상적인 Iddq값을 발생시키는 테스트 벡터를 검출하는 단계,

   결함이 있는 블럭들의 수를 추론하고, 상기 비정상적인 Iddq값들을 발생시킨 테스트 벡터들과 그(the corresponding) Iddq값들에 기초하여, 결함마다 어느 테스트 벡터들이 비정상적인 Iddq값을 유발시키는지를 알아내는 단계,

   상기 테스트 벡터들 각각에 대한 논리 시뮬레이션으로, 상기 LSI를 구성하는 각 블럭에 입력된 입력 논리를 알아내는 단계, 및

   상기 각 블럭에 대하여, 각 결함마다, 상기 비정상적인 Iddq값을 발생시킨 테스트 벡터에 대한 논리 시뮬레이션에 의해 결정된 블럭의 입력 논리, 및 상기 비정상적인 Iddq값을 발생시키지 않은 테스트 벡터에 대한 논리 시뮬레이션에 의해 결정된 블럭의 입력 논리에 기초한 논리 처리에 의해서, 해당 블록 내에 결함이 포함되어 있는지의 여부를 판단하는 단계

   를 통해서 동작을 행하는 LSI 고장 지점 식별 시스템.
10. 고장 지점을 식별하는 방법에 있어서,

    LSI의 입력 단자들을 통해서 복수의 테스트 벡터들을 선정된 순서로 순차적으로 입력하여 비정상적인 Iddq값을 발생시키는 테스트 벡터를 검출하는 단계,

    결함이 있는 블럭들의 수를 추론하고, 상기 결함이 있는 블럭들의 수와 관련된 상기 비정상적인 Iddq값들을 발생시킨 테스트 벡터의 번호의 세트를 구하는 단계;

    상기 테스트 벡터들 각각에 대한 논리 시뮬레이션으로, 상기 LSI를 구성하는 각 블럭에 입력된 입력 논리를 알아내어, 상기 테스트 벡터를 입력했을 때의 테스트 벡터의 번호와 상기 각 블럭의 입력 논리로 구성된 덤프 리스트를 작성하는 단계, 및

    상기 각 블럭에 대하여, 각 결함마다, 상기 덤프 리스트의 입력논리 중에서, 상기 비정상적인 Iddq값을 발생시킨 테스트 벡터에 대한 논리 시뮬레이션에 의해 결정된 블럭의 입력 논리와 동일한 입력 논리가, 상기 비정상적인 Iddq값을 발생시키지 않은 테스트 벡터에 대한 논리 시뮬레이션에 의해 결정된 블럭의 입력 논리에 존재하지 않는 경우에, 그 블럭은 결함을 포함하는 것으로 판단함으로써, 결함을 포함하고 있는 블럭을 식별하는 단계

    를 포함하는 고장 지점 식별 방법.
11. LSI의 고장 지점을 식별하는 시스템에 있어서,

    테스트할 LSI를 장전하는 LSI 테스터 모듈,

    테스트 벡터 파일링 메모리 모듈,

    고장 블럭 추출 모듈, 및

    결함 트랜지스터 추출 모듈

    을 구비하며, 상기 고장 블럭 추출 모듈은,

    LSI의 입력 단자들을 통해서 복수의 테스트 벡터들을 선정된 순서로 순차적으로 입력하여 비정상적인 Iddq값을 발생시키는 테스트 벡터를 검출하는 단계,

    결함이 있는 블럭들의 수를 추론하고, 상기 결함이 있는 블럭들의 수와 관련된 상기 비정상적인 Iddq값들을 발생시킨 테스트 벡터의 번호의 세트를 구하는 단계;

    상기 테스트 벡터들 각각에 대한 논리 시뮬레이션으로, 상기 LSI를 구성하는 각 블럭에 입력된 입력 논리를 알아내어, 상기 테스트 벡터를 입력했을 때의 테스트 벡터의 번호와 상기 각 블럭의 입력 논리로 구성된 덤프 리스트를 작성하는 단계, 및

    상기 각 블럭에 대하여, 각 결함마다, 상기 덤프 리스트의 입력 논리 중에서, 상기 비정상적인 Iddq값을 발생시킨 테스트 벡터에 대한 논리 시뮬레이션에 의해 결정된 블럭의 입력 논리와 동일한 입력 논리가, 상기 비정상적인 Iddq값을 발생시키지 않은 테스트 벡터에 대한 논리 시뮬레이션에 의해 결정된 블럭의 입력 논리에 존재하지 않는 경우에, 그 블럭은 결함을 포함하는 것으로 판단함으로써, 결함을 포함하고 있는 블럭을 식별하는 단계

    를 통해서 동작을 행하는 LSI 고장 지점 식별 시스템.

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