JPH1038983A

JPH1038983A - 故障個所特定化方法

Info

Publication number: JPH1038983A
Application number: JP8216130A
Authority: JP
Inventors: Katsu Sanada; 克真田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-07-29
Filing date: 1996-07-29
Publication date: 1998-02-13
Anticipated expiration: 2016-07-29
Also published as: KR980010844A; US5944847A; KR100265546B1; JP3018996B2

Abstract

(57)【要約】【課題】故障個所特定化方法に於いて、様々な故障に
対して適用することができ、且つ故障個所を迅速に特定
できるようにする。【解決手段】ＬＳＩテスタ４は、装着されたＬＳＩ５
の入力端子に、テストベクタファイル１に格納されてい
るテストベクタを順次印加し、Ｉｄｄｑ値を測定する。
そして，Ｉｄｄｑ値に異常を発生させたテストベクタの
テストベクタ番号を故障ブロック抽出部２に渡す。故障
ブロック抽出部２は、論理シミュレーションを行うこと
により、テストベクタファイル１に格納されている各テ
ストベクタをＬＳＩ５の入力端子に入力した時の、ＬＳ
Ｉ５を構成する各ブロックの入力論理を求め、更に、各
ブロック毎に、テストベクタ番号と入力論理とを対応付
けたダンプリストを作成する。その後、各ブロックのダ
ンプリストとＬＳＩテスタ４から渡されたテストベクタ
番号とに基づいて故障ブロックを特定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＭＯＳＬＳＩに
於いて故障個所を特定する技術に関し、特に、静止状態
電源電流を利用して故障個所を特定する故障個所特定化
方法に関する。

【０００２】

【従来の技術】ＣＡＤを利用したシミュレーションによ
りＬＳＩの故障個所を特定する方法としては、従来、故
障辞書作成による故障シミュレーション方法やバックト
レース方法等が知られている。

【０００３】故障辞書作成による故障シミュレーション
方法は、図２７に示すように、正常なＬＳＩについてシ
ミュレーションを行うと共に、定義した各故障個所毎に
シミュレーションを行い、シミュレーション結果に違い
が出た場合、その時に定義している故障個所と、その時
に異常が発生した出力端子と、その出力端子の出力値
と、テストベクタとを対応付けて故障辞書に登録してお
く。そして、故障品の故障個所を特定する場合には、故
障品のデータ（異常が発生した出力端子，出力値，テス
トベクタ）と、故障辞書に登録されている各故障個所毎
のデータ（異常が発生した出力端子，出力値，テストベ
クタ）とを比較し、故障品のデータと一致するデータと
対応して登録されている故障個所を故障個所と推定す
る。

【０００４】バックトレース方法は、異常が発生した出
力端子、出力値、そしてテスタベクタ番号をもとに、出
力端子から入力端子方向へ論理を逆にトレースすること
により、故障個所を特定する方法である。即ち、ＬＳＩ
の入力端子より所定の信号を入力したとき、出力端子か
ら出力する信号が期待値と異なっていたとき、その出力
値と期待値の相違を利用して、出力端子から入力端子へ
向かって内部に拡散していく信号中から故障を伝播して
いる信号を抽出し、故障個所を推定する。その後、推定
した個所に故障を定義して、論理シミュレーションを行
い、実際の故障との一致を検証することにより故障個所
を特定する。通常、複数の出力異常個所を調査し、それ
らの組合わせにより疑似故障信号を限定しながら故障個
所を絞り込んでいくのが一般的である。

【０００５】

【発明が解決しようとする課題】上述した従来の技術に
は、次のような問題があった。

【０００６】故障辞書作成による故障シミュレーション
方法は、扱える故障モデルが単一縮退故障（Ｓｔｕｃｋ
−ａｔ−０，Ｓｔｕｃｋ−ａｔ−１）のみであり、多重
縮退故障やオープン故障はシミュレーションできない
為、故障個所の特定化という点からは一般的でなかっ
た。なぜならば、故障シミュレーションにて扱う故障
は、モデル化された論理故障のみだからである。更に、
この方法は、ＬＳＩを構成する全ての信号線に対して故
障を定義していかなければならない為、膨大なデータ量
となり実用的ではなかった。通常、定義する故障数は、
ＬＳＩを構成する回路素子数の３乗から４乗に比例す
る。

【０００７】バックトレース方法は、出力端子の情報の
みをデータとして使用する為、回路内部に幾つの故障が
発生しているか判断することができず、従って、多重故
障は扱えなかった。仮に多重値が判明したとしても、出
力端子での情報だけからは、どの出力情報が各故障個所
に対応するのか見当がつかない為、バックトレースを行
っても膨大な疑似故障が検出されるのみであり、故障個
所を特定することは全く不可能であった。

【０００８】更に、バックトレース方法は、順序回路の
存在が問題となる。ＬＳＩを構成する論理回路は大きく
分けて次の２種類の回路から構成される。順序回路と組
合わせ回路である。順序回路間に挟まれた組合わせ回路
を１つの独立した回路と考えて、その独立系の中で出力
から入力側へバックトレースしながら故障を伝播してい
ると思われる信号をシミュレーションによりある程度は
抽出できるが、順序回路はフィードバックループを考慮
しなければならない為、抽出は困難であった。

【０００９】即ち、順序回路は、“ある時刻に於ける出
力の論理が、それ以前の時刻に印加された入力信号に依
存する回路”である為、順序回路の出力がその順序回路
の入力にフィードバックされる場合に問題となった。図
２８に示すように、タイミング（ｎ）に於いては、順序
回路の入力端子には、タイミング（ｎ−１）での信号が
入力しており、更に、その信号はフィードバックループ
を構成する順序回路自身の出力に依存している。更に、
その入力信号は（ｎ−２）での入力信号に依存するとい
う複雑な関係になる。図２８に示すように、タイミング
（ｎ）に於いては、順序回路の入力端子には、自身の出
力信号をフィードバックしたタイミング（ｎ−１）での
信号及びタイミング（ｎ−２）の信号が入力される。従
って、タイミング（ｎ）に於いて組合わせ回路中に故障
を検出しても、その状態は順序回路の入力のタイミング
にあたる（ｎ−１）でのパターンに依存しており、更に
その状態は再度、前段の組合わせ回路を介した順序回路
自身に依存してくる。

【００１０】上述したように、論理に注目したバックト
レース検証は、フィードバックループの組合わせが複数
個存在した時、各順序回路間に存在する組合わせ回路が
故障の伝播を何度も繰り返す為、故障の伝播追跡が困難
となり、実用化できなかった。そのため、バックトレー
ス方法は、その手法のみで故障個所や故障ブロックを絞
り込むことを諦め、代わってＥＢＴ（Ｅｌｅｃｔｒｏｎ
ＢｅａｍＴｅｓｔｅｒ）のような物理解析方法とリ
ンクさせた、非接触による電位コントラスト像や論理動
作波形の取得により疑似故障個所を故障個所から消して
いく方法を取らざるを得なかった。

【００１１】そこで、本発明の目的は、様々な故障に対
して適用することができ、且つ故障個所を迅速に特定す
ることができる故障個所特定化方法を提供することにあ
る。

【００１２】

【課題を解決するための手段】ＣＭＯＳ論理回路は回路
内部に物理欠陥を有すると、一般的な傾向として“Ｉｄ
ｄｑ（ＱｕｉｅｓｅｎｔＶｄｄＳｕｐｐｌｙＣｕ
ｒｒｅｎｔ）”と称する静止状態電源電流に異常が現れ
る。従って、このＩｄｄｑ値異常は、ＬＳＩ回路内部の
物理故障を顕在化させるシグナルとみなすことができ
る。この記述は、Ｍ．Ｓａｎａｄａ“Ｅｖａｌｕａｔｉ
ｏｎａｎｄＤｅｔｅｃｔｉｏｎｏｆＣＭＯＳ−Ｌ
ＳＩｗｉｔｈＡｂｎｏｒｍａｌＩｄｄｑ”Ｍｉｃ
ｒｏｅｌｅｃｔｒｏｎｉｃｓａｎｄＲｅｌｉａｂｉ
ｌｉｔｙ，Ｖｏｌ．３５，Ｎｏ．３，ｐｐ．６１９〜６
２９，１９９５から明らかである。本発明は、上述した
性質を利用したものである。

【００１３】通常、ゲートアレイ品に代表されるＡＳＩ
Ｃ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎ
ｔｅｇｒａｔｅｄＣｉｒｃｕｉｔｓ）は、予め準備さ
れた“ブロック”と称する基本的な論理を構成する回路
を組合わせることで所望の電気回路を構成することによ
り実現される。

【００１４】本発明による故障個所の特定化方法は、上
述した設計方式により設計されたＬＳＩに適用するもの
であり、ＬＳＩの入力端子より入力するテストベクタに
従って変化する、“ブロック”と称するＬＳＩを構成す
る基本的論理回路単位での入力論理と、Ｉｄｄｑ値に異
常を発生させるテストベクタとを用いて故障ブロックを
抽出するものである。

【００１５】本発明は、上記目的を達成するため、ＬＳ
Ｉの入力端子に複数のテストベクタを所定の順番で順次
入力することにより、Ｉｄｄｑ値に異常を発生させるテ
ストベクタを検出し、論理シミュレーションを行うこと
により、前記ＬＳＩの入力端子に前記各テストベクタを
前記所定の順番で順次入力した時の、前記ＬＳＩを構成
する各ブロックに入力される入力論理を求め、前記各ブ
ロック毎に、Ｉｄｄｑ値に異常を発生させたテストベク
タが入力された時の入力論理と、Ｉｄｄｑ値に異常を発
生させなかったテストベクタが入力された時の入力論理
とに基づいた論理演算を行いそのブロックに故障を内蔵
しているか否かを判定することにより、故障を内蔵して
いるブロックを特定するようにしたものである。

【００１６】また、ブロックが組合せ回路である場合、
そのブロックに故障が内蔵されているか否かは例えば、
次のようにして判定する。Ｉｄｄｑ値に異常を発生させ
たテストベクタを前記ＬＳＩの入力端子に入力した時の
入力論理と一致する入力論理が、Ｉｄｄｑ値に異常を発
生させなかったテストベクタを前記ＬＳＩの入力端子に
入力した時の入力論理中に存在しない場合、そのブロッ
クに故障が内蔵されていると判定する。

【００１７】更に、ブロックが順序回路である場合は、
そのブロックに故障が内蔵されているか否かは、例え
ば、次のようにして判定する。所定の順番で順次入力さ
れるテストベクタの内の、連続した複数のテストベクタ
がＩｄｄｑ値に異常を発生させた場合は、その連続部分
に対応する入力論理の組と一致する入力論理の組が、Ｉ
ｄｄｑ値に異常を発生させない、連続するテストベクタ
と対応する入力論理中に存在するか否かを判定し、存在
しない場合はそのブロックが故障を内蔵していると判定
する。

【００１８】また、本発明は、多重故障を検出するた
め、ＬＳＩの入力端子に複数のテストベクタを所定の順
番で順次入力することにより、Ｉｄｄｑ値に異常を発生
させるテストベクタを検出し、Ｉｄｄｑ値に異常を発生
させたテストベクタと、その時のＩｄｄｑ値とに基づい
て故障の個数を推定すると共に、各故障毎に、どのテス
トベクタを印加した時にＩｄｄｑ値に異常が発生したの
かを求め、論理シミュレーションを行うことにより、前
記ＬＳＩの入力端子に前記各テストベクタを前記所定の
順番で順次入力した時の、前記ＬＳＩを構成する各ブロ
ックに入力される入力論理を求め、前記各ブロック毎
に、それぞれの故障について、Ｉｄｄｑ値に異常を発生
させたテストベクタが入力された時の入力論理と、Ｉｄ
ｄｑ値に異常を発生させなかったテストベクタが入力さ
れた時の入力論理とに基づいた論理演算を行いそのブロ
ックに故障を内蔵しているか否かを判定することによ
り、故障を内蔵しているブロックを特定するようにした
ものである。

【００１９】

【発明の実施の形態】次に本発明の実施の形態について
図面を参照して詳細に説明する。

【００２０】ＣＭＯＳ論理回路は、回路内部に物理欠陥
を有すると、一般的な傾向としてＩｄｄｑ（Ｑｕｉｅｓ
ｅｎｔＶｄｄＳｕｐｐｌｙＣｕｒｒｅｎｔ）と称
する論理の静止状態に於ける電源電流に異常値が現れ
る。図２は、物理故障の存在による貫通電流発生の様子
を示す説明図である。ＬＳＩの内部に物理故障が存在す
ると、任意のテストベクタにより設定された論理によ
り、その物理故障を介して、または、物理故障の影響を
受けているＶｄｄからＧＮＤへの貫通電流が発生する。
この物理故障を介した論理は、テストベクタの進行に伴
って出力端子へ伝播するが、出力端子に出力異常が発生
する場合と、出力異常が発生しない場合とがある。

【００２１】この違いは、図３に示すように、Ｉｄｄｑ
値異常発生回路の出力値とスレッショールド値（Ｖｔ
ｈ）との関係による。すなわち、図３（Ａ）に示すよう
に期待値“Ｌ”に対して、Ｉｄｄｑ値異常発生回路の出
力値がＶｔｈより低いならば正常論理として出力端子へ
伝搬し、Ｉｄｄｑ値異常発生回路の出力値がＶｔｈより
高いならば論理異常として出力端子ヘ伝搬し、出力異常
が検出される。また、図３（Ｂ）に示すように期待値
“Ｈ”に対して、Ｉｄｄｑ値異常発生回路の出力値がＶ
ｔｈより低いならば論理異常として出力端子へ伝搬し出
力異常が検出され、Ｉｄｄｑ値異常発生回路の出力値が
Ｖｔｈより高いならば、正常論理として出力端子へ正常
伝搬する。本発明は、この２つの何れの場合にも有効な
故障個所の特定化方法であり、Ｉｄｄｑ値の異常を利用
して故障個所を特定化するものである。

【００２２】ゲートアレイに代表されるＡＳＩＣ（Ａｐ
ｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒ
ａｔｅｄＣｉｒｃｕｉｔｓ）には、“ブロック”と称
する基本的な論理を構成する回路が用意されており、そ
れらを組合わせることにより所望の電気回路を実現する
ことができる。そのようなＡＳＩＣのＣＭＯＳ論理回路
に於ける故障個所の特定は、テストベクタ毎に変化する
各ブロックの論理シミュレーション情報と、Ｉｄｄｑ値
に異常を発生させるテストベクタとを用いることで可能
になる。以下図面を用いて詳細に説明する。

【００２３】図１は本発明の実施例のブロック図であ
り、テストベクタファイル１と、故障ブロック抽出部２
と、故障トランジスタ抽出部３と、ＬＳＩテスタ４とか
ら構成されている。

【００２４】テストベクタファイル１には、それぞれに
テストベクタ番号が付された複数のテストベクタが格納
されている。

【００２５】ＬＳＩテスタ４には、故障個所を特定する
必要のあるＬＳＩ５が装着される。ＬＳＩテスタ４は、
装着されたＬＳＩ５の入力端子に、テストベクタファイ
ル１に格納されているテストベクタを番号が若いものか
ら順次印加し、各テストベクタ毎のＩｄｄｑ値を測定す
る機能や、Ｉｄｄｑ値が所定値以上となる異常を発生さ
せたテストベクタのテストベクタ番号を抽出する機能
や、Ｉｄｄｑ値に異常を発生させたテストベクタのテス
トベクタ番号とＩｄｄｑ値とに基づいて故障個所の個数
を推定する機能や、各故障個所それぞれについてその故
障個所を原因とするＩｄｄｑ値の異常が何番のテストベ
クタを印加した時に発生したのかを推定し、各故障個所
毎にそれに関連するテストベクタ番号を組にして故障ブ
ロック抽出部２に出力する機能を有する。

【００２６】故障ブロック抽出部２は、論理シミュレー
ションを行うことにより、テストベクタファイル１に格
納されている各テストベクタをＬＳＩ５の入力端子に入
力した時の、ＬＳＩ５を構成する各ブロックの入力論理
（入力パターン）を抽出する機能や、ＬＳＩ５を構成す
るブロック毎に、テストベクタ番号と入力論理とを対応
付けたダンプリストを作成する機能や、各ブロックのダ
ンプリストとＬＳＩテスタ４から渡されたＩｄｄｑ値に
異常を発生させるテストベクタのテストベクタ番号とに
基づいて故障ブロックを特定する機能を有する。

【００２７】故障トランジスタ抽出部３は、故障ブロッ
ク抽出部２で特定された故障ブロックを対象にしてトラ
ンジスタレベルの故障個所を特定する機能を有する。

【００２８】次に本実施例の動作について説明する。

【００２９】試験者は、故障個所を特定する必要がある
ＬＳＩ５をＬＳＩテスタ４に装着した後、ＬＳＩテスタ
４を動作させる。

【００３０】これにより、ＬＳＩテスタ４は、図４の流
れ図に示すように、テストベクタファイル１からテスト
ベクタ番号「１」のテストベクタを読み込む（Ｓ１
１）。

【００３１】次いで、ＬＳＩテスタ４は、装着されてい
るＬＳＩ５の入力端子にテストベクタ番号「１」のテス
トベクタを印加し、Ｉｄｄｑ値を測定する（Ｓ１３）。
ここで、Ｓ１３で測定されるＩｄｄｑ値は、テストベク
タ番号「１」のテストベクタを印加したときに、ＬＳＩ
５を構成する各ブロックに発生するＩｄｄｑ値を合計し
たものである。また、Ｉｄｄｑ値は、正常品の場合、全
てのテストベクタに対して規格値（例えば、１μＡ程
度）以下となるが、故障品の場合、テストベクタのパタ
ーンによっては、規格値の数百倍から数千倍の値とな
る。

【００３２】その後、ＬＳＩテスタ４は、Ｉｄｄｑ値と
規格値とを比較することにより、Ｉｄｄｑ値に異常があ
るか否かを判断する（Ｓ１４）。つまり、Ｉｄｄｑ値が
規格値以上の場合、Ｉｄｄｑ値に異常があると判断す
る。

【００３３】そして、Ｉｄｄｑ値に異常がないと判断し
た場合（Ｓ１４がＮＯ）は、テストベクタファイル１か
ら次のテストベクタ番号「２」のテストベクタを読み込
み（Ｓ１１）、前述した処理と同様の処理を行う。ま
た、Ｉｄｄｑ値に異常があると判断した場合（Ｓ１４が
ＹＥＳ）は、現在、ＬＳＩ５の入力端子に印加している
テストベクタのテストベクタ番号「１」と、Ｓ１３で測
定したＩｄｄｑ値とを対にして記録した後（Ｓ１５）、
次のテストベクタ番号「２」のテストベクタをテストベ
クタファイル１から読み込み（Ｓ１１）、前述した処理
と同様の処理を行う。

【００３４】以上の処理をテストベクタファイル１に格
納されている全てのテストベクタについて行う。

【００３５】テストベクタファイル１に格納されている
全てのテストベクタについて上述した処理を行うと（Ｓ
１２がＮＯ）、ＬＳＩテスタ４は、Ｓ１５で記録してお
いたテストベクタ番号とＩｄｄｑ値との対に基づいてＬ
ＳＩ５が内蔵している故障個所の個数を推定し、各故障
毎に、何番のテストベクタを印加した時にＩｄｄｑ値に
異常が発生したのかを求める（Ｓ１６）。

【００３６】次いで、ＬＳＩテスタ４は、各故障に関係
するテストベクタ番号の組を故障ブロック抽出部２に渡
し（Ｓ１７）、その処理を終了する。

【００３７】今、例えば、テストベクタファイル１に格
納されている各テストベクタをＬＳＩ５の入力端子に順
次印加した時のＩｄｄｑ値が図５のグラフに示すものに
なったとする。尚、図５のグラフに於いて、横軸はテス
トベクタ番号を、縦軸はＩｄｄｑ値を示している。ま
た、テストベクタ番号ａ，ｂ，ｃのテストベクタが印加
された時のＩｄｄｑ値は、同一の値αである。

【００３８】この例の場合、テストベクタ番号ａ，ｂ，
ｃのテストベクタを印加した時のみ、Ｉｄｄｑ値に異常
が発生するので（Ｓ１４がＹＥＳ）、故障ブロック抽出
部２は、テストベクタ番号ａとＩｄｄｑ値α、テストベ
クタ番号ｂとＩｄｄｑ値α、テストベクタ番号ｃとＩｄ
ｄｑ値αを対応付けて記録する（Ｓ１５）。

【００３９】次いで、故障ブロック抽出部２は、故障個
所の個数を推定し、各故障毎に、何番のテストベクタを
印加した時にＩｄｄｑ値に異常が発生したのかを各故障
個所毎に求める（Ｓ１６）。この例の場合、異常となっ
たＩｄｄｑ値の値が全てαで等しいので、故障ブロック
抽出部２は、故障個所は１個所であると推定し、その故
障個所については、テストベクタ番号ａ，ｂ，ｃのテス
トベクタを印加した時にＩｄｄｑ値異常が発生したと認
識する。その後、故障ブロック抽出部２は、テストベク
タ番号ａ，ｂ，ｃを組にして故障ブロック抽出部２に渡
す（Ｓ１７）。

【００４０】また、例えば、テストベクタファイル１に
格納されている各テストベクタをＬＳＩ５の入力端子に
順次印加した時のＩｄｄｑ値が図６のグラフに示すもの
になったとする。つまり、テストベクタ番号ａ，ｅのテ
ストベクタを印加した時のＩｄｄｑ値が１ｍＡ、テスト
ベクタ番号ｂ，ｃのテストベクタを印加した時のＩｄｄ
ｑ値が４．５ｍＡ、テストベクタ番号ｄのテストベクタ
を印加した時のＩｄｄｑ値が３．５ｍＡになり、それ以
外のテストベクタ番号のテストベクタを印加した時のＩ
ｄｄｑ値が規格値以下であったとする。

【００４１】この例の場合、テストベクタ番号ａ，ｂ，
ｃ，ｄ，ｅのテストベクタを印加した時のみＩｄｄｑ値
に異常が発生するので（Ｓ１４がＹＥＳ）、故障ブロッ
ク抽出部２は、テストベクタ番号ａとＩｄｄｑ値「１ｍ
Ａ」、テストベクタ番号ｂとＩｄｄｑ値「４．５ｍ
Ａ」、テストベクタ番号ｃとＩｄｄｑ値「４．５ｍ
Ａ」，テストベクタ番号ｄとＩｄｄｑ値「３．５ｍ
Ａ」、テストベクタ番号ｅとＩｄｄｑ値「１ｍＡ」とを
対応付けて記録する（Ｓ１５）。

【００４２】次いで、故障ブロック抽出部２は、故障個
所の個数を推定し、各故障毎に、何番のテストベクタを
印加した時にＩｄｄｑ値に異常が発生したのかを各故障
個所毎に求める（Ｓ１６）。

【００４３】この例の場合、異なる異常Ｉｄｄｑ値が存
在するため、ＬＳＩテスタ４は、故障個所が複数（多重
故障）であると判断し、以下のような処理を行う。最初
に異常Ｉｄｄｑ値の分類を行う。分類を行うことによ
り、テストベクタ番号ｂ，ｃのテストベクタを印加した
時のＩｄｄｑ値が４．５ｍＡで最大であり、テストベク
タ番号ｄのテストベクタを印加した時のＩｄｄｑ値が
３．５ｍＡで次に大きく、テストベクタ番号ａ，ｅのテ
ストベクタを印加した時のＩｄｄｑ値が１ｍＡで最も小
さいと分類できる。このケースは「４．５ｍＡ＝３．５
ｍＡ＋１ｍＡ」と予想できる。つまり、３．５ｍＡの異
常Ｉｄｄｑ値を発生させる故障と、１ｍＡの異常Ｉｄｄ
ｑ値を発生させる故障とが存在し、テストベクタ番号
ｂ，ｃのテストベクタを印加した時に４．５ｍＡの異常
Ｉｄｄｑ値が発生するのは、この２つの故障による異常
Ｉｄｄｑ値が合算された為と考えることができる。以上
のことから、ＬＳＩ５内には２個所の故障が存在し、一
方の故障については、テストベクタ番号ａ，ｂ，ｃ，ｅ
のテストベクタを印加した時に１ｍＡの異常Ｉｄｄｑ値
が発生し、他方の故障については、テストベクタ番号
ｂ，ｃ，ｄのテストベクタを印加した時に３．５ｍＡの
異常Ｉｄｄｑ値が発生したと推定することができる。

【００４４】上述したようにして、テストベクタ番号
ａ，ｂ，ｃ，ｅを印加した時にＩｄｄｑ値が異常となる
故障と、テストベクタ番号ｂ，ｃ，ｄを印加した時にＩ
ｄｄｑ値が異常となる故障とが存在することを認識する
と、故障ブロック抽出部２は、テストベクタ番号ａ，
ｂ，ｃ，ｅを組にして故障ブロック抽出部２に渡すと共
に、テストベクタ番号ｂ，ｃ，ｄを組にして故障ブロッ
ク抽出部２に渡す（Ｓ１７）。

【００４５】次に故障ブロック抽出部２の動作について
説明する。

【００４６】故障ブロック抽出部２は、先ず、論理シミ
ュレーションを行い、テストベクタファイル１に格納さ
れている各テストベクタをＬＳＩ５の入力端子に印加し
た時の、ＬＳＩ５を構成する各ブロックＢ１，Ｂ２，
…，Ｂｎ，…（図７参照）の入力論理を求める（図１，
Ｓ１）。

【００４７】次いで、故障ブロック抽出部２は、ＬＳＩ
５を構成する各ブロックＢ１，Ｂ２，…，Ｂｎ，…毎
の、ダンプリストＤＬ１，ＤＬ２，…，ＤＬｎ，…を作
成する（Ｓ２）。ダンプリストＤＬ１，ＤＬ２，…，Ｄ
Ｌｎ，…は、図７に示すように、テストベクタ番号と、
そのテストベクタ番号のテストベクタが入力された時の
ブロックＢ１，Ｂ２，…，Ｂｎ，…の入力論理とが対応
して記録されている。

【００４８】その後、故障ブロック抽出部２は、各ブロ
ックＢ１，Ｂ２，…，Ｂｎ，…のダンプリストＤＬ１，
ＤＬ２，…，ＤＬｎ，…と、ＬＳＩテスタ４から渡され
たテストベクタ番号の組を用いて故障を内蔵するブロッ
クを特定し、特定したブロックを示す情報を故障トラン
ジスタ抽出部３に渡す（Ｓ３）。以下、Ｓ３の処理につ
いて、図８の流れ図を参照して詳細に説明する。

【００４９】Ｓ３に於いて、故障ブロック抽出部２は、
先ず、ＬＳＩテスタ４から渡されたテストベクタ番号の
組の内の、未処理の組を１つ選択する（Ｓ３１）。次い
で、ＬＳＩ５を構成するブロックの内の、ブロックＢ１
を処理対象にする（Ｓ３３，Ｓ３４）。

【００５０】その後、故障ブロック抽出部２は、ブロッ
クＢ１が組合せ回路であるのか順序回路であるのかを判
定し（Ｓ３６）、その判定結果と、Ｓ３１で選択したテ
ストベクタ番号の組と、ブロックＢ１に対応するダンプ
リストＤＬ１とに基づいてブロックＢ１に故障が内蔵さ
れているか否かを判断する（Ｓ３７，Ｓ３８）。ここ
で、組合せ回路は、その入力端子に信号が印加される
と、その論理が内部の回路を介して直接出力される形式
の回路であり、基本ゲート（ＡＮＤゲート，ＯＲゲー
ト，ＮＡＮＤゲート，インバータ回路等）の規模の小さ
な回路からＡＬＵ，ＡＤＤＥＲといった大きな規模の回
路まである。また、順序回路は、クロック信号に同期し
てデータが一旦、回路内部に蓄えられ、次のクロック信
号で出力されるといった形式の回路であり、フリップフ
ロップ，レジスタ，ラッチ回路等がある。尚、Ｓ３７の
処理については、後で詳細に説明する。

【００５１】ブロックＢ１が故障を内蔵していないと判
断した場合（Ｓ３８がＮＯ）は、次のブロックＢ２を処
理対象にして前述した同様の処理を行う（Ｓ４０，Ｓ３
４）。ブロックＢ１が故障を内蔵していると判断した場
合（Ｓ３８がＹＥＳ）は、ブロックＢ１を示す情報を、
Ｓ３１で選択したテストベクタ番号の組と対応付けて記
録し（Ｓ３９）、その後、次のブロックＢ２を処理対象
にして前述した処理と同様の処理を行う（Ｓ４０，Ｓ３
４）。

【００５２】上述した処理をＬＳＩ５内の全てのブロッ
クについて行うと（Ｓ３５がＮＯ）と、ＬＳＩテスタ４
から渡された未処理のテストベクタ番号の組を１つ選択
し（Ｓ３１）、前述した処理と同様の処理を行う。そし
て、ＬＳＩテスタ４から渡された全てのテストベクタ番
号の組について上述した処理を行うと（Ｓ３２がＮ
Ｏ）、Ｓ３９で記録しておいた情報（故障を内蔵してい
ると判断したブロックを示す情報とテストベクタ番号と
の対）を故障トランジスタ抽出部３に渡し（Ｓ４１）、
その処理を終了する。

【００５３】次に、Ｓ３７で行う処理について詳細に説
明する。図９は、Ｓ３６でブロックＢｊが組合せ回路で
あると判断された時のＳ３７の処理例を示す流れ図であ
り、図１０はブロックＢｊが順序回路であると判断され
た時のＳ３７の処理例を示す流れ図である。

【００５４】先ず、図９を参照して、ブロックＢｊが組
合せ回路であると判定された時の処理例について説明す
る。

【００５５】故障ブロック抽出部２は、現在処理対象に
しているブロックＢｊのダンプリストＤＬｊを取得する
（Ｓ５１）。次いで、ダンプリストＤＬｊに含まれてい
る入力論理の中から、図８のＳ３１で選択したテストベ
クタ番号の組に含まれているテストベクタ番号に対応す
る入力論理を取得する（Ｓ５２）。つまり、Ｉｄｄｑ値
に異常を発生させたテストベクタに対するブロックＢｊ
の入力論理を取得する。

【００５６】その後、ダンプリストＤＬｊの他の部分
に、Ｓ５２で取得した入力論理と同じ入力論理が存在す
るか否かを判断する（Ｓ５３）。そして、同じ入力論理
が存在する場合は、ブロックＢｊに故障が内蔵されてい
ないと判定し（Ｓ５４）、存在しない場合は、ブロック
Ｂｊに故障が内蔵されていると判定する（Ｓ５５）。こ
のように判定するのは、次の理由からである。組合せ回
路は、任意の入力論理に対して常に１つの内部論理しか
許されず、同じ入力論理が存在する場合は、ブロックが
物理故障を内蔵するか、内蔵しないかという選択肢に対
して、内蔵しないという選択肢が優先されるからであ
る。また、唯一そのテストベクタのみがＩｄｄｑ値異常
を発生している場合は、その現象を否定する事実が存在
しないからである。

【００５７】今、例えば、Ｓ５１で取得したブロックＢ
ｊのダンプリストＤＬｊが図１１に示すものであり、且
つ図８のＳ３１で選択したテストベクタ番号の組にはテ
ストベクタ番号ａのみが含まれていたとすると、テスト
ベクタ番号ａに対応する入力論理“０１１１１０００
１”と同じ入力論理が、Ｉｄｄｑ値に異常を発生させな
いテストベクタのテストベクタ番号と対応してダンプリ
ストＤＬｊに格納されていることから（Ｓ５３がＹＥ
Ｓ）、ブロックＢｊには故障が内蔵されていないと判定
される（Ｓ５４）。

【００５８】また、例えば、Ｓ５１で取得したブロック
ＢｊのダンプリストＤＬｊが図１２に示すものであり、
且つ図８のＳ３１で選択したテストベクタ番号の組には
テストベクタ番号ａのみが含まれていたとすると、テス
トベクタ番号ａに対応する入力論理“０１１１１０００
１”と同じ入力論理が、ダンプリストＤＬｊの他の部分
に格納されていないことから（Ｓ５３がＮＯ）、ブロッ
クＢｊには故障が内蔵されていると判定される（Ｓ５
５）。

【００５９】また、例えば、Ｓ５１で取得したブロック
ＢｊのダンプリストＤＬｊが図１３に示すものであり、
且つ図８のＳ３１で選択したテストベクタ番号の組が、
テストベクタ番号ａ，ｂ，ｃによって構成されていたと
する。図１３から分かるように、テストベクタ番号ａ，
ｂ，ｃに対応する入力論理は、全て“０１１１１０００
１”である。この例の場合、Ｉｄｄｑ値に異常を発生さ
せないテストベクタのテストベクタ番号と対応してダン
プリストＤＬｊに格納されていることから（Ｓ５３がＹ
ＥＳ）、ブロックＢｊには故障が内蔵されていないと判
定される（Ｓ５４）。

【００６０】また、例えば、Ｓ５１で取得したブロック
ＢｊのダンプリストＤＬｊが図１４に示すものであり、
且つ図８のＳ３１で選択したテストベクタ番号の組が、
テストベクタ番号ａ，ｂ，ｃによって構成されていたと
する。図１４から分かるように、テストベクタ番号ａ，
ｂ，ｃに対応する入力論理は、全て“０１１１１０００
１”である。この例の場合、テストベクタ番号ａ，ｂ，
ｃに対応する入力論理“０１１１１０００１”と同じ入
力論理が、ダンプリストＤＬｊの他の部分に格納されて
いないことから（Ｓ５３がＮＯ）、ブロックＢｊには故
障が内蔵されていると判定される（Ｓ５５）。

【００６１】また、例えば、Ｓ５１で取得したブロック
ＢｊのダンプリストＤＬｊが図１５に示すものであり、
且つ図８のＳ３１で選択したテストベクタ番号の組が、
テストベクタ番号ａ，ｂ，ｃによって構成されていたと
する。図１５から分かるように、テストベクタ番号ａ，
ｂ，ｃに対応する入力論理は、それぞれ“０１１１１０
００１”，“００１１１０００１”，“０００１１００
０１”である。この例の場合、テストベクタ番号ｂに対
応する入力論理“００１１１０００１”が、ダンプリス
トＤＬｊの他の部分にも格納されているので（Ｓ５３が
ＹＥＳ）、ブロックＢｊには故障が内蔵されていないと
判定される（Ｓ５４）。この例は、３つのテストベクタ
ａ，ｂ，ｃが１つの故障に対してＩｄｄｑ値異常を発生
させている。このことは、図１６に示すテストベクタと
故障個所との関係から明らかなように、Ｉｄｄｑ値異常
を発生させるテストベクタ番号ａ，ｂ，ｃのテストベク
タは、ブロックＢｊを構成する内部回路中の１個所の故
障個所に対して、Ｉｄｄｑ値異常を発生させる、同一論
理を設定していることを意味する。従って、上述した３
つの入力論理の内の少なくとも１つに於いて正常なテス
トベクタの入力論理と同一のものが存在するということ
は、故障個所に対して設定されている論理でＩｄｄｑ値
異常が発生していないことを意味し、更に、異なる３つ
の入力論理に対してＩｄｄｑ値異常を発生していないと
解釈されるため、仮定に対して矛盾を生じる。従って、
少なくとも１つの入力論理と同一の入力論理が存在した
時、このブロックは物理故障を内蔵していないと判定さ
れる。

【００６２】また、例えば、Ｓ５１で取得したブロック
ＢｊのダンプリストＤＬｊが図１７に示すものであり、
且つ図８のＳ３１で選択したテストベクタ番号の組が、
テストベクタ番号ａ，ｂ，ｃによって構成されていたと
する。図１７から分かるように、テストベクタ番号ａ，
ｂ，ｃに対応する入力論理は、それぞれ“０１１１１０
００１”，“００１１１０００１”，“０００１１００
０１”である。この例の場合、テストベクタ番号ａ，
ｂ，ｃ対応する入力論理“０１１１１０００１”，“０
０１１１０００１”，“０００１１０００１”がダンプ
リストＤＬｊの他の部分に存在しないことから（Ｓ５３
がＮＯ）、ブロックＢｊには故障が内蔵されていると判
定れる（Ｓ５５）。

【００６３】次に、図１０の流れ図を参照して、図８の
ステップ３６に於いてブロックＢｊが順序回路であると
判定された時のＳ３７の処理例について説明する。

【００６４】故障ブロック抽出部２は、現在処理対象に
しているブロックＢｊのダンプリストＤＬｊを取得する
（Ｓ６１）。次いで、図８のＳ３１で選択したテストベ
クタ番号の組の中に存在する、連続していないベクタ番
号に対応する入力論理をダンプリストＤＬｊから取得す
る（Ｓ６２）。その後、取得した入力論理と同一の入力
論理が、ダンプリストＤＬｊのＩｄｄｑ値に異常を発生
させていないテストベクタと対応する部分に存在するか
否かを判断する（Ｓ６３）。このＳ６３では、順序回路
を構成するデータ入出力部とデータ保持部との内の、デ
ータ入出力部に故障があるか否かを判定していることに
なる。

【００６５】そして、Ｓ６３で同一入力論理が存在して
いないと判断した場合、つまり、データ入出力部に故障
があると判断した場合は、ブロックＢｊに故障が内蔵さ
れていると判断する（Ｓ６７）。また、Ｓ６３で同一入
力論理が存在していると判断した場合、つまり、データ
入出力部に故障がないと判断した場合は、データ保持部
に故障があるか否かを調べるために、Ｓ６４以降の処理
を行う。

【００６６】Ｓ６４では、図８のＳ３１で選択したテス
トベクタ番号中に存在する連続するテストベクタ番号に
対応する入力論理をダンプリストＤＬｊから取得する。
次のＳ６５ではその連続部分と同じ入力論理の組が、ダ
ンプリストＤＬｊのＩｄｄｑ値に異常を発生させていな
いテストベクタと対応する部分に存在するか否かを判断
する（Ｓ６５）。このＳ６５では、順序回路のデータ保
持部に故障が存在するか否かを判断していることにな
る。

【００６７】そして、Ｓ６５で同一入力論理が存在する
と判断した場合は、ブロックＢｊに故障が内蔵されてい
ないと判定し（Ｓ６６）、同一入力論理が存在しないと
判断した場合は、ブロックＢｊに故障が内蔵されている
と判定する（Ｓ６７）。

【００６８】今、例えば、図１０のＳ６１で取得したブ
ロックＢｊのダンプリストＤＬｊが図１８に示すもので
あり、且つ図８のＳ３１で選択したテストベクタ番号の
組の中に連続するテストベクタ番号として「４１，４
２」が存在したとする。この例の場合、Ｓ６４の処理を
行うことにより取得される、テストベクタ番号「４１，
４２」に対応する入力論理は、それぞれ「“０１１１
１”，“０１１１０”」であり、それと同じ入力論理が
ダンプリストＤＬｊの正常な部分に存在するため、ブロ
ックＢｊには故障が内蔵されていないと判定する（Ｓ６
６）。

【００６９】また、例えば、図１０のＳ６１で取得した
ブロックＢｊのダンプリストＤＬｊが図１９に示すもの
であり、且つ図８のＳ３１で選択したテストベクタ番号
の組の中に連続するテストベクタ番号として「４１，４
２」が存在したとする。この例の場合、Ｓ６４の処理を
行うことにより取得される、テストベクタ番号「４１，
４２」に対応する入力論理は、それぞれ「“０１１１
１”，“０１１１０”」であり、それと同じ入力論理が
ダンプリストＤＬｊの正常な部分に存在しないため、ブ
ロックＢｊには故障が内蔵されていると判定する（Ｓ６
７）。

【００７０】また、例えば、図１０のＳ６１で取得した
ブロックＢｊのダンプリストＤＬｊが図２０に示すもの
であり、且つ図８のＳ３１で選択したテストベクタ番号
の組の中に連続するテストベクタ番号として「４１，４
２」と「５１，５２，５３，５４」とが存在したとす
る。この例の場合、Ｓ６４の処理を行うことにより取得
される、テストベクタ番号「４１，４２」に対応する入
力論理は、それぞれ「“０１１１１”，“０１１１
０”」であり、テストベクタ番号「５１，５２，５３，
５４」に対応する入力論理は、それぞれ「“０１１１
０”，“０１１００”，“０１１０１”，“１０００
０”」であり、テストベクタ番号「５１，５２，５３，
５４」に対応する入力論理と同じ入力論理がダンプリス
トＤＬｊの正常な部分に存在するため、ブロックＢｊに
は故障が内蔵されていないと判定する（Ｓ６６）。

【００７１】また、例えば、図１０のＳ６１で取得した
ブロックＢｊのダンプリストＤＬｊが図２１に示すもの
であり、且つ図８のＳ３１で選択したテストベクタ番号
の組の中に連続するテストベクタ番号として「４１，４
２」と「５１，５２，５３，５４」とが存在したとす
る。この例の場合、Ｓ６４の処理を行うことにより取得
される、テストベクタ番号「４１，４２」に対応する入
力論理は、それぞれ「“０１１１１”，“０１１１
０”」であり、テストベクタ番号「５１，５２，５３，
５４」に対応する入力論理は、それぞれ「“０１１１
０”，“０１１００”，“０１１０１”，“１０００
０”」であり、それらと同じ入力論理が、ダンプリスト
ＤＬｊの正常な部分に存在しないため、ブロックＢｊに
は故障が内蔵されていると判定する（Ｓ６７）。

【００７２】この判断理由を図２２に示す、基本的なデ
ータ保持部であるＤタイプフリップフロップ（ＤＦ／
Ｆ）を例に挙げて説明する。

【００７３】図２２は、１個のインバータ回路ＩＮＶ
と、２個の２入力のアンド回路ＡＮＤ１，ＡＮＤ２と、
２個の２入力のノア回路ＮＯＲ１，ＮＯＲ２とから構成
される２入力（Ｄ：Ｄａｔａ端子、ＣＬＫ：Ｃｌｏｃｋ
端子）、２出力（Ｑ，Ｑ＊）の端子群を有するＤＦ／Ｆ
の回路構成を示した図である（Ｑ＊はＱの反転論理を意
味する）。図２３は、その真理値表である。ＤＦ／Ｆに
於いて、Ｑ出力側のノア回路ＮＯＲ１が“Ｈ”出力にな
った時、つまり、図２３に示す真理値表のテストベクタ
番号「６」，「７」，「１０」，「１１」，「１２」，
「１３」に於いてＩｄｄｑ値に異常が発生したとする。

【００７４】その内の、テストベクタ番号「７」，「１
１」，「１３」に注目したとき、同様な入力論理がテス
トベクタ番号「３」，「５」，「９」に於いても設定さ
れている。しかしながら、これらテストベクタ番号
「３」，「５」，「９」の入力論理に於いては、Ｉｄｄ
ｑ値に異常は発生していない。その理由は、ＤＦ／Ｆ
は、クロック信号に同期してデータが一旦回路内部に蓄
えられ、次のクロック信号で出力するという回路形式の
為である。

【００７５】即ち、図２３の真理値表から明らかなよう
に、テストベクタ番号「７」，「１１」，「１３」に於
いて保持されている論理は、Ｑ出力側のノア回路ＮＯＲ
１が“Ｈ”出力、Ｑ＊出力側のノア回路ＮＯＲ２が
“Ｌ”出力となった論理であるのに対し、テストベクタ
番号「３」，「５」，「９」に於いて保持されている論
理は、Ｑ出力側のノア回路ＮＯＲ１が“Ｌ”出力、Ｑ＊
出力側のノア回路ＮＯＲ２が“Ｈ”出力となった論理で
あるためである。従って、Ｑ出力側のノア回路ＮＯＲ１
が“Ｈ”出力になった時、Ｉｄｄｑ値に異常が発生する
状態は、テストベクタ番号「７」，「１１」，「１３」
での保持状態で異常として検出されている。つまり、順
序回路における故障個所検出は、ＤＦ／Ｆへの論理の設
定と保持状態の入力論理を１つの組合せ群テストベクタ
番号〔６，７〕及び〔１０，１１，１２，１３〕として
調査しなければならない。即ち、順序回路の故障個所検
出は、以前の入力論理との組合せの群が正常なテストベ
クタでの入力論理の中に存在するかどうかを調査しなけ
れば、そのブロックに故障が存在するかどうかの判定が
なされないことになる。

【００７６】図１１は、ＬＳＩを階層別に分類し、故障
ブロックを絞り込む方法を示す図である。階層別ブロッ
ク構成は、設計時に使用されるライブラリと称する、予
め準備されている基本的な回路構成されたブロックの単
位で解析を行う方法が一般的であるが、大規模化された
ＬＳＩにおいては膨大なブロック数となることが予想さ
れる。従って、任意の大きさに再分割して、ＬＳＩ内部
のブロック構成を変える必要がある。その再構成で注意
すべきことは、１つの階層単位の中に組合せ回路と順序
回路を区別して階層分割しなければならないことであ
る。理由は、上述した組合せ回路と順序回路での演算処
理が異なる為である。

【００７７】図中、上位階層に於いては、組合せ回路と
順序回路とが混在している為、順序回路を境にして組合
せ回路を分割しやすい階層構成（ａ１，ａ２，ａ３）と
して故障個所の絞り込みを行っている。

【００７８】次に、故障が発生しているとして抽出され
た階層ブロックａ１において、階層ブロックａ１を構成
する階層構成（ｂ１，ｂ２，ｂ３）にて故障個所の絞り
込みを行う。そして、最後に最小単位である、“基本的
回路構成”でのブロック２ｂを抽出する。

【００７９】しかしながら、再構成した階層別ブロック
中にやむなく組合せ回路と順序回路とが混在する事態が
発生した場合は、その組合せ回路と順序回路が混在した
ブロックは、前述した順序回路と同一の演算処理を行う
ことにより故障個所を絞り込むことができる。

【００８０】次に、故障トランジスタ抽出部３について
説明する。故障トランジスタ抽出部３は、故障ブロック
抽出部２で抽出された故障ブロックに対してトランジス
タレベルの故障個所を絞り込む。ブロックは、一般に、
数トランジスタから数十トランジスタで構成される、Ｏ
Ｒ，ＮＯＲ，ＮＡＮＤ，ＡＮＤ，インバータ、フリップ
フロップ回路といった基本的な論理動作を単位とする機
能回路である。故障個所の絞り込み方法は、組合せ回
路、順序回路とも同じである。これらの基本論理回路
は、入力論理に同期してどのトランジスタがＯＮ／ＯＦ
Ｆしているか明確に判定できるため、論理シミュレーシ
ョンにより容易に故障トランジスタを抽出できる。以下
に基本的論理回路の１つである、２入力ナンド回路の例
を用いて説明する。

【００８１】図２５は、この２入力ＮＡＮＤの回路図で
あり、図２６は２入力ＮＡＮＤ回路の入力論理の全組合
せに注目した真理値表とＩｄｄｑ値との相関表である。
２入力にて構成する４つの入力論理の組合せ（ＴＶ１，
ＴＶ２，ＴＶ３，ＴＶ４）中、ＴＶ３（入力端子ＩＮ１
にＬｏｗレベル，入力端子ＩＮ２にＨｉｇｈレベルが入
力）にてＩｄｄｑ値異常が発生し、他の入力論理の組合
せ（ＴＶ１，ＴＶ２，ＴＶ４）は正常であったとする。
この情報を基に、故障トランジスタを抽出する手法を説
明する。通常、この故障トランジスタを抽出する方法
は、論理シミュレーションを用いて、各テストベクタに
てどのトランジスタがＯＮ／ＯＦＦしているかを検証す
ることにより実施する。

【００８２】図２５の２入力ＮＡＮＤの回路図に於い
て、テストベクタ（ＴＶ１，ＴＶ２，ＴＶ３，ＴＶ４）
に対する、Ｐチャネルトランジスタ１，２（以降、ＰＴ
ｒ１，ＰＴｒ２と記す）、Ｎチャネルトランジスタ１，
２（以降ＮＴｒ１，ＮＴｒ２と記す）のＯＮ／ＯＦＦ状
態は以下のようになる。

【００８３】ＴＶｎｏＰＴｒ１ＰＴｒ２ＮＴｒ１ＮＴｒ２Ｉｄｄｑ値ＴＶ１ＯＦＦＯＦＦＯＮＯＮ正常ＴＶ２ＯＦＦＯＮＯＮＯＦＦ正常ＴＶ３ＯＮＯＦＦＯＦＦＯＮ異常ＴＶ４ＯＮＯＮＯＦＦＯＦＦ正常

【００８４】更に、Ｉｄｄｑ値異常が発生する通路は、
２入力ＮＡＮＤ回路に於いて次のＡ，Ｂの２通りが考え
られる。

【００８５】Ａ．Ｖｄｄ→ＰＴｒ１→ＮＴｒ１→ＮＴｒ２→ＧＮＤＢ．Ｖｄｄ→ＰＴｒ２→ＮＴｒ１→ＮＴｒ２→ＧＮＤ

【００８６】これらの通路と上述のトランジスタのＯＮ
／ＯＦＦ状況との検証から、Ｉｄｄｑ値異常が発生する
通路をトランジスタのＯＮ／ＯＦＦ状況で書き表してみ
ると、通路Ａは、ＡＶｄｄ→ＰＴｒ１→ＮＴｒ１→ＮＴｒ２→ＧＮＤＴＶ１ＯＦＦＯＮＯＮ正常ＴＶ２ＯＦＦＯＮＯＦＦ正常ＴＶ３ＯＮＯＦＦＯＮ異常ＴＶ４ＯＮＯＦＦＯＦＦ正常となり、ＮＴｒ１が異常となり常にＯＮ状態の時、貫通
電流が流れる。

【００８７】また、Ｉｄｄｑ値異常が発生する通路Ｂ
は、ＢＶｄｄ→ＰＴｒ２→ＮＴｒ１→ＮＴｒ２→ＧＮＤＴＶ１ＯＦＦＯＮＯＮ正常ＴＶ２ＯＮＯＮＯＦＦ正常ＴＶ３ＯＦＦＯＦＦＯＮ異常ＴＶ４ＯＮＯＦＦＯＦＦ正常となり、ＰＴｒ２及びＮＴｒ１が異常となり、常にＯＮ
状態となった時、貫通電流が発生する。しかしながら、
ＴＶ１はＩｄｄｑ値は正常なため、ＰＴｒ２に物理故障
が内蔵していることと矛盾し、ＰＴｒ２は正常と判断さ
れる。

【００８８】以上、通路Ａ，Ｂの検証によりＮＴｒ１が
異常となり、常にＯＮ状態の時、貫通電流が発生するこ
とが判明される。

【００８９】以上は、４トランジスタ構成である２入力
ＮＡＮＤ回路についての例であるが、数十トランジスタ
にて構成された基本論理回路は、上述した検証と同様の
操作をコンピュータを用いた論理シミュレーションによ
り実施することにより、短時間で異常トランジスタを抽
出できる。

【００９０】

【発明の効果】以上説明したように、本発明は、Ｉｄｄ
ｑ値に異常が発生したという現象を利用して、故障個所
を絞り込むので、以下の効果がある。

【００９１】第１の効果は、テストベクタをＬＳＩの入
力端子に印加した時に、出力端子に異常が現れなかった
場合に於いても、故障個所を特定することができるとい
う点である。

【００９２】第２の効果は、容易に故障個所を絞り込む
ことができるという点である。つまり、Ｉｄｄｑ値に異
常を発生させたテストベクタと、ＬＳＩに各テストベク
タを入力した時の各ブロックの入力論理が分かれば、Ｌ
ＳＩの回路構成が分からなくとも故障個所を絞りこむこ
とができるので、容易に故障個所を絞り込むことができ
る。

【００９３】第３の効果は、単一縮退故障と共に、多重
故障やオープン故障を検出できるという点である。多重
故障により或る複数のＩｄｄｑ値に異常が発生した場
合、各故障個所に対して流れる貫通電流は一定のため、
テストベクタに対するＩｄｄｑ値を読み取るだけで何個
の故障個所が発生しているのかを推定でき、更に、その
各々に対して演算処理が可能なため、多重故障の場合に
於いても、故障個所を特定することができる。更に、Ｉ
ｄｄｑ値の異常として発覚するオープン故障は、その故
障の論理がオープン故障を介して貫通電流を発生させる
ためであり、また、Ｉｄｄｑ値の異常の発生の有無は印
加されるテストベクタに依存するため、オープン故障を
検出することができる。

【００９４】第４の効果は、高速に処理可能であるとい
う点である。本発明方法は、コンピュータが得意とする
論理演算処理を行うだけで良いので、高速に処理が可能
になる。また、ＬＳＩが大規模になったとしても、ブロ
ック単位での演算が可能ため、コンピュータ容量の影響
を受けないメリットがある。

【００９５】第５の効果は、順序回路についても、容易
に故障を内蔵しているか否かを判定できる点である。つ
まり、Ｉｄｄｑ値に異常を発生させたテストベクタと、
各ブロックの入力論理とに基づいて、故障を内蔵してい
るか否かを判定でき、フィードバックループを考慮する
必要がないためである。

【００９６】第６の効果は、異常の発生したＩｄｄｑ値
の大きさに関係しないという点である。故障個所の絞り
込みに必要なのは、Ｉｄｄｑ値に異常を発生させたテス
トベクタがどのテストベクタであるかという情報であ
り、Ｉｄｄｑ値の大きさに関係しないため、正常品とＩ
ｄｄｑ値が僅かにしか違わない故障品に於いても、故障
個所を特定することができる。

【図面の簡単な説明】

【図１】本発明の実施例のブロック図である。

【図２】物理故障の存在により貫通電流が発生する様子
を示した図である。

【図３】Ｉｄｄｑ値に異常が現れた時に、出力論理が正
常，異常になる場合を示した図である。

【図４】ＬＳＩテスタ４の処理例を示す流れ図である。

【図５】テストベクタ番号とＩｄｄｑ値との関係を示す
グラフである。

【図６】テストベクタ番号とＩｄｄｑ値との関係を示す
グラフである。

【図７】故障ブロック抽出部２の処理を説明するための
図である。

【図８】故障ブロック抽出部２の処理例を示す流れ図で
ある。

【図９】処理対象としているブロックが組合せ回路であ
る場合に於ける故障ブロック抽出部２の処理例を示す流
れ図である。

【図１０】処理対象としているブロックが順序回路であ
る場合に於ける故障ブロック抽出部２の処理例を示す流
れ図である。

【図１１】ブロックが組合せ回路である場合に於いて、
ブロックに故障が内蔵されていないと判定されるダンプ
リスト例を示した図である。

【図１２】ブロックが組合せ回路である場合に於いて、
ブロックに故障が内蔵されていると判定されるダンプリ
スト例を示した図である。

【図１３】ブロックが組合せ回路である場合に於いて、
ブロックに故障が内蔵されていないと判定されるダンプ
リスト例を示した図である。

【図１４】ブロックが組合せ回路である場合に於いて、
ブロックに故障が内蔵されていると判定されるダンプリ
スト例を示した図である。

【図１５】ブロックが組合せ回路である場合に於いて、
ブロックに故障が内蔵されていないと判定されるダンプ
リスト例を示した図である。

【図１６】テストベクタと故障個所との関係を示す図で
ある。

【図１７】ブロックが組合せ回路である場合に於いて、
ブロックに故障が内蔵されていると判定されるダンプリ
スト例を示した図である。

【図１８】ブロックが順序回路である場合に於いて、ブ
ロックに故障が内蔵されていないと判定されるダンプリ
スト例を示した図である。

【図１９】ブロックが順序回路である場合に於いて、ブ
ロックに故障が内蔵されていると判定されるダンプリス
ト例を示した図である。

【図２０】ブロックが順序回路である場合に於いて、ブ
ロックに故障が内蔵されていないと判定されるダンプリ
スト例を示した図である。

【図２１】ブロックが順序回路である場合に於いて、ブ
ロックに故障が内蔵されていると判定されるダンプリス
ト例を示した図である。

【図２２】Ｄタイプフリップフロップの回路図である。

【図２３】Ｄタイプフリップフロップの真理値表であ
る。

【図２４】ＬＳＩの階層別分割による故障ブロックの絞
り込み方法を説明するための図である。

【図２５】トランジスタレベルの故障個所の絞り込みを
説明するための回路図である。

【図２６】図２５に示した回路の真理値表である。

【図２７】故障辞書作成による故障シミュレーション方
式を説明するための図である。

【図２８】順序回路に入力する信号のフィードバックの
様子を示した図である。

【符号の説明】

１…テストベクタファイル２…故障ブロック抽出部３…故障トランジスタ抽出部４…ＬＳＩテスタ５…ＬＳＩ

Claims

【特許請求の範囲】

【請求項１】ＬＳＩの入力端子に複数のテストベクタ
を所定の順番で順次入力することにより、Ｉｄｄｑ値に
異常を発生させるテストベクタを検出し、論理シミュレーションを行うことにより、前記ＬＳＩの
入力端子に前記各テストベクタを前記所定の順番で順次
入力した時の、前記ＬＳＩを構成する各ブロックに入力
される入力論理を求め、前記各ブロック毎に、Ｉｄｄｑ値に異常を発生させたテ
ストベクタが入力された時の入力論理と、Ｉｄｄｑ値に
異常を発生させなかったテストベクタが入力された時の
入力論理とに基づいた論理演算を行いそのブロックが故
障を内蔵しているか否かを判定することにより、故障を
内蔵しているブロックを特定することを特徴とする故障
個所特定化方法。
【請求項２】Ｉｄｄｑ値に異常を発生させたテストベ
クタを前記ＬＳＩの入力端子に入力した時の入力論理と
一致する入力論理が、Ｉｄｄｑ値に異常を発生させなか
ったテストベクタを前記ＬＳＩの入力端子に入力した時
の入力論理中に存在しない場合、そのブロックに故障が
内蔵されていると判定することを特徴とする請求項１記
載の故障個所特定化方法。
【請求項３】所定の順番で順次入力されるテストベク
タの内の、連続した複数のテストベクタがＩｄｄｑ値に
異常を発生させた場合は、その連続部分に対応する入力
論理の組と一致する入力論理の組が、Ｉｄｄｑ値に異常
を発生させない、連続するテストベクタと対応する入力
論理中に存在するか否かを判定し、存在しない場合はそ
のブロックが故障を内蔵していると判定することを特徴
とする請求項１記載の故障個所特定化方法。
【請求項４】ブロックが組合せ回路である場合に於い
ては、請求項２記載の方法でそのブロックに故障が内蔵
されているか否かを判定し、ブロックが順序回路である場合に於いては、請求項３記
載の方法でそのブロックに故障が内蔵されているか否か
を判定することを特徴とする故障個所特定化方法。
【請求項５】故障を内蔵しているブロックに対してト
ランジスタレベルで故障個所の絞り込みを行うことを特
徴とする請求項１記載の故障個所特定化方法。
【請求項６】上位階層のブロックについて故障を内蔵
しているブロックを特定した後、故障を内蔵している上
位階層のブロックに対応する下位階層のブロックについ
て故障を内蔵しているブロックを特定することを特徴と
する請求項１記載の故障個所特定化方法。
【請求項７】ＬＳＩの入力端子に複数のテストベクタ
を所定の順番で順次入力することにより、Ｉｄｄｑ値に
異常を発生させるテストベクタを検出し、Ｉｄｄｑ値に異常を発生させたテストベクタと、その時
のＩｄｄｑ値とに基づいて故障の個数を推定すると共
に、各故障毎に、どのテストベクタを印加した時にＩｄ
ｄｑ値に異常が発生したのかを求め、論理シミュレーションを行うことにより、前記ＬＳＩの
入力端子に前記各テストベクタを前記所定の順番で順次
入力した時の、前記ＬＳＩを構成する各ブロックに入力
される入力論理を求め、前記各ブロック毎に、それぞれの故障について、Ｉｄｄ
ｑ値に異常を発生させたテストベクタが入力された時の
入力論理と、Ｉｄｄｑ値に異常を発生させなかったテス
トベクタが入力された時の入力論理とに基づいた論理演
算を行い、そのブロックが故障を内蔵しているか否かを
判定することにより、故障を内蔵しているブロックを特
定することを特徴とする故障個所特定化方法。