JP4805604B2 - 故障診断方法、故障診断装置、及び故障診断プログラム - Google Patents

Description

本発明は、集積回路の故障診断方法および故障診断装置、素子レベルの故障候補特定システム、並びに、集積回路の故障診断プログラムおよび該プログラムを記録した媒体に関し、特に、ＣＭＯＳ回路（ＣＭＯＳＬＳＩ）の故障診断において、故障を内蔵する任意の回路集合体の内部のトランジスタおよび配線で構成される素子レベルに対する故障箇所の特定を可能とする集積回路の故障診断技術に関する。

近年、ＬＳＩは大規模化および多層配線構造化が進み、故障箇所を特定するのが困難になっており、故障解析は膨大な工数を費やす傾向にある。そのため、故障診断と呼ぶ、ソフトウエアを用いて故障箇所候補を特定し、その故障箇所候補に対して物理解析を行う方式が主流になってきている。

図１〜図４は従来の故障診断方法の例を概念的に示す図であり、図１は論理情報を用いたバックトレース方式（バックトレース法）、図２は論理情報を用いた故障辞書方式（故障辞書法）、図３は異常電流が流れる論理パターンを用いて故障候補を特定する方式、そして、図４は故障の埋め込みによる電流異常を検出する故障モデル方式を示すものである。

故障を指摘する情報には論理情報および電流情報があり、その対象とする情報において診断方式が異なる。

前者の論理情報を用いて故障診断を行う代表的なものとしては、例えば、図１に示すような、故障箇所ＦＰ（Fault Pattern）に対応して異常となる出力期待値を起点とし（出力端子Pad(a)の期待値異常を検出し）、出力から入力方向へ逆論理展開して故障候補を検出するバックトレース方式がある（例えば、非特許文献１参照）。さらに、論理情報を用いて故障診断を行う代表的なものとしては、図２に示すような、故障ＦＰを埋め込んでシミュレーションを行い（故障を定義して故障信号の伝搬のシミュレーションを行い）、出力する論理と故障論理の一致から（出力端子Pad(a)およびPad(b)の出力状態を比較して）故障候補を特定する故障辞書方式がある（例えば、非特許文献１参照）。

後者の電流情報を用いて故障診断を行う代表的なものとしては、例えば、図３に示すような電流異常が物理欠陥の存在を指摘するシグナルであることを利用し、異常電流が流れる論理パターン（電流値Ｉ_DDQが異常を示すテストベクタ番号（ＴＶＮ）を印加したときのブロックの入力論理）を用いて故障候補を特定する方式がある（例えば、非特許文献２参照）。さらに、電流情報を用いて故障診断を行う代表的なものとしては、例えば、図４に示すような、故障を埋め込むことでシミュレーションを行い、電流値Ｉ_DDQの異常の発生を確認して故障候補を特定する（論理シミュレーションにより貫通電流通路を特定して「テストベクタ番号に対する故障箇所」の辞書を作成する）故障モデル方式がある（例えば、非特許文献３参照）。

また、従来、論理の識別は、出力電圧値（Ｖｏｕｔ）に対する論理の決定を閾値電圧（Ｖｔｈ）との比較においてなされていた。すなわち、Ｖｏｕｔ＜Ｖｔｈならば「０」論理とし、逆に、Ｖｏｕｔ＞Ｖｔｈならば「１」論理として処理され、次段の回路へ論理が展開されていた。

そして、従来、配線系のリーク故障箇所を特定する技術も知られている（例えば、非特許文献４および５参照）。

久慈憲夫（Norio Kuji）著、"故障診断手法とその動向（Fault Diagnostic Algorithms and their Trend）"、ＬＳＩテスティングシンポジウム／２０００会議録、pp. 64-69、（２０００年１１月） 真田克（Masaru Sanada）著、"A CAD-Based Approach to Fault Diagnosis of CMOS LSI with Single Fault Using Abnormal Iddq"、IEICE Trans. Fundamentals, Vol. E80-A, No. 10, pp. 1945-1954、（１９９７年１０月) アール・シー・アイトケン（R. C. Aitken）著、"A Comparison of Defect Models for Fault Location with Iddq Measurement"、Proc. IEEE International Test Conference, pp. 778-787、（１９９２年） ピー・マクスウェル他（P. Maxwell et al.）著、"Comparing Functional and Structural Tests"、Proc. IEEE International Test Conference, pp. 400-407、（２０００年） 真田克（Masaru Sanada）著、"EVALUATION AND DETECTION OF CMOS-LSI WITH ABNORMAL IDDQ"、Microelectron. Reliab., Vol.35, No.3, pp. 619-629、 （１９９５年）

上述した従来の故障診断は、セル間を接続する配線に対して故障候補を特定する診断方式であり、セルと呼ぶ基本的論理動作を実現する基本回路をベースとし、セル間を接続する配線系の故障やセルの故障候補を特定するに留まっていた。

そのため、セル内の素子レベルに展開した状態での故障箇所特定は、マニュアル操作によるトランジスタレベルの接続関係の理解とレイアウト図による素子インスタンス名の読み取りから、トランジスタと配線の接続関係を読み取り論理を確認しながら故障箇所を特定するものであった。

従来、セル内の素子レベルの故障診断がなされていなかった理由として、次の３点がある。

まず、第１の理由は、セルの回路規模（トランジスタの数：Ｔｒ数）が小さいものが多かったため、マニュアルによる故障箇所の絞込みにより対応が可能であったからである。次に、第２の理由は、素子認識の違いのため、セル単体が論理素子と見なせるのに対して、セル内のトランジスタ（Ｔｒ）はスイッチング素子のため、同一レベルで論理シミュレーションによる対応が困難であったからである。さらに、第３の理由としては、レイアウト認識の違いのためであり、セル間ネットがセグメント記載であるのに対してセル内ネットはポリゴン記載であり、データの取り扱いにおいて連続性を伴わないからである。

しかしながら、今日のＬＳＩの進展は、セルといえどもＴｒ数が５００個を超える規模もあるためマニュアル対応が困難になってきており、上記のセル間とセル内のデータ構造の違いを解決することで診断方式を開発する必要にせまられてきている。

さらに、出力電圧値（Ｖｏｕｔ）に対する論理の決定は、単に閾値電圧（Ｖｔｈ）との比較による論理の決定であるため、誤った診断結果になる場合もあった。

本発明は、上述した従来の集積回路の故障診断技術が有する課題に鑑み、素子レベルの故障候補を特定することのできる集積回路の故障診断方法および故障診断装置、素子レベルの故障候補特定システム、並びに、集積回路の故障診断プログラムおよび該プログラムを記録した媒体の提供を目的とする。

本発明の第１の形態によれば、複数の基本的論理を実現するセルにて構成された回路集合体内の故障箇所候補をレイアウト情報から特定し、前記レイアウト情報から特定された故障箇所候補に対して論理情報を用いて故障箇所候補を絞り込むことを特徴とする集積回路の故障診断方法が提供される。

本発明の第２の形態によれば、回路集合体内の故障箇所候補をレイアウト情報から特定し、前記レイアウト情報から特定された故障箇所候補に対して論理情報を用いて故障箇所候補を絞り込む集積回路の故障診断方法であって、前記レイアウト情報は、前記回路集合体内の拡散層、配線およびビアによる多角形の頂点座標の閉空間表示情報、物理解析により特定されたリーク故障に伴う物理現象の発覚箇所の情報、或いは、外観検査装置により特定された外観異常箇所の情報であることを特徴とする集積回路の故障診断方法が提供される。

本発明の第３の形態によれば、回路集合体内の故障箇所候補をレイアウト情報から特定し、前記レイアウト情報から特定された故障箇所候補に対して論理情報を用いて故障箇所候補を絞り込む集積回路の故障診断方法であって、前記論理情報を用いた故障箇所候補の絞り込みは、前記回路集合体の回路図上に前記故障箇所候補を組み込む段階と、前記回路集合体の各配線論理値を特定する段階と、前記論理を伝搬する段階と、前記回路集合体の出力端子に出力する論理値を特定する段階と、を備えることを特徴とする集積回路の故障診断方法が提供される。

本発明の第４の形態によれば、回路集合体内の故障箇所候補をレイアウト情報から特定し、前記レイアウト情報から特定された故障箇所候補に対して論理情報を用いて故障箇所候補を絞り込む集積回路の故障診断方法であって、前記回路集合体の入力配線が該回路集合体内部の配線と短絡故障を発生するとき、入力端子の論理が「１」の場合、該入力配線は高電位電源線を介した標準値を有するインピーダンスを付加することを特徴とする集積回路の故障診断方法が提供される。

本発明の第５の形態によれば、回路集合体内の故障箇所候補をレイアウト情報から特定し、前記レイアウト情報から特定された故障箇所候補に対して論理情報を用いて故障箇所候補を絞り込む集積回路の故障診断方法であって、前記回路集合体の入力配線が該回路集合体内部の配線と短絡故障を発生するとき、入力端子の論理が「０」の場合、該入力配線は低電位電源線を介した標準値を有するインピーダンスを付加することを特徴とする集積回路の故障診断方法が提供される。

また、本発明によれば、複数の基本的論理を実現するセルにて構成された回路集合体内の故障箇所候補をレイアウト情報から特定し、前記レイアウト情報から特定された故障箇所候補に対して論理情報を用いて故障箇所候補を絞り込む集積回路の故障診断方法により得られる前記絞り込まれた故障候補を、既存の物理解析により真の故障箇所および故障原因を特定するシステムに組み込むことを特徴とする素子レベルの故障候補特定システムが提供される。

さらに、本発明によれば、複数の基本的論理を実現するセルにて構成された回路集合体内の故障箇所候補をレイアウト情報から特定する手段と、前記レイアウト情報から特定された故障箇所候補に対して論理情報を用いて故障箇所候補を絞り込む手段と、を備えることを特徴とする集積回路の故障診断装置が提供される。

また、本発明によれば、コンピュータに、複数の基本的論理を実現するセルにて構成された回路集合体内の故障箇所候補をレイアウト情報から特定する手順と、前記レイアウト情報から特定された故障箇所候補に対して論理情報を用いて故障箇所候補を絞り込む手順と、を実行させ、得られる前記絞り込まれた故障候補から真の故障箇所および故障原因を特定することを特徴とする集積回路の故障診断プログラムが提供される。

さらに、本発明によれば、コンピュータに、複数の基本的論理を実現するセルにて構成された回路集合体内の故障箇所候補をレイアウト情報から特定する手順と、前記レイアウト情報から特定された故障箇所候補に対して論理情報を用いて故障箇所候補を絞り込む手順と、を実行させ、得られる前記絞り込まれた故障候補から真の故障箇所および故障原因を特定することを特徴とする集積回路の故障診断プログラムを記録した媒体が提供される。

本発明によれば、素子レベルの故障候補を特定することのできる集積回路の故障診断方法および故障診断装置、素子レベルの故障候補特定システム、並びに、集積回路の故障診断プログラムおよび該プログラムを記録した媒体を提供することができる。

以下、本発明に係る集積回路の故障診断方法および故障診断装置、素子レベルの故障候補特定システム、並びに、集積回路の故障診断プログラムおよび該プログラムを記録した媒体の実施例を、添付図面を参照して詳述する。

＜診断フロー＞
図５は、本発明において、ＬＳＩ全体から素子レベルの故障箇所候補を特定する故障診断処理の一例を示すフローチャートであり、図６はＳＣＡＮを用いた故障内蔵の回路群の特定を説明するための図である。

まず、ＬＳＩ全体（ＳＴ１）から、例えば、図６に示すように公知のＳＣＡＮチェーン（Scan-chain）を用いた回路を用いることにより、ＳＣＡＮで囲まれた組み合わせ回路群単位で故障内蔵の回路群を特定することができる（ＳＴ２）。

次に、特定された回路群に対して、この回路の入力と出力論理の情報を用いた公知の診断方式（ＳＴ３：バックトレース法や故障辞書法など）でさらに診断対象となる回路集合体を特定する（ＳＴ４）。なお、バックトレース法や故障辞書法は、セル間を接続する配線上の故障の識別に有効であるが、セル内の素子レベルに展開した診断を行うことはできなかった。

これに対して、本発明は、絞り込まれた回路集合体がセル単体もしくは複数セルの集合体としての規模であり、絞り込まれた回路集合体に対してこの回路内の素子レベルの故障診断を行うものである。

すなわち、まず、ステップＳＴ５において、回路集合体のレイアウト構造から主に配線系のリーク故障が発生する可能性のある箇所を特定し、次に、ステップＳＴ６に進んで、これらの故障候補箇所を診断対象となる回路集合体の回路図上に組み込み、さらに、ステップＳＴ７に進んで、論理シミュレーションを実施する。

また、ステップＳＴ８に進んで、診断結果と実故障の一致を調査し、そして、ステップＳＴ９に進んで、出力した論理と実際の故障論理が一致する箇所を確度の高い故障候補箇所として抽出する。

＜配線系のリーク故障箇所の特定の根拠＞
図７は従来の技術文献の一例におけるＩ_DDQ故障の比率を示す図であり、図８は従来の技術文献の他の例におけるＩ_DDQ故障中の配線系故障の比率を示す図である。図７は前述した非特許文献４中の図１ａに対応するものであり、図８は前述した非特許文献５中のデータをまとめたものに相当する。

配線系のリーク故障箇所の特定の根拠は、上記２件の論文（非特許文献４および５）に基づいている。

まず、図７に示されるように、非特許文献４において、著者らは自社の製品に対して４つのテスト（Ｉ_DDQテストおよび３種類の論理テスト：At-speed, Function, AC-Scan, および, Stuck-at Scan）を実施することで特定した３１４０個の故障ＬＳＩに対してその内訳を示した。

その結果、図７に示されるように、Ｉ_DDQ故障は、論理故障品の９７．６％であり、さらに、全体の故障品の９７．８％とほぼ故障品全体を占めていることが分かる。ここで、ＬＳＩは０．３５μｍ、３層配線、３．３Ｖ駆動品のＡＳＩＣ品であり、Ｉ_DDQ規格は５０μＡ（1327 vectors with 81% persuade-stuck-at coverage）である。ここで、Ｉ_DDQとは論理変遷が完了した静止状態における電源電流であり、故障に起因したリーク電流が流れればＩ_DDQ値が増加して故障を発見することができる。

次に、図８は、非特許文献５中のデータに基づいて、Ｉ_DDQ異常品の故障解析の結果からの故障モードの分類データを示すものである。対象としたＬＳＩは、最大３層構造品で、液晶塗布法を用いた解析結果である。

図８のデータから明らかなように、ビアオープン（Via-open）故障は３５％、配線短絡（配線-short）故障は２５％、さらに、配線オープン（配線-open）故障は２５％というように、全体の７５％が配線系故障で占められていることが分かる。そして、近年の〜１０層構造に至る多層配線構造化したＬＳＩにおいては、Ｉ_DDQ故障が占める配線系の割合はさらに増加しているものと考えられる。

以上のデータは、(1) 論理故障の大半がＩ_DDQ故障であること、および、(2) Ｉ_DDQ故障の３／４以上は配線系の故障（Via-open、配線-shortおよび配線-open）であること、を述べている。本発明は、これらのデータを背景にして素子レベルでの配線系に対する故障診断方式を確立するものである。

＜リーク故障箇所候補のレイアウトからの特定＞
図９はセル内レイアウト情報のＬＶＳ実施による多角形（ポリゴン）情報の特定を説明するための図である。

ＬＳＩのレイアウトおよび回路の一致検証は、公知のＬＶＳ（Layout Versus Schematic）により実施される。そして、ＬＶＳ結果から、特にセル内のレイアウト情報を抽出することができる。

すなわち、図９に示されるように、セル内のレイアウト情報は、拡散層、配線およびビア（ビアホール）によるポリゴン情報として取り出され、各エレメントは頂点座標の閉空間表示で出力される。具体的に、図９では、座標（20500, 15000）の開始位置（ＳＴＡＲＴ）から、座標（33000, 15000）、（33000, 20000）、（25500, 20000）等を順に結んで、座標（20500, 15000）の終了位置（ＥＮＤ）までの閉空間表示で出力される。

この情報を用いて、リーク故障となる可能性のあるレイアウト構造の特徴を有する箇所を取り出す。これらの箇所は、隣接ネット対、交差ネット対、および、ビアとそのビアを介した配線が接続するトランジスタである。

＜レイアウトデータ抽出の手段＞
データ抽出のための方法は２つあり、その１つは、ＬＳＩ全体から注目するセルのデータを取り出す方法であり、もう１つは、セルを指定して直接データを取り出す方法である。

まず、ＬＳＩ全体から注目するセルのデータを取り出す方法は、既存の診断ツールにより特定された複数セルが組み合わされた回路規模をベースとし、その回路内の各セルに対してデータを取得する方式である。なお、ＬＶＳは階層ＬＶＳに限定しているため、配線のインスタンス名はＬＳＩ全体として付けられている配線名と下に各セル内の配線のインスタンス名を付け加えることで固有名として定義される。

また、セルを指定して直接データを取り出す方法は、セル毎のＬＶＳ（Layout vs Schematic）結果を用いてレイアウトとインスタンス名の対応を取ることでデータを取得することができる。

＜配線系のリーク故障＞
上述したように、配線系のリーク故障にはビアやコンタクトのオープン故障、配線短絡故障および配線オープン故障がある。この内、レイアウト上から特定できる故障は、ビアオープン故障および配線短絡故障である。コンタクトオープン故障や配線オープン故障は、これらの故障が影響するトランジスタ電極のオープン故障として識別される。従って、全てのトランジスタに対する電極オープン故障としての診断で識別が可能になる。これらのデータは、診断フローのレイアウト故障候補リストファイル［．ｓｆｃ］（識別子）に収納される。

＜ビアオープン候補＞
図１０はビアを介して接続するトランジスタを特定する様子を示す図である。
ビアおよびビアを介した配線が接続するトランジスタのデータは、ビアオープン故障箇所を特定するために用いられる。

図１０において、配線ｌ０３に注目した時、この配線ｌ０３は３つのセグメントｌ０３−１、ｌ０３−２，ｌ０３−３に分かれており、セグメントｌ０３−１（以下、単にｌ０３−１とも記載し、他も同様とする。）は、Ｐチャネル型ＭＯＳトランジスタＰ１（Ｐ型トランジスタＰ１：以下、単にＰ１とも記載し、他も同様とする。）およびＮチャネル型ＭＯＳトランジスタＮ１（Ｎ型トランジスタＮ１：以下、単にＮ１とも記載し、他も同様とする。）からの出力配線がＰ３のＧ（ゲート）端子に入力している。

そして、セグメントｌ０３−１は、ビア「ａ」を介してｌ０３−２に分岐し、さらに、ｌ０３−２は、ビア「ｂ」を介してｌ０３−３に接続され、Ｎ３のＧ端子に入力している。このとき、ビア「ａ」の導通状態が影響を及ぼすトランジスタはＮ３であるため、ａが影響を与えるトランジスタをＮ３として識別する。

同様に、ビア「ｂ」は、ｂが影響を与えるトランジスタをＮ３として識別することで、ビアとトランジスタの関係を認識するようになっている。さらに、ビア「ｃ」は、ｃが影響を与えるトランジスタＰ４およびＮ４を識別し、ビア「ｄ」は、ｄが影響を与えるトランジスタＮ４を識別し、そして、ビア「ｅ」は、ｅが影響を与えるトランジスタＰ４を識別する。

＜隣接配線対および交差配線対候補＞
隣接ネット対および交差ネット対に関しては、セル毎にＬＶＳデータベースからネットのポリゴン情報を取り出し、その多角形の座標列を認識する。そして、各故障候補を取り出す。

［隣接ネット対］
図１１は隣接ネット対としての３種類のレイアウト構造を示す図である。
図１１（ａ）は、隣接ネットが並行してレイアウトされている場合であり、任意の間隔以内の重なり部が診断対象領域になる。図１１（ｂ）は、隣接ネットの端部間が隣接した場合であり、この間の重なり部を診断対象とする。図１１（ｃ）は、隣接ネットの端部が異なった列間で隣接する場合であり、任意の間隔以内の重なり部を診断対象とする。

さらに、上記重なり部の面積の大きいネット対が故障の可能性の高い箇所として識別される。

［交差ネット対］
図１２は交差ネット対としてのレイアウト構造を示す図である。
図１２に示されるように、例えば、１層目および２層目の上下配線層間の重なり箇所の存在が交差ネット対として認識される。

＜レイアウト情報により故障箇所候補の絞込みフロー＞
図１３はレイアウト情報により故障箇所候補の絞込みのＩＮ／ＯＵＴ関係を示す図である。

セル単位に限定したときは、直接候補を抽出することでリストを作成する。すなわち、図１３に示されるように、「レイアウト情報抽出プログラム（ｃｒ２ｄｅｆ）」ＢＬ４に入力されるデータとしては、例えば、「ＬＶＳ結果のデータベース」ＢＬ１、「コントロールファイル」ＢＬ２および「セル名」ＢＬ３であり、これらのデータを用いてレイアウトに起因する故障箇所候補を検索する。

検索結果としては、「プリミティブセル対応ＤＥＦファイル［．ＤＥＦ］（識別子）」ＢＬ５、「対応テーブル」ＢＬ６および「実行ログファイル」ＢＬ７、並びに、「隣接・交差ネットファイル［．ｓｆｅ］（識別子）」ＢＬ８が出力される。そして、「隣接・交差ネットファイル（レイアウト故障候補リスト）」ＢＬ８が診断用データとして用いられる。なお、上述した各ファイルの識別子等は、プログラム等に応じて任意に変化し得るのはいうまでもない。

＜出力結果＞
図１４はレイアウト情報により絞込まれたリーク故障候補の出力結果の一例を示す図であり、上述した手法により特定したレイアウト上のリーク故障候補（隣接・交差ネットファイル［．ｓｆｅ］）の出力結果の一例を示すものである。

図１４に示されるように、レイアウト情報により絞込まれたリーク故障候補の出力結果としては、例えば、順にＡｄｊｏｉｎ（隣接配線対），ｃｒｏｓｓ（交差配線対），Ｖｉａ（ビア番号とビアにつながるトランジスタ），…等である。

＜論理情報を用いた故障箇所候補の絞込み＞
次に、上述したレイアウト情報を用いて特定されたリーク故障候補を、回路図上に組み込んで論理シミュレーションにより論理故障候補を特定する。

＜論理テーブル＞
後に詳述するが、スイッチングレベルシミュレーション（ＳＬＳ：Switching-level Simulation）を実施するためには、トランジスタおよび配線間の接続情報が必要となるが、この情報は、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）データから取り出す。

図１５はＳＰＩＣＥデータから取り出したシミュレーション用論理テーブル（ＬＴ）の一例を説明するための図である。図１５において、ＳＰＩＣＥデータ中の矩形で囲った部分ＳＱ１がシミュレーション用データとして認識され、論理テーブル（Logic Table：以下、ＬＴとも記載する。）として用いられる。

ＬＴにおいて、横軸には、トランジスタの３つの端子、すなわち、Ｓ（ソース：Source），Ｇ（ゲート：Gate）およびＤ（ドレイン：Drain））が表示される。なお、図１５に示すＬＴでは、Ｂ（ベース：Base）は、本発明に直接関係しないので省略してある。

また、ＬＴにおいて、縦軸には、トランジスタ名が表示される。ここで、電源の識別に関して、Ｐ型トランジスタは高電位電源（ＶＤＤ）方向をＳ端子として識別し、また、Ｎ型トランジスタは低電位電源（ＧＮＤ）方向をＳ端子として識別することで、ＳＰＩＣＥ記述が一定でなくてもトランジスタ間の接続関係からＳ端子およびＤ端子を自動的に識別できるようになっている。

ところで、近年のＬＳＩのＳＰＩＣＥ記述には、トランジスタと共に、抵抗素子や容量素子の構成要素が記載されている。本実施例の集積回路の故障診断方法は、スタテイックな動作環境を前提としているため、抵抗素子はトランジスタのオン抵抗に比べて１桁以上小さいためショートとして扱い、また、容量素子は無視できるためオープンとして扱うことができる。

図１６はＳＰＩＣＥ記述でのトランジスタ以外のエレメント素子を再編集したＬＴの変遷図である。

図１６に示されるように、本実施例の集積回路の故障診断方法で使用するＬＴは、トランジスタ以外の素子に関して、抵抗素子（Ｒ１〜Ｒ６）はショートとし、且つ、容量素子（Ｃ１）はオープンとすることでＳＰＩＣＥ記述を再編集したものを用いるようになっている。具体的に、例えば、本故障診断方法で使用するＬＴにおいては、Ｐ型トランジスタＰ１およびＰ２のソース（Ｓ）は高電位電源線（ＶＤＤ）に接続され、Ｐ１のゲート（Ｇ）およびＮ型トランジスタＮ１のゲートは第１の入力端子Ｉｎ１に接続され、Ｐ２およびＮ２のＧは第２の入力端子Ｉｎ２に接続され、Ｎ２のＳは低電位電源線（ＧＮＤ）に接続され、Ｎ１のＳおよびＮ２のドレイン（Ｄ）は配線Ｌ７に接続され、そして、Ｐ１，Ｐ２およびＮ１のドレイン（Ｄ）は出力端子ＯＵＴに接続されることになる。

＜回路図上への故障箇所候補を組み込み＞
論理情報を用いた故障診断は、ＳＰＩＣＥデータから取り出したＬＴ中にリーク故障候補を組み込んで論理シミュレーションを実行するフローになる。

−短絡故障診断−
故障候補の組み込みは、短絡故障箇所候補に関しては対となる配線の一方側のインスタンス名を記載することで以下に説明する診断処理を行う。

図１７は２入力ＮＡＮＤ回路のＬＴへの短絡故障箇所の埋め込み例を説明するための図であり、Ｌ７とＩｎ２配線の短絡条件をＬＴに埋め込んだ記載テーブルを示すものである。

すなわち、図１６に示したＬＴにおいて、Ｉｎ２とＬ７が短絡（ショート）した場合には、図１７のＬＴ１に示されるように、Ｎ１のＳおよびＮ２のＤがＩｎ２に接続されることになるため、それぞれＮ１のＳおよびＮ２のＤの枠が「Ｌ７」から「Ｉｎ２」に変更される。

−ビアオープン故障診断−
ビアの場合は、ビアを介して接続するトランジスタの電極をオープンとすることで以下に説明する診断処理を行う。ビアオープン故障には、ビアが介するトランジスタ電極がゲート電極の場合と、ソース電極またはドレイン電極の場合とにより処理方法が異なる。

図１８は２入力ＮＡＮＤ回路のＬＴへのオープンビアを介して接続するゲート電極トランジスタの埋め込み例を説明するための図であり、ビアが介するトランジスタ電極がトランジスタＰ１のゲート電極の場合（前者の例）を示すものである。この場合、図１８のＬＴ２に示されるように、Ｐ１のＧはオープンとなるため、Ｐ１のＧの枠が空白（フローティング）とされ、後述する中間電位として認識して診断処理を行なう。

図１９は２入力ＮＡＮＤ回路のＬＴへのオープンビアを介して接続するソース電極トランジスタの埋め込み例を説明するための図であり、ビアが介するトランジスタ電極がトランジスタＰ１のソース電極の場合（後者の例）を示すものである。この場合、図１９のＬＴ３に示されるように、Ｐ１は全くトランジスタとして機能しないため、Ｐ１の全ての電極（Ｓ，Ｄ，Ｇ）に対応する枠を空白として診断処理を行なう。

＜論理シミュレーション＞
素子レベルの論理シミュレーションに対しては、ＳＬＳ（スイッチングレベルシミュレーション）を適用する。このＳＬＳは、複数のトランジスタにて構成された回路の論理をシミュレーションするためのツールであり、トランジスタのゲート（Ｇ）に印加する論理に同期してソース（Ｓ）およびドレイン（Ｄ）間が導通または非導通となるスイッチング動作を基礎とすることで、回路全体の接続関係から各ノードの論理を特定する方式である。

図２０は２入力ＮＡＮＤ回路を用いたＳＬＳによる論理の識別を説明するための図である。

まず、図２０のＳＴ０１に示されるように、入力端子（Ｉｎ１，Ｉｎ２）に対して論理（０，１）が入力されると、Ｐ型トランジスタＰ１およびＮ型トランジスタＮ２はソース−ドレイン（Ｓ−Ｄ）間がスイッチオンして導通状態となり、一方、Ｐ２およびＮ１はオフ状態になる。従って、出力端子ＯｕｔにはＶＤＤからＰ１を介して「１」が出力される。

また、ＳＴ１０に示されるように、（Ｉｎ１，Ｉｎ２）に対して（１，０）が入力すると、ＯｕｔにはＶＤＤからＰ２を介して「１」が出力され、さらに、ＳＴ００に示されるように、（Ｉｎ１，Ｉｎ２）に対して（０，０）が入力すると、ＯｕｔにはＰ１およびＰ２が導通して「１」が出力される。そして、ＳＴ１１に示されるように、（Ｉｎ１，Ｉｎ２）に対して（１，１）が入力すると、ＯｕｔにはＮ２およびＮ１が導通状態となってＧＮＤ電圧が出力され、「０」として認識される。

＜ＳＬＳによる回路内論理の特定例＞
図２１はＥＸＯＲ（Exclusive-OR）の回路図およびそのＬＴの関係を示す図であり、ＳＬＳによる回路内論理の特定をこのＥＸＯＲ回路を用いて説明する。

図２１に示されるように、ＥＸＯＲ回路は１１個のＰ型トランジスタ（Ｐ１〜Ｐ１１）および１１個のＮ型トランジスタ（Ｎ１〜Ｎ１１）で構成され、これらのトランジスタと電極への接続関係は、ＳＰＩＣＥデータから取得されてＬＴとして示される。

図２２はＳＬＳによるＥＸＯＲ回路の内部論理の特定を説明するための図であり、入力端子（Ｉｎ１，Ｉｎ２）に論理（１，１）が入力したときにおける内部論理の伝搬の様子を示すＬＴである。

ここで、図２２（ａ）は、（Ｉｎ１，Ｉｎ２）に（１，１）が入力した状態を示し、また、図２２（ｂ）は、入力端子の論理に同期して、Ｎ１およびＮ８が導通し、その影響でＰ１，Ｐ２，Ｐ３，Ｐ８，Ｐ９，Ｐ１０，Ｎ１，Ｎ３，Ｎ８，Ｎ９およびＮ１０の導通状態が決定され、ドレイン部に論理が設定された様子を示し、そして、図２２（ｃ）は、この変化を示している。

さらに、図２２（ｄ）は、Ｐ４，Ｐ１１，Ｎ４およびＮ１１のゲート論理が決定し、ドレイン部に論理が設定された様子を示し、図２２（ｅ）は、配線Ａ０６の論理が決定してＯＵＴ端子となるトランジスタＰ７およびＮ７のドレインに「０」が出力される様子を示している。

まず、図２２（ａ）に示されるように、（Ｉｎ１，Ｉｎ２）に（１，１）が入力すると、Ｎ１，Ｎ２，Ｎ８およびＮ９のＧを「１」とする。なお、各ＬＴにおいて、ＶＤＤは「１」とし、ＧＮＤは「０」とする。

次に、図２２（ｂ）に示されるように、Ｎ１，Ｎ２，Ｎ８およびＮ９のＧが「１」となって導通状態（オン）になることで、Ｎ１のＤ，Ｐ１のＤおよびＰ３のＧは「Ａ０１」から「０」となり、Ｎ２のＳおよびＮ３のＤは「Ａ０３」から「Ａ０２」となり、Ｎ８のＤ，Ｎ１０のＧ，Ｐ８のＤおよびＰ１０のＧは「Ａ０８」から「Ａ０９」となり、そして、Ｎ９のＳおよびＮ１０のＤは「Ａ０８」から「Ａ０９」になる。

さらに、図２２（ｃ）に示されるように、Ｎ２のＳ，Ｄ，Ｎ３のＤ，Ｎ４のＧ，Ｐ２のＤ，Ｐ３のＤおよびＰ４のＧは「Ａ０２」から「１」となり、また、Ｎ９のＳ，Ｎ１０のＤ，Ｎ１１のＧ，Ｐ９のＤ，Ｐ１０のＤおよびＰ１１のＧは「Ａ０９」から「１」になる。

また、図２２（ｄ）に示されるように、Ｎ４のＤ，Ｎ６のＤ，Ｐ４のＤおよびＰ６のＧは「Ａ０４」から「０」となり、さらに、Ｎ５のＧ，Ｎ１１のＤ，Ｐ５のＧおよびＰ１１のＤは「Ａ１０」から「０」になる。

そして、図２２（ｅ）に示されるように、Ｐ５のＤおよびＰ６のＳは「Ａ０５」から「１」になる。ここで、Ｐ６のＧは「１」であるためＰ６はオンになって「Ａ０６」は「１」となり、Ｎ７のＧが「１」となることで、Ｎ７がオンしてＯＵＴには「０」が出力される。

以上、述べたように、ＳＬＳは簡易な方式で内部論理状態を取得することができる。
＜論理の特定＞
論理は、各Ｐ型トランジスタ群およびＮ型トランジスタ群が他トランジスタ群の配線が合流する地点に仮想素子を設けることで認識される。

図２３は２入力ＮＡＮＤ回路における仮想素子の定義例を説明するための図である。なお、図２３に示す回路は、図２０に示す２入力ＮＡＮＤの回路と同じものである。

図２３に示されるように、各Ｐ型トランジスタ群（Ｐ１，Ｐ２）およびＮ型トランジスタ群（Ｎ１，Ｎ２）のドレイン電極からの配線が合流する位置に仮想素子ＳＥを設け、仮想素子ＳＥの出力を２入力ＮＡＮＤ回路の出力端子ＯＵＴとする。

仮想素子ＳＥは、トランジスタレベルで構成された論理判定を行なう際に、Ｐ型トランジスタ郡およびＮ型トランジスタ郡から合流する複数の入力論理に対して出力論理を判定し、この論理を次段回路へ伝えるためのプログラム上の処理の容易化を行うためのものである。なお、仮想素子における論理の判定は、予め決定した論理の優劣関係から判定する。

ここで、入力論理の組み合わせに対して判定する優劣関係は、次に示す正常な論理の組み合わせ２種類と故障に起因する論理の組み合わせ３種類の５種類ある。

−正常な論理状態−
(1) 「１」と「ＨＺ（高インピーダンス）」の場合、仮想素子からの出力論理は１が出力する。
(2) 「０」と「ＨＺ」の場合、仮想素子からの出力論理は０が出力する。

−故障に起因する論理状態−
(3) 少なくとも１個の入力が不定論理の場合、仮想素子からの出力論理は不定論理が出力する。

(4) 「０」と「１」の場合、ＶＤＤ電源→Ｐ型トランジスタ群→仮想素子→Ｎ型トランジスタ群→ＧＮＤ電源間に貫通電流が流れるため、仮想素子からの出力は、Ｐ型トランジスタ群のインピーダンス値をＲｐとし、Ｎ型トランジスタ群のインピーダンス値をＲｎとし、仮想素子の出力電圧値をＶｏｕｔとすると、
Ｖｏｕｔ＝｛Ｒｎ／（Ｒｎ＋Ｒｐ）｝・ＶＤＤ
となり、貫通回路網のインピーダンス値に起因する電圧値が出力される。なお、出力電圧値は、閾値電圧（Ｖｔｈ）と比較され論理値が決定される。

(5) 全ての入力が「ＨＺ」の場合、仮想素子からの出力論理は「ＨＺ」になる。
図２４は仮想素子における出力論理を判定するための入力論理の優劣関係を示す組み合わせ図であり、上記の関係をマトリクス状に表示した論理値の組み合わせ図である。図２４において、縦方向および横方向はそれぞれ仮想素子（ＳＥ）に入力する信号の論理状態を示している。

図２４において、「ｗｅａｋ１」および「ｗｅａｋ０」は後述する中間電位近傍の論理であり、「ｗｅａｋ１」はＶｔｈ（閾値電圧）より大となる論理を示し、また、「ｗｅａｋ０」はＶｔｈより小となる論理を示している。また、「Ｃｈａｒｇｅ１」および「Ｃｈａｒｇｅ０」は、後述する入力論理の変遷において、任意の入力論理以前の論理にて印加された論理が保持されている状態を意味し、「Ｃｈａｒｇｅ１」は「１」が保持された論理状態を示し、また、「Ｃｈａｒｇｅ０」は「０」が保持された論理状態を示している。

＜インピーダンス値の算出（Ｚ計算）＞
次に、インピーダンス値の算出について述べる。インピーダンス値は、ＳＰＩＣＥデータに記載されたトランジスタのゲート長の値（Ｌ値）およびトランジスタのゲート幅の値（Ｗ値）を用いて算出する。

図２５はＳＰＩＣＥデータから取り出したインピーダンス換算を行うためのトランジスタ毎のＬ値およびＷ値のテーブルの一例を説明するための図である。図２５において、ＳＰＩＣＥデータ中の矩形で囲った部分ＳＱ２がトランジスタ毎のＬ値およびＷ値を特定してインピーダンス換算を行うために使用される。

１個のＮ型トランジスタおよび１個のＰ型トランジスタで構成されたインバータ回路は、Ｖｔｈ＝１／２・ＶＤＤとなるようにレイアウトが調整されているため、Ｎ型トランジスタおよびＰ型トランジスタのインピーダンス値は等しい。具体的に、図２５では、Ｌ＝０．１０μｍ，Ｗ＝１．２０μｍとなるＮ型トランジスタ（ＭＮ５，ＭＮ１１）、および、Ｌ＝０．１０μｍ，Ｗ＝１．９２μｍとなるＰ型トランジスタ（ＭＰ５，ＭＰ１１）を基準（インピーダンス比率＝１）とする。

そして、上記データに基づいて、Ｌ／Ｗ値が等しいＮ型トランジスタおよびＰ型トランジスタのインピーダンス比を算出することで、ＬＳＩ上で使用されている全てのトランジスタのインピーダンス値を特定することができる。このような換算を行なう理由は、電子と正孔とでは移動度に２〜３倍程度の差があるため、同一レイアウト構造では静特性にその移動度の差が現れるためである。この記述は、後述するＳＬＳを実行するための基本設定ファイルに入力する。

＜ゲート電圧が中間電位の時のインピーダンス値の算出＞
上記した論理の特定において仮想素子の出力電圧値（Ｖｏｕｔ）に対する論理は次段の回路へ論理が展開されるが、以下に説明するトランジスタの動作特性解析よりＶｏｕｔ値がＶｔｈ値に近い時、「０」および「１」のみの判定は誤った診断結果になる。そこで、本実施例では、Ｖｏｕｔ値がＶｔｈ値に近い時には、「ｗｅａｋ」という論理を定義する。

ここで、ｗｅａｋ値は、ゲート端子に入力するトランジスタのインピーダンス値を正常時のインピーダンス値のｎ倍とすることで論理の伝搬を実施する。このようなｗｅａｋ論理を定義することにより実動作に近い論理の算出が可能になる。

以下に、まず、ｗｅａｋ論理の設定について述べ、次に、ｗｅａｋ論理を導入した背景について述べる。その後、実際の故障に対する診断へ適用した事例を述べる。

＜ｗｅａｋ論理とｎ倍の関係＞
ＣＭＯＳ回路における論理は、「０」，「１」，「ＨＺ」（高インピーダンス）および「Ｘ」（不定論理）に分類される。しかしながら、故障に起因して貫通電流をもたらす回路は中間電位を伴う動作が存在する。この中間電位を識別する論理として、ｗｅａｋと呼ぶ論理を定義する。

このｗｅａｋ論理値は、インバータ回路のＶｉｎ−Ｖｏｕｔ特性およびＶｉｎ−Ｉｄｄ特性におけるＩｄｄ（ｍａｘ）±５０％の範囲内とする。さらに、このｗｅａｋ論理がゲート端子に入力するトランジスタのインピーダンス値を、正常時のインピーダンス値のｎ倍に設定する。このｎ倍は、トランジスタのＩｄｓ−Ｖｄｓ特性から決定される飽和領域での動作点のＶｄｓ／Ｉｄｓ値を非飽和領域での動作点でのＶｄｓ／Ｉｄｓ値で割った値である。この設定の理由は、後に詳述する。

−２つのｗｅａｋ論理−
まず、ｗｅａｋ論理を２つの論理に分離した場合を説明する。
図２６は中間電位近傍をｗｅａｋ論理と定義して２つの論理に分離した場合を説明するための図であり、ｗｅａｋ論理とゲート端子へ入力した時の正常状態に対するインピーダンス値の倍率を示している。

図２６に示されるように、２つのｗｅａｋ論理は、中間電位近傍を次のｗｅａｋ１およびｗｅａｋ０に分離する。

ｗｅａｋ１は、中間電圧値がＶｔｈ＋１５％〜Ｖｔｈ＋０％のときであり、Ｐ型トランジスタ（ＰｃｈＴｒ）およびＮ型トランジスタ（ＮｃｈＴｒ）のインピーダンス（Ｚ）はｎ倍するものと定義し、さらに、
ｗｅａｋ０は、中間電圧値がＶｔｈ＋０％〜Ｖｔｈ−１５％のときであり、Ｐ型トランジスタおよびＮ型トランジスタのインピーダンスはｎ倍するものと定義する。

ここで、ｎは任意の値であり、プロセスやデザインルール等により異なる。なお、以下の説明では、単に一例として、ｎ＝５の場合を説明しているが、例えば、ｎ＝７，９，…，数十等の様々な値をとり得る。後述する故障診断例において、これらの設定が実際の故障モードを再現していることを示す。

−３つのｗｅａｋ論理−
次に、ｗｅａｋ論理を３つの論理に分離した場合を説明する。
図２７は中間電位近傍をｗｅａｋ論理と定義して３つの論理に分離した場合を説明するための図であり、ｗｅａｋ論理とゲート端子へ入力した時の正常状態に対するインピーダンス値の倍率を示している。

図２７に示されるように、３つのｗｅａｋ論理は、中間電位近傍を次のｗｅａｋ１，ｗｅａｋおよびｗｅａｋ０に分離する。

ｗｅａｋ１は、中間電圧値がＶｔｈ＋１５％〜Ｖｔｈ＋５％のときであり、Ｐ型トランジスタのインピーダンス（Ｚ）は（ｎ＋１）倍し、Ｎ型トランジスタのインピーダンスは（ｎ−１）倍するものと定義し、
ｗｅａｋは、中間電圧値がＶｔｈ＋５％〜Ｖｔｈ−５％のときであり、Ｐ型トランジスタおよびＮ型トランジスタのインピーダンスはｎ倍するものと定義し、そして、
ｗｅａｋ０は、中間電圧値がＶｔｈ−５％〜Ｖｔｈ−１５％のときであり、Ｐ型トランジスタのインピーダンスは（ｎ−１）倍し、Ｎ型トランジスタのインピーダンスは（ｎ＋１）倍するものと定義する。

ここで、ｎは任意の値であり、プロセスやデザインルール等により異なるのは前述した通りである。なお、後述する故障診断例において、これらの設定が実際の故障モードを再現したが、上述の２つのｗｅａｋ論理の設定と結果的に大きな差はでていないため、診断例は省略する。

−５つのｗｅａｋ論理−
さらに、ｗｅａｋ論理を５つの論理に分離した場合を説明する。
図２８は中間電位近傍をｗｅａｋ論理と定義して５つの論理に分離した場合を説明するための図である。

図２８に示されるように、５つのｗｅａｋ論理は、中間電位近傍を次のｗｅａｋ１＋，ｗｅａｋ１＋，ｗｅａｋ，ｗｅａｋ０およびｗｅａｋ０−に分離する。

ｗｅａｋ１＋は、中間電圧値がＶｔｈ＋２０％〜Ｖｔｈ＋１０％のときであり、Ｐ型トランジスタのインピーダンス（Ｚ）は（ｎ＋２）倍し、Ｎ型トランジスタのインピーダンスは（ｎ−２）倍するものと定義し、
ｗｅａｋ１は、中間電圧値がＶｔｈ＋１０％〜Ｖｔｈ＋５％のときであり、Ｐ型トランジスタのインピーダンスは（ｎ＋１）倍し、Ｎ型トランジスタのインピーダンスは（ｎ−１）倍するものと定義し、
ｗｅａｋは、中間電圧値がＶｔｈ＋５％〜Ｖｔｈ−５％のときであり、Ｐ型トランジスタおよびＮ型トランジスタのインピーダンスはｎ倍するものと定義し、
ｗｅａｋ０は、中間電圧値がＶｔｈ−５％〜Ｖｔｈ−１０％のときであり、Ｐ型トランジスタのインピーダンスは（ｎ−１）倍し、Ｎ型トランジスタのインピーダンスは（ｎ＋１）倍するものと定義し、そして、
ｗｅａｋ０−は、中間電圧値がＶｔｈ−１０％〜Ｖｔｈ−２０％のときであり、Ｐ型トランジスタのインピーダンスは（ｎ−２）倍し、Ｎ型トランジスタのインピーダンスは（ｎ＋２）倍するものと定義する。

なお、中間電位近傍をｗｅａｋ論理と定義する数は、上述した２，３或いは５に限定されるものではない。また、複数のｗｅａｋに対して割り当てる中間電圧の範囲に関しても、例えば、５つのｗｅａｋ論理では、ｗｅａｋ１＋ではＶｔｈ＋２０％〜Ｖｔｈ＋１０％，ｗｅａｋ１ではＶｔｈ＋１０％〜Ｖｔｈ＋５％，ｗｅａｋではＶｔｈ＋５％〜Ｖｔｈ−５％，ｗｅａｋ０ではＶｔｈ−５％〜Ｖｔｈ−１０％，そして，ｗｅａｋ０−ではＶｔｈ−１０％〜Ｖｔｈ−２０％と定義したが、これらに関しても様々な範囲に設定することができるのはいうまでもない。

−論理の伝搬−
診断対象となる回路集合体の出力端子に出力する論理値の特定は、時刻順に実施される論理のイベント列を定義することでイベント列が無くなるまでスイッチングレベルシミュレーションを実施する方式であり、この時刻順のイベント列は、電源ＶＤＤ，ＧＮＤ→入力論理→Ｐ型トランジスタ群の論理→Ｎトランジスタ群の論理→仮想素子出力の順に実施される。

＜ｗｅａｋ論理を導入した背景＞
ここで、上述したｗｅａｋ論理を導入した背景について述べると、ｗｅａｋ論理の導入とインピーダンス値のｎ倍の根拠は、トランジスタの特性から算出したものであり、そのため、具体的な数値および設定範囲等は、ＬＳＩ（トランジスタ）の製造プロセスやデザインルール等により異なるのは前述した通りである。以下に、トランジスタの動作特性を述べて上記の根拠を明らかにする。

＜トランジスタの動作特性＞
上述したｗｅａｋ論理の導入は、トランジスタの静特性（Ｖｄｓ−Ｉｄｓ）およびインバータ回路に代表させたＶｉｎ−Ｖｏｕｔ（直流伝達特性）により説明される。

＜トランジスタの静特性（Ｖｄｓ−Ｉｄｓ）＞
図２９はトランジスタの静特性（Ｖｄｓ−Ｉｄｓ）における非飽和領域および飽和領域における動作点の５倍以上の違いをもつインピーダンス値の説明図である。なお、図２９では、例として、Ｎ型トランジスタを用いて説明するが、Ｐ型トランジスタは電圧印加方向と電流方向が逆になるだけで、現象としては同一である。

図２９に示されるように、トランジスタの静特性は、Ｉｄｓ（ドレイン−ソース間電流）が非飽和となる領域と飽和する領域とに２分することができる。これらの領域は、Ｖｇｓ（ゲート−ソース間電圧）をパラメータとしたＶｄｓ（ドレイン−ソース間電圧）とＩｄｓの関係で決定される。

Ｎ型トランジスタがオンする電圧をＶｔとすると、Ｖｄｓ＜Ｖｇｓ−Ｖｔのときは、非飽和状態と呼び、ソース−ドレイン間に完全にチャネルが形成された状態であって、インピーダンス値はほぼ一定となるためＶｄｓとＩｄｓ間に比例関係が成立する。

また、Ｖｄｓ＝Ｖｇｓ−Ｖｔのときは、ピンチオフ状態と呼び、非飽和状態および飽和状態の境に位置する状態になる。

そして、Ｖｄｓ＞Ｖｇｓ−Ｖｔのときは、飽和状態と呼び、ソース−ドレイン間がソース部からＶｄｓ＝Ｖｇｓ−Ｖｔとなるピンチオフ点にかけてチャネル形成領域とピンチオフ点からドレイン部にかけて空乏層が広がった領域に二分される領域になる。なお、キャリアは、空乏層の電界で加速され、従って、インピーダンスは、チャネル領域において一定であるが空乏層領域において支配的となるため、Ｖｄｓの増加に対してインピーダンス値が増加してＩｄｓはほとんど変化しなくなる。

回路の動作解析において、Ｖｇｓに依存するトランジスタの動作点は、非飽和状態と飽和状態とでそのインピーダンス値に５倍以上の差を発生するため、貫通回路網のインピーダンス値から算出される各ノード点の電圧値はＶｇｓ値に大きく影響を受けることになる。

＜インバータ回路の伝達特性（Ｖｉｎ−Ｖｏｕｔ）＞
インバータ回路の動作解析を用いてＶｇｓの変化に対するトランジスタの静特性における動作点を説明する。なお、説明を簡略化するために５Ｖ駆動のデバイスを想定し、Ｐ型トランジスタのオンする電圧（Ｖｔ）を４Ｖとし、そして、Ｎ型トランジスタのＶｔを１Ｖとする。

図３０はＮ型トランジスタ（実線）およびＰ型トランジスタ（点線）で同じ特性に調整された静特性（Ｖｄｓ−Ｉｄｓ）の説明図であり、図３１はインバータ回路のＶｏｕｔ−Ｖｉｎの伝達特性を説明するための図であり、そして、図３２はインバータ回路のＩｄｄ−Ｖｉｎの電流特性を説明するための図である。

図３０に示されるように、インバータ回路のＮ型トランジスタとＰ型トランジスタは、Ｖｔｈ＝ＶＤＤ／２となるように設計されており、Ｎ型トランジスタとＰ型トランジスタの静特性は、極性以外はほぼ同じと考えてよい。

図３０〜図３２には、動作特性を説明するためにＰａ〜Ｐｆが記されている。
Ｐａ点はＶｉｎが４Ｖ近辺であり、Ｐ型トランジスタがオン状態（Ｖｔ）となる動作点である。この時の各トランジスタの静特性は、Ｎ型トランジスタはＶｇｓ＝４Ｖ，Ｖｄｓ＝０Ｖで非飽和領域に動作点を有し、且つ、Ｐ型トランジスタ：Ｖｇｓ＝１Ｖ，Ｖｄｓ＝４ＶでＸ軸に近い飽和領域に動作点を有する。なお、Ｉｄｄ値は、Ｐ型トランジスタがオン状態（Ｖｔ）となる動作点でインピーダンス値がほぼ∞（図より判定）のためほとんど流れない。

Ｐｂ点はＶｉｎが３Ｖ近辺にあり、Ｐ型トランジスタは完全にオン状態となる動作点である。この時の各トランジスタの静特性は、Ｎ型トランジスタはＶｇｓ＝３Ｖ，Ｖｄｓ＝０．８Ｖで非飽和領域に動作点を有し、且つ、Ｐ型トランジスタはＶｇｓ＝２Ｖ，Ｖｄｓ＝４．２Ｖで飽和領域に動作点を有する。なお、Ｉｄｄ値は、Ｎ型トランジスタとＰ型トランジスタのインピーダンス値の総計に対応した電流値となるが、静特性の動作点から明らかなように、Ｐ型トランジスタのインピーダンス値に大きく依存した値になる。

Ｐｃ点〜Ｐｄ点はＶｉｎが２．５Ｖ近辺（Ｖｔｈ）にあり、Ｎ型トランジスタおよびＰ型トランジスタが共に完全にオン状態となる動作点である。この時の各トランジスタの静特性は、Ｎ型トランジスタはＶｇｓ＝２．５Ｖ，Ｖｄｓ＝１．８〜３．２Ｖで飽和領域に動作点を有し、且つ、Ｐ型トランジスタはＶｇｓ＝２．５Ｖ，Ｖｄｓ＝３．２〜１．８Ｖで飽和領域に動作点を有する。なお、Ｉｄｄ値は、Ｎ型トランジスタとＰ型トランジスタのインピーダンス値の総計に対応した電流値であり最大電流値になる。

Ｐｅ点はＶｉｎが２Ｖ近辺にあり、この時の各トランジスタの静特性は、Ｎ型トランジスタはＶｇｓ＝２Ｖ，Ｖｄｓ＝４．２Ｖで飽和領域に動作点を有し、且つ、Ｐ型トランジスタはＶｇｓ＝３Ｖ，Ｖｄｓ＝０．８Ｖで非飽和領域に動作点を有する。なお、Ｉｄｄ値は、Ｐ型トランジスタよりＮ型トランジスタとのインピーダンス値に大きく依存した電流値になる。

Ｐｆ点はＶｉｎが１Ｖ近辺であり、Ｎ型トランジスタがオン状態（Ｖｔ）となる動作点である。この時の各トランジスタの静特性は、Ｎ型トランジスタはＶｇｓ＝１Ｖ，Ｖｄｓ＝４ＶでＶｏｕｔの５Ｖに近い飽和領域に動作点を有し、且つ、Ｐ型トランジスタはＶｇｓ＝４Ｖ，Ｖｄｓ＝１Ｖで非飽和領域に動作点を有する。なお、Ｉｄｄ値はＮ型トランジスタがオン状態（Ｖｔ）となる動作点でインピーダンス値がほぼ∞（図より判定）のためほとんど流れない。

以上の動作解析から明らかなように、トランジスタのゲート電圧値がＶｔｈ近辺にある時、トランジスタは飽和領域に動作点をもつため、インピーダンス値のゲート電圧が電源電圧にクランプされた非飽和領域での動作点でのインピーダンス値に比べて大変大きな値になる。図に示す静特性での換算ではクランプ電圧値に対するインピーダンス値の比は、Ｎ型トランジスタにおいて、０Ｖ：２．５Ｖ＝１：５になる。

本発明を適用した診断においては、予めトランジスタの静特性からクランプ電圧値に対するインピーダンス値の比を決定しておく必要がある。

＜実デバイスのシミュレーション結果＞
以上、記載したトランジスタの動作特性は、任意のプロセスおよびデザインルールで設計されたＣＭＯＳインバータ回路のシミュレーション結果からも明確になった。

図３３は実デバイスのＣＭＯＳインバータ回路のシミュレーション結果およびＩｄｄの関係を示す図であり、実デバイスのＣＭＯＳインバータ回路のシミュレーション結果から検出した中間電位の識別範囲において、Ｖｔｈ±１５％とする最大値に近いＩｄｄが流れることを示すものである。

すなわち、図３３に示されるように、中間電位の識別範囲をＶｔｈ±１５％とすることで、この範囲に印加された入力電圧に対して、最大値に近いＩｄｄが流れることが分かる。

＜実際の故障診断へ適用事例＞
次に、実際の故障に対する診断へ適用した事例について、ショート故障の診断例（図３４参照）、ゲートオープン故障の診断例（その１：図３５参照）、ゲートオープン故障の診断例（その２：図３６参照）、そして、ソースオープン故障の診断例（図３７および図３８参照）の順に説明する。

＜ショート故障の診断例＞
図３４は１つのインバータ回路および１つの２入力ＮＡＮＤ回路で構成される回路集合体におけるショート故障の診断例を示す図であり、インバータ回路の出力が２入力ＮＡＮＤのＰ型トランジスタＰ２およびＮ型トランジスタＮ２のゲート電極に接続され、２入力１出力端子を構成している。

入力端子Ｉｎ１に論理「０」が印加され、入力端子Ｉｎ２に論理「１」が印加されたとき、正常状態ではＰ２およびＮ２のゲート電位は「１」であるためＮ２はオン状態となり、また、Ｉｎ２は「１」であるためＮ３はオン状態となり、その結果、ＯＵＴに「０」が出力される。

Ｐ２のゲート・ドレイン配線間に短絡故障が発生したとき、Ｐ２およびＮ２のゲート電位は「１」から中間電位に低下するため、Ｐ２はオフ状態からｗｅａｋ論理となるオン状態に変化し、また、Ｎ２はオン状態からｗｅａｋ論理となるオン状態に変化する。従って、Ｐ１およびＮ３は非飽和領域に動作点を持つ状態になり、また、Ｐ２およびＮ２は飽和領域に動作点を持つ状態になる。

従って、Ｐ２およびＮ２のインピーダンス値は「５Ｚ」と設定することができ、Ｐ型トランジスタ側はＺと５Ｚの並列接続した論理が仮想素子に入力することになり、また、Ｎ型トランジスタ側は５ＺおよびＺの直列接続した論理が仮想素子に入力することになる。ここで、Ｐ２およびＮ２のインピーダンス値は、「５Ｚ」に限定されるものではなく、適用する集積回路の設計ルール等に応じて適切な値に設定することができる。

上記した定義より、ｗｅａｋ１およびｗｅａｋ０の組み合わせは、Ｚ計算より出力を決定するため、
Ｖｏｕｔ＝（５Ｚ＋Ｚ）／｛（１／Ｚ＋１／５Ｚ）^-1＋（５Ｚ＋Ｚ）｝・ＶＤＤ
＝３６／４１・ＶＤＤ ＞ Ｖｔｈ
が出力される。

同様に、入力端子Ｉｎ１に「１」が印加され、Ｉｎ２に「１」が印加されたとき、正常状態ではＰ２およびＮ２のゲート電位は「０」であるためＰ２はオン状態となり、Ｉｎ２は「１」であるためＮ３はオン状態となり、その結果、ＯＵＴに「１」が出力される。

Ｐ２のゲート・ドレイン配線間に短絡故障が発生したとき、Ｐ２およびＮ２のゲート電位は「１」から中間電位に低下するため、Ｐ２はオンからｗｅａｋ論理となるオン状態に変化し、また、Ｎ２はオフ状態からｗｅａｋ論理となるオン状態に変化する。従って、Ｐ１およびＮ３は非飽和領域に動作点を持つ状態になり、また、Ｐ２とＮ２は飽和領域に動作点を持つ状態になる。

従って、Ｐ２およびＮ２のインピーダンス値は「５Ｚ」と設定することができ、Ｐ型トランジスタ側は５Ｚの論理が仮想素子に入力することになり、また、Ｎ型トランジスタ側は５Ｚ＋ＺおよびＺの並列接続した論理が仮想素子に入力することになる。

上記した定義より、ｗｅａｋ１およびｗｅａｋ０の組み合わせは、Ｚ計算より出力を決定するため、
Ｖｏｕｔ＝〔｛１／（Ｚ＋５Ｚ）＋１／Ｚ｝^-1／［｛１／（Ｚ＋５Ｚ）＋１／Ｚ｝^-1＋５Ｚ］〕・ＶＤＤ
＝６／４１・ＶＤＤ ＜ Ｖｔｈ
が出力される。

以上、（Ｉｎ１，Ｉｎ２）＝（０，１）の時は「１」が出力され、また、（Ｉｎ１，Ｉｎ２）＝（１，１）の時は「０」が出力されることが診断され、正常状態と異なる論理が出力されることが診断される。

＜ゲートオープン故障（その１）＞
図３５は回路集合体である２入力ＮＡＮＤ回路のＰ型トランジスタＰ１およびＮ型トランジスタＮ１のゲート配線のビアの開放故障の診断例を示す図である。

Ｐ１およびＮ１のゲート配線のビアに開放故障が発生したとき、Ｐ１およびＮ１のゲート電位は中間電位近傍に設定される。その結果、Ｉｎ１の論理に対して、無条件に、Ｐ１およびＮ１のインピーダンス値は「５Ｚ」と設定され、非飽和領域に動作点を持つ。

Ｉｎ２に「１」が入力したとき、Ｎ２はオン状態となり、飽和領域に動作点を持つことになる。

従って、Ｐ型トランジスタ側は５Ｚの論理が仮想素子に入力することになり、また、Ｎ型トランジスタ側は５ＺおよびＺの直列接続した論理が仮想素子に入力することになる。

上記した定義より、ｗｅａｋ１およびｗｅａｋ０の組み合わせは、Ｚ計算より出力を決定するため、

Ｖｏｕｔ＝（５Ｚ＋Ｚ）／｛（５Ｚ＋Ｚ）＋５Ｚ｝・ＶＤＤ
＝６／１１・ＶＤＤ＝ｗｅａｋ１＞Ｖｔｈ
が出力される。

また、Ｉｎ２に「０」が入力したとき、Ｐ２はオン状態となり、飽和領域に動作点を持つ。

従って、Ｐ型トランジスタ側は５ＺとＺの並列接続、Ｎ型トランジスタ側はＨＺ論理が仮想素子に入力する。

その結果、Ｐ型トランジスタ側は５ＺおよびＺを並列接続した論理が仮想素子に入力することになり、また、Ｎ型トランジスタ側はＨＺの論理が仮想素子に入力することになる。

上記した定義より、ｗｅａｋ１およびｗｅａｋ０の組み合わせは、「１」が出力される。
以上、２入力ＮＡＮＤ回路におけるＰ１およびＮ１のゲート配線のビアの開放故障について、（Ｉｎ１，Ｉｎ２）＝（ｘ，１）の時はｗｅａｋ１が出力され、また、（Ｉｎ１，Ｉｎ２）＝（ｘ，０）の時は「１」が出力されることが診断された。

＜ゲートオープン故障（その２）＞
図３６は回路集合体である２入力ＮＡＮＤ回路のＰ１のゲート配線のビアの開放故障の診断例を示す図である。

Ｐ１のゲート配線のコンタクト部に開放故障が発生したとき、Ｐ１のゲート電位は中間電位近傍に設定され、インピーダンス値は「５Ｚ」に設定される。

入力端子Ｉｎ１に「１」が印加され、Ｉｎ２に「１」が印加されたとき、正常状態ではＮ１およびＮ２はオン状態となり、ＯＵＴに「０」が出力される。

上記の故障に対して、Ｐ型トランジスタ側は５Ｚの論理が仮想素子に入力することになり、また、Ｎ型トランジスタ側はＺおよびＺの直列接続した論理が仮想素子に入力することになる。

上記した定義より、ｗｅａｋ１およびｗｅａｋ０の組み合わせは、Ｚ計算より出力を決定するため、
Ｖｏｕｔ＝｛（Ｚ＋Ｚ）／（Ｚ＋Ｚ＋５Ｚ）｝・ＶＤＤ
＝２／７・ＶＤＤ （≒０．２８・ＶＤＤ） ＞ Ｖｔｈ
が出力される。

入力端子Ｉｎ１に「０」が印加され、Ｉｎ２に「１」が印加されたとき、正常状態ではＰ１およびＮ２はオン状態となり、ＯＵＴに「１」が出力される。
上記の故障に対して、Ｐ型トランジスタ側は「５Ｚ」を仮想素子に入力し、また、Ｎ型トランジスタ側は「ＨＺ」論理を仮想素子に入力する。

上記した定義より、ｗｅａｋ１およびＨＺの組み合わせは、「１」が出力される。
入力端子Ｉｎ１に「１」が印加され、Ｉｎ２に「０」が印加されたとき、Ｐ型トランジスタ側は５ＺおよびＺの並列接続論理が仮想素子に入力することになり、また、Ｎ型トランジスタ側はＨＺ論理が仮想素子に入力することになるめ、「１」が出力される。

入力端子Ｉｎ１に「０」が印加され、Ｉｎ２に「０」が印加されたとき、Ｐ型トランジスタ側は５ＺおよびＺの並列接続論理が仮想素子に入力することになり、また、Ｎ型トランジスタ側はＨＺ論理が仮想素子に入力することになるため、「１」が出力される。

以上、２入力ＮＡＮＤ回路でのＰ１のゲート配線のビアの開放故障は、（Ｉｎ１，Ｉｎ２）＝（１，１）の時は「０」が出力され、（Ｉｎ１，Ｉｎ２）＝（０，１）の時は「１」が出力され、（Ｉｎ１，Ｉｎ２）＝（１，０）の時は「１」が出力され、そして、（Ｉｎ１，Ｉｎ２）＝（０，０）の時は「１」が出力され、正常時の論理と同じであることが診断された。

＜ソースオープン故障＞
図３７は回路集合体である２入力ＮＡＮＤ回路のＰ１のソース配線のコンタクト部の開放故障の診断例を示す図であり、図３８は回路集合体である２入力ＮＡＮＤ回路のＰ１のソース配線のコンタクト部の開放故障の診断において故障前の入力論理の違いによる出力論理の特定の説明を示す図である。

Ｐ１のソース配線のコンタクト部に開放故障が発生したとき、Ｐ１からチャージが供給されないため、Ｐ１は存在しない状態と同じ回路構成になる。
入力端子Ｉｎ１に「０」が印加され、Ｉｎ２に「１」が印加されたとき、Ｎ２のみがオン状態となり、ＯＵＴは論理不定になる。

しかしながら、通常は論理不定となる前の論理が保持されているため、その入力論理（Ｉｎ１，Ｉｎ２）＝（０，１）において出力される。このため、ソースオープン故障は入力論理の組み合わせに依存した論理が出力されることになる。

従って、診断は入力論理の組み合わせを用いて実施される。
論理不定となる前の入力論理が（Ｉｎ１，Ｉｎ２）＝（１，１）の時、Ｎ１およびＮ２はオン状態となり、ＯＵＴは「０」が出力される。この状態で入力論理（Ｉｎ１，Ｉｎ２）に（０，１）が入力したとき、上記した定義より、ＨＺとＣｈａｒｇｅ０の組み合わせとなり「０」が出力される。この結果は、出力論理異常として判定される。

同様に、論理不定となる前の入力論理が（Ｉｎ１，Ｉｎ２）＝（０，０）の時、Ｐ２はオン状態となり、ＯＵＴは「１」が出力される。この状態で入力論理（Ｉｎ１，Ｉｎ２）に（０，１）が入力したとき、上記した定義より、ＨＺとＣｈａｒｇｅ１の組み合わせとなり「１」が出力される。この結果は、正常論理と判定される。

以上の診断内容をまとめると、図３８に示されるように、故障前の入力論理の違いによる出力論理に違いが発生することがわかる。すなわち、ソースオープン故障に対する診断は、入力論理の組み合わせから異常が検出されるため、故障が発覚するまでの入力論理のパターンが重要になる。

＜診断箇所以外に対する対応＞
診断対象領域以外の影響を受ける場合について、診断対象領域の入力端子と領域内配線がショートした場合、外部情報を規格化することで診断が可能になる。

図３９は診断対象領域の入力端子および領域内配線がショートした故障診断で外部情報を規格化した例を示す図である。ここで、インバータ回路セルの出力は、２入力ＮＡＮＤ回路セルの入力端子Ｉｎ１に接続されている。なお、診断は、２入力ＮＡＮＤ回路セルに対して実施した場合を例に説明する。

故障が２入力ＮＡＮＤ回路セルのＩｎ１およびＰ２のドレイン配線間で短絡故障が発生したときを考える。なお、入力端子Ｉｎ２には「１」が印加されているとする。

Ｉｎ１に「１」が印加されたとき、「１」を出力する前段回路に対して無条件にそのインピーダンスを「Ｚ」とすることによりＩｎ１の論理は「１」から中間電位になり、その結果、Ｉｎ１が接続されるＰ２およびＮ２のゲート端子にはｗｅａｋ論理が入力されることになる。

その結果、Ｐ２とＮ２のインピーダンス値は「５Ｚ」と設定することができ、従って、２つのセルは、Ｐ型トランジスタ側はＺおよび５Ｚの並列接続の論理が仮想素子に入力することになり、また、Ｎ型トランジスタ側は５ＺおよびＺの直列接続の論理が仮想素子に入力することになる。

上記した定義より、ｗｅａｋ１およびｗｅａｋ０の組み合わせは、Ｚ計算より出力を決定するため、
Ｖｏｕｔ＝（５Ｚ＋Ｚ）／｛（１／Ｚ＋１／５Ｚ）^-1＋（５Ｚ＋Ｚ）｝・ＶＤＤ
＝３１／４１・ＶＤＤ ＞ Ｖｔｈ
が出力される。なお、正常時のＶｏｕｔ＝「０」である。

同様にＩｎ１に「０」が印加されたとき、「０」を出力する前段回路のＮ型トランジスタ側のインピーダンスを無条件に「Ｚ」とする。その結果、Ｉｎ１の論理は「０」から中間電位になり、Ｉｎ１が接続されるＰ２とＮ２のゲート端子にはｗｅａｋ論理が入力される。

その結果、Ｐ２およびＮ２のインピーダンス値は「５Ｚ」と設定することができ、従って、２つのセルは、Ｐ型トランジスタ側は５Ｚの論理が仮想素子に入力し、Ｎ型トランジスタ側はＺと「５ＺとＺの直列」の並列接続の論理が仮想素子に入力した形態になる。

上記した定義より、ｗｅａｋ１およびｗｅａｋ０の組み合わせは、Ｚ計算より出力を決定するため、
Ｖｏｕｔ＝｛１／（５Ｚ＋Ｚ）＋１／Ｚ｝^-1／［｛１／（５Ｚ＋Ｚ）＋１／Ｚ｝^-1＋５Ｚ］・ＶＤＤ
＝６／４１・ＶＤＤ ＜ Ｖｔｈ
が出力される。なお、正常時のＶｏｕｔ＝「１」である。

以上、（Ｉｎ１，Ｉｎ２）＝（１，１）の時は「１」が出力され、また、（Ｉｎ１，Ｉｎ２）＝（０，１）の時は「０」が出力されることが診断された。

次に、診断対象領域以外の影響を無視した場合について考察する。図４０は診断対象領域の入力端子および領域内配線がショートした故障診断で診断対象領域以外の影響を無視した例を示す図である。

（Ｉｎ１，Ｉｎ２）＝（１，１）の時、Ｐ２とＮ２のインピーダンス値は「５Ｚ」と設定され、従って、Ｐ型トランジスタ側は５Ｚの論理が仮想素子に入力することになり、また、Ｎ型トランジスタ側は５ＺおよびＺの直列接続した論理が仮想素子に入力することになる。

上記した定義より、ｗｅａｋ１およびｗｅａｋ０の組み合わせは、Ｚ計算より出力を決定するため、
Ｖｏｕｔ＝｛（５Ｚ＋Ｚ）／（５Ｚ＋Ｚ＋５Ｚ）｝・ＶＤＤ
＝６／１１・ＶＤＤ ＜ Ｖｔｈおよびとｗｅａｋ１
が出力される。

（Ｉｎ１，Ｉｎ２）＝（０，１）の時は、Ｐ２およびＮ２のインピーダンス値は「５Ｚ」と設定され、従って、Ｐ型トランジスタ側は５Ｚの論理が仮想素子に入力することになり、また、Ｎ型トランジスタ側は５ＺおよびＺの直列接続した論理が仮想素子に入力することになる。

上記した定義より、ｗｅａｋ１およびｗｅａｋ０の組み合わせは、Ｚ計算より出力を決定するため、
Ｖｏｕｔ＝｛（５Ｚ＋Ｚ）／（５Ｚ＋Ｚ＋５Ｚ）｝・ＶＤＤ
＝６／１１・ＶＤＤ ＜ Ｖｔｈおよびとｗｅａｋ１
が出力される。

以上、（Ｉｎ１，Ｉｎ２）＝（１，１）および（Ｉｎ１，Ｉｎ２）＝（０，１）の両方とも同一の診断結果になる。このことは、診断対象領域以外の影響を考慮しなければならないことを示している。そして、外部情報を規格化することで簡単に正しい診断が可能になる。

＜ＩＮ−ＯＵＴの関係＞
次に、本発明の論理情報を用いた診断のＩＮ／ＯＵＴ関係を説明する。
＜短絡配線候補の診断＞
図４１は短絡配線候補の診断におけるＩＮ／ＯＵＴの関係を示す図である。
短絡配線候補の診断は、図４１に示されるように、７種類のＩＮ情報により診断が行われる。

ＩＮ情報は、
(1) 診断対象となる回路集合体の名称、
(2) 診断のための回路テーブル、および、トランジスタのＬ，Ｗ値が記載されたＳＰＩＣＥ情報、
(3) スイッチングシミュレーションを実行するための設定情報、
(4) 入力および出力端子の端子名情報、
(5) 回路集合体へ印加する入力論理情報、
(6) 正常状態における入力論理を印加したときの回路集合体内部論理情報、並びに、
(7) レイアウト情報から特定した短絡故障候補から特定した、出力異常を伴う入力論理に同期して逆論理となる配線対候補情報である。

また、ＯＵＴ情報は、
(1) 正常状態および短絡故障を組み込んだ状態における内部論理比較テーブル、並びに、
(2) 出力する異常論理の原因となる短絡配線箇所の候補リストである。

＜ビア故障候補の診断＞
図４２はビア故障候補の診断におけるＩＮ／ＯＵＴの関係を示す図である。
ビア故障候補の診断は、図４２に示されるように、７種類のＩＮ情報により診断が行われる。

ＩＮ情報は、
(1) 診断対象となる回路集合体の名称、
(2) 診断のための回路テーブル、および、トランジスタのＬ，Ｗ値を記載したＳＰＩＣＥ情報、
(3) スイッチングシミュレーションを実行するための設定情報、
(4) 入力と出力端子の端子名情報、
(5) 回路集合体へ印加する入力論理情報、
(6) 正常状態における入力論理を印加したときの回路集合体内部論理情報、
(7) レイアウト情報から特定したビアと該ビアを介したトランジスタ名情報である。

また、ＯＵＴ情報は、
(1) 正常状態および短絡故障を組み込んだ状態における内部論理比較テーブル、並びに、
(2) 印加した入力論理に対して出力する異常論理の原因となるオープンビア候補リストである。

以上、述べたように、本発明によれば、次のような効果が得られる。
(1) 本発明は、故障候補を、リーク故障候補および論理故障候補の共通の候補として特定することにより、診断の制度を大幅に向上させることができる。

(2) 本発明において、リーク故障は、特別な物理解析手段を使用することなくレイアウトのみからリーク故障候補が絞り込まれるため、診断に至る準備時間が大幅に短縮することができる。具体的に、本発明によれば、例えば、上記診断に至る準備時間は、従来技術における時間に比較して約１００分の１から２５０分の１といった大幅な短縮が可能である。

(3) 本発明の故障診断は、スイッチングレベルシミュレーション（ＳＬＳ）をベースとした簡易な方式のため、計算機に占めるメモリ容量を大幅に削減（例えば、約８００Ｋｂｉｔ容量程度に削減）することが可能である。

(4) 従来、故障に起因する論理の判定は閾値電圧（Ｖｔｈ）に対する高低比較から「１」および「０」を決定しており、この判定には誤りが含まれていたが、本発明では、中間電位に起因するトランジスタの動作特性から論理を導く判定であるため、診断精度を大幅に向上することが可能である。

(5) 従来は、トランジスタの動作特性から導かれる判定方法はＳＰＩＣＥシミュレーションが主流であるが、各トランジスタ毎の詳細な解析を行なうため、トランジスタ数２０個クラスで約６時間から１０時間の診断時間を要していた。これに対して、本発明は、論理故障が発生するという前提でＳＰＩＣＥシミュレーション中の診断に影響しない項目を除き、必要項目を規格化することにより、例えば、トランジスタ数２０個クラスでは数秒という大幅な診断時間の高速化を実現することが可能である。

(6) 従来、例えば、順序回路は、動作内容のフードバックがあるため前述したような診断はほとんど開発できていなかったが、本発明は、あらゆる論理回路に対して診断を行うことが可能である。

(7) 本発明は、各回路群毎に診断を行うことができるため、並列処理によるさらなる大幅な時間短縮が可能になる。

(8) 本発明は、診断対象が小規模な部分回路となるため、ＬＳＩ全体を扱う必要がない。

(9) 本発明は、テストによるデータのみから診断を行うことができるため、データは期待値異常の論理情報がなくてもよい。

このように、本発明は、素子レベルでの故障診断を行うことにより、実際の故障モードに適合した診断を可能とするものである。

図４３は本発明に係る回路の品質判定プログラムを記録した媒体の例を説明するための図である。図４３において、参照符号３１０は処理装置、３２０はプログラム（データ）提供者、そして、３３０は可搬型記録媒体を示している。

上述した各実施例に係る集積回路の故障診断方法は、例えば、図４３に示すような処理装置（故障診断装置）３１０に対するプログラム（データ）として与えられ、処理装置３１０により実行される。処理装置３１０は、プロセッサを含む演算処理装置本体３１１、および、演算処理装置本体３１１に対してプログラム（データ）を与えたり或いは処理された結果を格納する処理装置側メモリ（例えば、ＲＡＭ（Random Access Memory）やハードディスク）３１２等を備える。処理装置３１０に提供されたプログラム（データ）は、ローディングされて処理装置３１０のメインメモリ上で実行される。

プログラム（データ）提供者３２０は、プログラム（データ）を格納する手段（回線先メモリ：例えば、ＤＡＳＤ（Direct Access Storage Device））３２１を有し、例えば、インターネット等の回線を介してプログラム（データ）を処理装置３１０に提供したり、或いは、ＣＤ−ＲＯＭやＤＶＤ等の光ディスクまたはフロッピィディスク等の磁気ディスクといった可搬型記録媒体３３０を介して処理装置３１０に提供する。本発明に係る回路の品質判定プログラムを記録した媒体は、上記の処理装置側メモリ３１２、回線先メモリ３２１、および、可搬型記録媒体３３０等の様々なものを含むのはいうまでもない。

本発明は、集積回路の故障診断技術として利用することができ、特に、ＣＭＯＳ回路の故障診断において、故障を内蔵する任意の回路集合体の内部のトランジスタおよび配線で構成される素子レベルに対する故障箇所の特定を可能とするものである。

従来の故障診断方法の例を概念的に示す図（その１）である。 従来の故障診断方法の例を概念的に示す図（その２）である。 従来の故障診断方法の例を概念的に示す図（その３）である。 従来の故障診断方法の例を概念的に示す図（その４）である。 本発明において、ＬＳＩ全体から素子レベルの故障箇所候補を特定する故障診断処理の一例を示すフローチャートである。 ＳＣＡＮを用いた故障内蔵の回路群の特定を説明するための図である。 従来の技術文献の一例におけるＩ_DDQ故障の比率を示す図である。 従来の技術文献の他の例におけるＩ_DDQ故障中の配線系故障の比率を示す図である。 セル内レイアウト情報のＬＶＳ実施による多角形（ポリゴン）情報の特定を説明するための図である。 ビアを介して接続するトランジスタを特定する様子を示す図である。 隣接ネット対としての３種類のレイアウト構造を示す図である。 交差ネット対としてのレイアウト構造を示す図である。 レイアウト情報により故障箇所候補の絞込みのＩＮ／ＯＵＴ関係を示す図である。 レイアウト情報により絞込まれたリーク故障候補の出力結果の一例を示す図である。 ＳＰＩＣＥデータから取り出したシミュレーション用論理テーブル（ＬＴ）の一例を説明するための図である。 ＳＰＩＣＥ記述でのトランジスタ以外のエレメント素子を再編集したＬＴの変遷図である。 ２入力ＮＡＮＤ回路のＬＴへの短絡故障箇所の埋め込み例を説明するための図である。 ２入力ＮＡＮＤ回路のＬＴへのオープンビアを介して接続するゲート電極トランジスタの埋め込み例を説明するための図である。 ２入力ＮＡＮＤ回路のＬＴへのオープンビアを介して接続するソース電極トランジスタの埋め込み例を説明するための図である。 ２入力ＮＡＮＤ回路を用いたＳＬＳによる論理の識別を説明するための図である。 ＥＸＯＲの回路図およびそのＬＴの関係を示す図である。 ＳＬＳによるＥＸＯＲ回路の内部論理の特定を説明するための図である。 ２入力ＮＡＮＤ回路における仮想素子の定義例を説明するための図である。 仮想素子における出力論理を判定するための入力論理の優劣関係を示す組み合わせ図である。 ＳＰＩＣＥデータから取り出したインピーダンス換算を行うためのトランジスタ毎のＬ値およびＷ値のテーブルの一例を説明するための図である。 中間電位近傍をｗｅａｋ論理と定義して２つの論理に分離した場合を説明するための図である。 中間電位近傍をｗｅａｋ論理と定義して３つの論理に分離した場合を説明するための図である。 中間電位近傍をｗｅａｋ論理と定義して５つの論理に分離した場合を説明するための図である。 トランジスタの静特性（Ｖｄｓ−Ｉｄｓ）における非飽和領域および飽和領域における動作点の５倍以上の違いをもつインピーダンス値の説明図である。 Ｎ型トランジスタ（実線）およびＰ型トランジスタ（点線）で同じ特性に調整された静特性（Ｖｄｓ−Ｉｄｓ）の説明図である。 インバータ回路のＶｏｕｔ−Ｖｉｎの伝達特性を説明するための図である。 インバータ回路のＩｄｄ−Ｖｉｎの電流特性を説明するための図である。 実デバイスのＣＭＯＳインバータ回路のシミュレーション結果およびＩｄｄの関係を示す図である。 １つのインバータ回路および１つの２入力ＮＡＮＤ回路で構成される回路集合体におけるショート故障の診断例を示す図である。 回路集合体である２入力ＮＡＮＤ回路のＰ型トランジスタＰ１およびＮ型トランジスタＮ１のゲート配線のビアの開放故障の診断例を示す図である。 回路集合体である２入力ＮＡＮＤ回路のＰ１のゲート配線のビアの開放故障の診断例を示す図である。 回路集合体である２入力ＮＡＮＤ回路のＰ１のソース配線のコンタクト部の開放故障の診断例を示す図である。 回路集合体である２入力ＮＡＮＤ回路のＰ１のソース配線のコンタクト部の開放故障の診断において故障前の入力論理の違いによる出力論理の特定の説明を示す図である。 診断対象領域の入力端子および領域内配線がショートした故障診断で外部情報を規格化した例を示す図である。 診断対象領域の入力端子および領域内配線がショートした故障診断で診断対象領域以外の影響を無視した例を示す図である。 短絡配線候補の診断におけるＩＮ／ＯＵＴの関係を示す図である。 ビア故障候補の診断におけるＩＮ／ＯＵＴの関係を示す図である。 本発明に係る集積回路の故障診断プログラムを記録した媒体の例を説明するための図である。

符号の説明

３１０ 処理装置
３１１ 演算処理装置本体
３１２ 処理装置側メモリ
３２０ プログラム（データ）提供者
３２１ プログラムを格納する手段（回線先メモリ）
３３０ 可搬型記録媒体
ＢＬ１ ＬＶＳ結果のデータベース
ＢＬ２ コントロールファイル
ＢＬ３ セル名
ＢＬ４ レイアウト情報抽出プログラム（ｃｒ２ｄｅｆ）
ＢＬ５ プリミティブセル対応ＤＥＦファイル［．ＤＥＦ］
ＢＬ６ 対応テーブル
ＢＬ７ 実行ログファイル
ＢＬ８ 隣接・交差ネットファイル［．ｓｆｅ］（レイアウト故障候補リスト）
ＧＮＤ 低電位電源（低電位電源線）
Ｉｎ１ 第１の入力端子
Ｉｎ２ 第２の入力端子
Ｎ１〜Ｎ１１ Ｎチャネル型ＭＯＳトランジスタ（Ｎ型トランジスタ）
ＯＵＴ 出力端子
Ｐ１〜Ｐ１１ Ｐチャネル型ＭＯＳトランジスタ（Ｐ型トランジスタ）
ＳＥ 仮想素子
ＶＤＤ 高電位電源（高電位電源線）

Claims (36)

1. 複数の基本的論理を実現するセルにて構成された回路集合体内の故障箇所候補をレイアウト情報から特定し、
   前記レイアウト情報から特定された故障箇所候補に対して論理情報を用いて故障箇所候補を絞り込み、
   前記レイアウト情報から特定された故障箇所候補は、同層配線間における隣接配線対であり、
   前記同層配線間における隣接配線対の識別は、互いに隣り合う配線パターンを任意の幅に拡大した時にオーバーラップする箇所が存在する配線間を隣接配線対と識別し、
   前記互いに隣り合う配線パターンを任意の幅に拡大した時にオーバーラップする箇所の面積を用いることで、配線短絡故障の発生確率の高低を識別することを特徴とする集積回路の故障診断方法。
2. 回路集合体内の故障箇所候補をレイアウト情報から特定し、
   前記レイアウト情報から特定された故障箇所候補に対して論理情報を用いて故障箇所候補を絞り込む集積回路の故障診断方法であって、
   前記レイアウト情報は、前記回路集合体内の拡散層、配線およびビアによる多角形の頂点座標の閉空間表示情報、物理解析により特定されたリーク故障に伴う物理現象の発覚箇所の情報、或いは、外観検査装置により特定された外観異常箇所の情報であり、
   前記レイアウト情報から特定された故障箇所候補は、同層配線間における隣接配線対であり、
   前記同層配線間における隣接配線対の識別は、互いに隣り合う配線パターンを任意の幅に拡大した時にオーバーラップする箇所が存在する配線間を隣接配線対と識別し、
   前記互いに隣り合う配線パターンを任意の幅に拡大した時にオーバーラップする箇所の面積を用いることで、配線短絡故障の発生確率の高低を識別することを特徴とする集積回路の故障診断方法。
3. 複数の基本的論理を実現するセルにて構成された回路集合体内の故障箇所候補をレイアウト情報から特定し、
   前記レイアウト情報から特定された故障箇所候補に対して論理情報を用いて故障箇所候補を絞り込み、
   前記レイアウト情報から特定された故障箇所候補は、異層配線間における交差配線対であり、
   前記異層配線間における交差配線対の識別は、該異層配線間で配線パターンの少なくとも一部が重なる配線を交差配線対と識別し、
   前記レイアウト情報から特定された故障箇所候補は、ビアであることを特徴とする集積回路の故障診断方法。
4. 回路集合体内の故障箇所候補をレイアウト情報から特定し、
   前記レイアウト情報から特定された故障箇所候補に対して論理情報を用いて故障箇所候補を絞り込む集積回路の故障診断方法であって、
   前記レイアウト情報は、前記回路集合体内の拡散層、配線およびビアによる多角形の頂点座標の閉空間表示情報、物理解析により特定されたリーク故障に伴う物理現象の発覚箇所の情報、或いは、外観検査装置により特定された外観異常箇所の情報であり、
   前記レイアウト情報から特定された故障箇所候補は、異層配線間における交差配線対であり、
   前記異層配線間における交差配線対の識別は、該異層配線間で配線パターンの少なくとも一部が重なる配線を交差配線対と識別し、
   前記レイアウト情報から特定された故障箇所候補は、ビアであることを特徴とする集積回路の故障診断方法。
5. 回路集合体内の故障箇所候補をレイアウト情報から特定し、
   前記レイアウト情報から特定された故障箇所候補に対して論理情報を用いて故障箇所候補を絞り込む集積回路の故障診断方法であって、前記論理情報を用いた故障箇所候補の絞り込みは、
   前記回路集合体の回路図上に前記故障箇所候補を組み込む段階と、
   前記回路集合体の各配線論理値を特定する段階と、
   前記論理を伝搬する段階と、
   前記回路集合体の出力端子に出力する論理値を特定する段階と、を備え、
   前記故障箇所候補を組み込むための回路図は、トランジスタおよび該トランジスタ電極につながる配線の接続関係を記載した回路テーブルであり、かつ、前記回路集合体の回路におけるトランジスタ以外の素子について、抵抗素子をショート素子に変換すると共に、容量素子をオープン素子に変換した回路テーブルであることを特徴とする集積回路の故障診断方法。
6. 回路集合体内の故障箇所候補をレイアウト情報から特定し、
   前記レイアウト情報から特定された故障箇所候補に対して論理情報を用いて故障箇所候補を絞り込む集積回路の故障診断方法であって、前記論理情報を用いた故障箇所候補の絞り込みは、
   前記回路集合体の回路図上に前記故障箇所候補を組み込む段階と、
   前記回路集合体の各配線論理値を特定する段階と、
   前記論理を伝搬する段階と、
   前記回路集合体の出力端子に出力する論理値を特定する段階と、を備え、
   前記故障箇所候補を組み込むための回路図は、トランジスタおよび該トランジスタ電極につながる配線の接続関係を記載した回路テーブルであり、
   前記回路集合体の回路図上に前記故障箇所候補を組み込む段階は、ビア候補は前記回路テーブルのビアが介在するトランジスタ電極をオープンとすることを特徴とする集積回路の故障診断方法。
7. 請求項６に記載の集積回路の故障診断方法において、
   前記ビア候補の診断の入力情報および出力情報に関して、
   前記入力情報は、
   診断対象となる回路集合体の名称、
   診断のための回路テーブル、および、トランジスタのゲート長およびゲート幅の値を記載したＳＰＩＣＥ情報、
   スイッチングシミュレーションを実行するための設定情報、
   入力および出力端子の端子名情報、
   前記回路集合体へ印加する入力論理情報、
   該入力論理を正常状態において印加したときの前記回路集合体内部の論理情報、並びに、
   レイアウト情報から特定したビアおよび該ビアを介したトランジスタ名情報であり、
   前記出力情報は、
   正常状態と短絡故障を組み込んだ状態での内部論理比較テーブル、並びに、
   印加した入力論理に対して出力する異常論理の原因となるオープンビア候補リストであることを特徴とする集積回路の故障診断方法。
8. 請求項６に記載の集積回路の故障診断方法において、
   前記ビアが介在するトランジスタ電極のオープンは、該ビアが介在するトランジスタ電極がゲート電極のときは当該トランジスタのゲート電位を中間電位とすることを特徴とする集積回路の故障診断方法。
9. 請求項６に記載の集積回路の故障診断方法において、
   前記ビアが介在するトランジスタ電極のオープンは、該ビアが介在するトランジスタ電極がソース電極またはドレイン電極のときは当該トランジスタを除去することを特徴とする集積回路の故障診断方法。
10. 回路集合体内の故障箇所候補をレイアウト情報から特定し、
    前記レイアウト情報から特定された故障箇所候補に対して論理情報を用いて故障箇所候補を絞り込む集積回路の故障診断方法であって、前記論理情報を用いた故障箇所候補の絞り込みは、
    前記回路集合体の回路図上に前記故障箇所候補を組み込む段階と、
    前記回路集合体の各配線論理値を特定する段階と、
    前記論理を伝搬する段階と、
    前記回路集合体の出力端子に出力する論理値を特定する段階と、を備え、
    前記回路集合体の各配線論理値を特定する段階は、スイッチングレベルシミュレーションを用いることを特徴とする集積回路の故障診断方法。
11. 回路集合体内の故障箇所候補をレイアウト情報から特定し、
    前記レイアウト情報から特定された故障箇所候補に対して論理情報を用いて故障箇所候補を絞り込む集積回路の故障診断方法であって、前記論理情報を用いた故障箇所候補の絞り込みは、
    前記回路集合体の回路図上に前記故障箇所候補を組み込む段階と、
    前記回路集合体の各配線論理値を特定する段階と、
    前記論理を伝搬する段階と、
    前記回路集合体の出力端子に出力する論理値を特定する段階と、を備え、
    前記回路集合体の各配線論理値を特定する段階は、Ｐ型トランジスタ群およびＮ型トランジスタ群の配線が合流する位置に仮想素子を設けることを特徴とする集積回路の故障診断方法。
12. 請求項１１に記載の集積回路の故障診断方法において、
    前記仮想素子は、当該仮想素子に入力する論理の組み合わせから決定させる出力論理を予め定義した論理の優劣関係から決定することを特徴とする集積回路の故障診断方法。
13. 請求項１２に記載の集積回路の故障診断方法において、
    前記予め定義した論理の優劣関係から決定する前記仮想素子の出力論理は、
    前記仮想素子に入力する信号のいずれかが不定論理の場合は不定論理を出力し、
    前記仮想素子に入力する信号が「１」および高インピーダンスの場合は「１」を出力し、
    前記仮想素子に入力する信号が「０」および高インピーダンスの場合は「０」を出力し、
    前記仮想素子に入力する信号が「０」および「１」の場合は電源間に形成される電流の貫通回路網計算から算出する論理を出力し、
    前記仮想素子に入力する信号が「１」および中間電位の場合は電源間に形成される電流の貫通回路網計算から算出する論理を出力し、
    前記仮想素子に入力する信号に「０」および中間電位の場合は電源間に形成される電流の貫通回路網計算から算出する論理を出力し、そして、
    前記仮想素子に入力する信号に高インピーダンスおよび中間電位の場合は中間電位を出力することを特徴とする集積回路の故障診断方法。
14. 請求項１３に記載の集積回路の故障診断方法において、
    前記電源間に形成される電流の貫通回路網計算から算出する論理は、該貫通回路網上の全てのトランジスタのインピーダンス値と貫通電流値から決定することを特徴とする集積回路の故障診断方法。
15. 請求項１４に記載の集積回路の故障診断方法において、
    前記トランジスタのインピーダンス値は、ＳＰＩＣＥデータに記載されたゲート長（Ｌ）およびゲート幅（Ｗ）を用いて決定すること特徴とする集積回路の故障診断方法。
16. 請求項１４に記載の集積回路の故障診断方法において、
    前記トランジスタのインピーダンス値は、該トランジスタのゲート電極への印加する電圧が中間電位の時には、ＳＰＩＣＥデータに記載されたゲート長（Ｌ）およびゲート幅（Ｗ）を用いて算出された値をｎ倍したインピーダンス値とすることを特徴とする集積回路の故障診断方法。
17. 請求項１６に記載の集積回路の故障診断方法において、
    前記中間電位は、２つの論理に分離することを特徴とする集積回路の故障診断方法。
18. 請求項１７に記載の集積回路の故障診断方法において、
    前記２つの論理に分離する中間電位とｎ倍の関係は、
    前記中間電圧値がＶｔｈ＋１５％〜Ｖｔｈのとき、Ｐ型トランジスタはｎ倍すると共に、Ｎ型トランジスタはｎ倍し、且つ、
    前記中間電圧値がＶｔｈ〜Ｖｔｈ−１５％のとき、Ｐ型トランジスタはｎ倍すると共に、Ｎ型トランジスタはｎ倍することを特徴とする集積回路の故障診断方法。
19. 請求項１６に記載の集積回路の故障診断方法において、
    前記中間電位は、３つの論理に分離することを特徴とする集積回路の故障診断方法。
20. 請求項１９に記載の集積回路の故障診断方法において、
    前記３つの論理に分離する中間電位とｎ倍の関係は、
    前記中間電圧値がＶｔｈ＋１５％〜Ｖｔｈ＋５％のとき、Ｐ型トランジスタは（ｎ＋１）倍すると共に、Ｎ型トランジスタは（ｎ−１）倍し、
    前記中間電圧値がＶｔｈ＋５％〜Ｖｔｈ−５％のとき、Ｐ型トランジスタはｎ倍すると共に、Ｎ型トランジスタはｎ倍し、且つ、
    前記中間電圧値がＶｔｈ−５％〜Ｖｔｈ−１５％のとき、Ｐ型トランジスタは（ｎ−１）倍すると共に、Ｎ型トランジスタは（ｎ＋１）倍すること特徴とする集積回路の故障診断方法。
21. 請求項１６に記載の集積回路の故障診断方法において、
    前記中間電位は、５つの論理に分離することを特徴とする集積回路の故障診断方法。
22. 請求項２１に記載の集積回路の故障診断方法において、
    前記３つの論理に分離する中間電位とｎ倍の関係は、
    前記中間電圧値がＶｔｈ＋２０％〜Ｖｔｈ＋１０％のとき、Ｐ型トランジスタは（ｎ＋２）倍すると共に、Ｎ型トランジスタは（ｎ−２）倍し、
    前記中間電圧値がＶｔｈ＋１０％〜Ｖｔｈ＋５％のとき、Ｐ型トランジスタは（ｎ＋１）倍すると共に、Ｎ型トランジスタは（ｎ−１）倍し、
    前記中間電圧値がＶｔｈ＋５％〜Ｖｔｈ−５％のとき、Ｐ型トランジスタはｎ倍すると共に、Ｎ型トランジスタはｎ倍し、
    前記中間電圧値がＶｔｈ−５％〜Ｖｔｈ−１０％のとき、Ｐ型トランジスタは（ｎ−１）倍すると共に、Ｎ型トランジスタは（ｎ＋１）倍し、且つ、
    前記中間電圧値がＶｔｈ−１０％〜Ｖｔｈ−２０％のとき、Ｐ型トランジスタは（ｎ−２）倍すると共に、Ｎ型トランジスタは（ｎ＋２）倍することを特徴とする集積回路の故障診断方法。
23. 請求項１６に記載の集積回路の故障診断方法において、
    前記中間電位を、インバータ回路のＶｉｎ−Ｖｏｕｔ特性およびＶｉｎ−Ｉｄｄ特性におけるＩｄｄ（ｍａｘ）±５０％の範囲内とすることを特徴とする集積回路の故障診断方法。
24. 請求項１６に記載の集積回路の故障診断方法において、
    前記ｎ倍は、前記トランジスタのＩｄｓ−Ｖｄｓ特性から決定させる飽和領域での動作点のＶｄｓ／Ｉｄｓ値を非飽和領域での動作点でのＶｄｓ／Ｉｄｓ値で割った値であることを特徴とする集積回路の故障診断方法。
25. 複数の基本的論理を実現するセルにて構成された回路集合体内の故障箇所候補をレイアウト情報から特定する手段と、
    前記レイアウト情報から特定された故障箇所候補に対して論理情報を用いて故障箇所候補を絞り込む手段と、を備え、
    前記レイアウト情報から特定された故障箇所候補は、同層配線間における隣接配線対であり、
    前記故障箇所候補をレイアウト情報から特定する手段は、前記同層配線間における隣接配線対の識別を行なうとき、互いに隣り合う配線パターンを任意の幅に拡大した時にオーバーラップする箇所が存在する配線間を隣接配線対と識別し、
    前記故障箇所候補を絞り込む手段は、前記互いに隣り合う配線パターンを任意の幅に拡大した時にオーバーラップする箇所の面積を用いることで、配線短絡故障の発生確率の高低を識別することを特徴とする集積回路の故障診断装置。
26. 回路集合体内の故障箇所候補をレイアウト情報から特定する手段と、
    前記レイアウト情報から特定された故障箇所候補に対して論理情報を用いて故障箇所候補を絞り込む手段と、を備える集積回路の故障診断装置であって、
    前記レイアウト情報は、前記回路集合体内の拡散層、配線およびビアによる多角形の頂点座標の閉空間表示情報、物理解析により特定されたリーク故障に伴う物理現象の発覚箇所の情報、或いは、外観検査装置により特定された外観異常箇所の情報であり、
    前記レイアウト情報から特定された故障箇所候補は、同層配線間における隣接配線対であり、
    前記故障箇所候補をレイアウト情報から特定する手段は、前記同層配線間における隣接配線対の識別を行なうとき、互いに隣り合う配線パターンを任意の幅に拡大した時にオーバーラップする箇所が存在する配線間を隣接配線対と識別し、
    前記故障箇所候補を絞り込む手段は、前記互いに隣り合う配線パターンを任意の幅に拡大した時にオーバーラップする箇所の面積を用いることで、配線短絡故障の発生確率の高低を識別することを特徴とする集積回路の故障診断装置。
27. 複数の基本的論理を実現するセルにて構成された回路集合体内の故障箇所候補をレイアウト情報から特定する手段と、
    前記レイアウト情報から特定された故障箇所候補に対して論理情報を用いて故障箇所候補を絞り込む手段と、を備え、
    前記レイアウト情報から特定された故障箇所候補は、異層配線間における交差配線対であり、
    前記故障箇所候補をレイアウト情報から特定する手段は、前記異層配線間における交差配線対の識別を行うとき、該異層配線間で配線パターンの少なくとも一部が重なる配線を交差配線対と識別し、
    前記レイアウト情報から特定された故障箇所候補は、ビアであることを特徴とする集積回路の故障診断装置。
28. 回路集合体内の故障箇所候補をレイアウト情報から特定する手段と、
    前記レイアウト情報から特定された故障箇所候補に対して論理情報を用いて故障箇所候補を絞り込む手段と、を備える集積回路の故障診断装置であって、
    前記レイアウト情報は、前記回路集合体内の拡散層、配線およびビアによる多角形の頂点座標の閉空間表示情報、物理解析により特定されたリーク故障に伴う物理現象の発覚箇所の情報、或いは、外観検査装置により特定された外観異常箇所の情報であり、
    前記レイアウト情報から特定された故障箇所候補は、異層配線間における交差配線対であり、
    前記故障箇所候補をレイアウト情報から特定する手段は、前記異層配線間における交差配線対の識別を行うとき、該異層配線間で配線パターンの少なくとも一部が重なる配線を交差配線対と識別し、
    前記レイアウト情報から特定された故障箇所候補は、ビアであることを特徴とする集積回路の故障診断装置。
29. 回路集合体内の故障箇所候補をレイアウト情報から特定する手段と、
    前記レイアウト情報から特定された故障箇所候補に対して論理情報を用いて故障箇所候補を絞り込む手段と、を備える集積回路の故障診断装置であって、
    前記故障箇所候補を絞り込む手段は、
    前記回路集合体の回路図上に前記故障箇所候補を組み込む手段と、
    前記回路集合体の各配線論理値を特定する手段と、
    前記論理を伝搬する手段と、
    前記回路集合体の出力端子に出力する論理値を特定する手段と、を備え、
    前記回路図は、トランジスタおよび該トランジスタ電極につながる配線の接続関係を記載した回路テーブルであり、かつ、前記回路集合体の回路におけるトランジスタ以外の素子について、抵抗素子をショート素子に変換すると共に、容量素子をオープン素子に変換した回路テーブルであることを特徴とする集積回路の故障診断装置。
30. 回路集合体内の故障箇所候補をレイアウト情報から特定する手段と、
    前記レイアウト情報から特定された故障箇所候補に対して論理情報を用いて故障箇所候補を絞り込む手段と、を備える集積回路の故障診断装置であって、
    前記故障箇所候補を絞り込む手段は、
    前記回路集合体の回路図上に前記故障箇所候補を組み込む手段と、
    前記回路集合体の各配線論理値を特定する手段と、
    前記論理を伝搬する手段と、
    前記回路集合体の出力端子に出力する論理値を特定する手段と、を備え、
    前記回路図は、トランジスタおよび該トランジスタ電極につながる配線の接続関係を記載した回路テーブルであり、
    前記回路集合体の回路図上に前記故障箇所候補を組み込む手段は、ビア候補は前記回路テーブルのビアが介在するトランジスタ電極をオープンとすることを特徴とする集積回路の故障診断装置。
31. コンピュータに、
    複数の基本的論理を実現するセルにて構成された回路集合体内の故障箇所候補をレイアウト情報から特定する手順と、
    前記レイアウト情報から特定された故障箇所候補に対して論理情報を用いて故障箇所候補を絞り込む手順と、
    を実行させ、得られる前記絞り込まれた故障候補から真の故障箇所および故障原因を特定し、
    前記レイアウト情報から特定された故障箇所候補は、同層配線間における隣接配線対であり、
    前記故障箇所候補をレイアウト情報から特定する手順において、前記同層配線間における隣接配線対の識別を行なうとき、互いに隣り合う配線パターンを任意の幅に拡大した時にオーバーラップする箇所が存在する配線間を隣接配線対と識別し、
    前記故障箇所候補を絞り込む手順において、前記互いに隣り合う配線パターンを任意の幅に拡大した時にオーバーラップする箇所の面積を用いることで、配線短絡故障の発生確率の高低を識別することを特徴とする集積回路の故障診断プログラム。
32. コンピュータに、
    回路集合体内の故障箇所候補をレイアウト情報から特定する手順と、
    前記レイアウト情報から特定された故障箇所候補に対して論理情報を用いて故障箇所候補を絞り込む手順と、を実行させ、得られる前記絞り込まれた故障候補から真の故障箇所および故障原因を特定する集積回路の故障診断プログラムであって、
    前記レイアウト情報は、前記回路集合体内の拡散層、配線およびビアによる多角形の頂点座標の閉空間表示情報、物理解析により特定されたリーク故障に伴う物理現象の発覚箇所の情報、或いは、外観検査装置により特定された外観異常箇所の情報であり、
    前記レイアウト情報から特定された故障箇所候補は、同層配線間における隣接配線対であり、
    前記故障箇所候補をレイアウト情報から特定する手順において、前記同層配線間における隣接配線対の識別を行なうとき、互いに隣り合う配線パターンを任意の幅に拡大した時にオーバーラップする箇所が存在する配線間を隣接配線対と識別し、
    前記故障箇所候補を絞り込む手順において、前記互いに隣り合う配線パターンを任意の幅に拡大した時にオーバーラップする箇所の面積を用いることで、配線短絡故障の発生確率の高低を識別することを特徴とする集積回路の故障診断プログラム。
33. コンピュータに、
    複数の基本的論理を実現するセルにて構成された回路集合体内の故障箇所候補をレイアウト情報から特定する手順と、
    前記レイアウト情報から特定された故障箇所候補に対して論理情報を用いて故障箇所候補を絞り込む手順と、
    を実行させ、得られる前記絞り込まれた故障候補から真の故障箇所および故障原因を特定し、
    前記レイアウト情報から特定された故障箇所候補は、異層配線間における交差配線対であり、
    前記故障箇所候補をレイアウト情報から特定する手順において、前記異層配線間における交差配線対の識別を行うとき、該異層配線間で配線パターンの少なくとも一部が重なる配線を交差配線対と識別し、
    前記レイアウト情報から特定された故障箇所候補は、ビアであることを特徴とする集積回路の故障診断プログラム。
34. コンピュータに、
    回路集合体内の故障箇所候補をレイアウト情報から特定する手順と、
    前記レイアウト情報から特定された故障箇所候補に対して論理情報を用いて故障箇所候補を絞り込む手順と、を実行させ、得られる前記絞り込まれた故障候補から真の故障箇所および故障原因を特定する集積回路の故障診断プログラムであって、
    前記レイアウト情報は、前記回路集合体内の拡散層、配線およびビアによる多角形の頂点座標の閉空間表示情報、物理解析により特定されたリーク故障に伴う物理現象の発覚箇所の情報、或いは、外観検査装置により特定された外観異常箇所の情報であり、
    前記故障箇所候補をレイアウト情報から特定する手順において、前記異層配線間における交差配線対の識別を行うとき、該異層配線間で配線パターンの少なくとも一部が重なる配線を交差配線対と識別し、
    前記レイアウト情報から特定された故障箇所候補は、ビアであることを特徴とする集積回路の故障診断プログラム。
35. コンピュータに、
    回路集合体内の故障箇所候補をレイアウト情報から特定する手順と、
    前記レイアウト情報から特定された故障箇所候補に対して論理情報を用いて故障箇所候補を絞り込む手順と、を実行させ、得られる前記絞り込まれた故障候補から真の故障箇所および故障原因を特定する集積回路の故障診断プログラムであって、
    前記故障箇所候補を絞り込む手順は、
    前記回路集合体の回路図上に前記故障箇所候補を組み込む手順と、
    前記回路集合体の各配線論理値を特定する手順と、
    前記論理を伝搬する手順と、
    前記回路集合体の出力端子に出力する論理値を特定する手順と、を備え、
    前記回路図は、トランジスタおよび該トランジスタ電極につながる配線の接続関係を記載した回路テーブルであり、かつ、前記回路集合体の回路におけるトランジスタ以外の素子について、抵抗素子をショート素子に変換すると共に、容量素子をオープン素子に変換した回路テーブルであることを特徴とする集積回路の故障診断プログラム。
36. コンピュータに、
    回路集合体内の故障箇所候補をレイアウト情報から特定する手順と、
    前記レイアウト情報から特定された故障箇所候補に対して論理情報を用いて故障箇所候補を絞り込む手順と、を実行させ、得られる前記絞り込まれた故障候補から真の故障箇所および故障原因を特定する集積回路の故障診断プログラムであって、
    前記故障箇所候補を絞り込む手順は、
    前記回路集合体の回路図上に前記故障箇所候補を組み込む手順と、
    前記回路集合体の各配線論理値を特定する手順と、
    前記論理を伝搬する手順と、
    前記回路集合体の出力端子に出力する論理値を特定する手順と、を備え、
    前記回路図は、トランジスタおよび該トランジスタ電極につながる配線の接続関係を記載した回路テーブルであり、
    前記回路集合体の回路図上に前記故障箇所候補を組み込む手順において、ビア候補は前記回路テーブルのビアが介在するトランジスタ電極をオープンとすることを特徴とする集積回路の故障診断プログラム。

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