JP2009092437A - テストパターン評価方法及びテストパターン評価装置 - Google Patents

Abstract

【課題】 シミュレーション時間が比較的短いゲートレベル以上のシミュレータにより、シミュレーション時間を低減しつつ精度良く適切に信頼性試験における評価を行うことができるテストパターンの評価方法及び評価装置を提供する。
【解決手段】 少なくとも入力端子の論理値或いは電圧値によって決まるセルが取り得る内部状態の夫々をセル状態とし、端子間電圧によって決まるトランジスタが取り得る状態の夫々をトランジスタ状態とし、ゲートレベル以上での半導体集積回路の動作検証を実行し、動作検証において所定時間以上継続出現する出現セル状態を求めるセル状態取得工程と、動作検証において、トランジスタ毎に、対応する出現セル状態を用いて出現トランジスタ状態を求めるトランジスタ状態取得工程と、トランジスタ毎に、対応する出現トランジスタ状態を用いてトランジスタのテスト活性度を算出するテスト活性度算出工程を実行する。
【選択図】 図２

Description

本発明は、半導体集積回路の信頼性試験のためのテストパターンの評価方法及びテストパターンの評価装置に関する。

従来、より信頼性の高い半導体集積回路装置を出荷するために、半導体集積回路装置に対し、製品出荷前に各種の信頼性試験が行われている。信頼性試験には、例えば、半導体集積回路を構成するトランジスタのゲート酸化膜に対する耐久性試験等がある。トランジスタのゲート酸化膜に対する耐久性試験は、具体的には、プロセスや特性等に応じて、高温環境下において、半導体集積回路の電源端子に定格電圧よりも高い耐久性試験用の電源電圧を印加した状態で、トランジスタのゲート酸化膜に対する耐久性試験用のテストパターンに基づいて生成した入力信号を、半導体集積回路の入力端子に入力して行う。このように、トランジスタのゲート酸化膜に対する耐久性試験では、検査対象となるトランジスタのゲート酸化膜に、耐久性試験用電圧を信頼性試験で必要とされる時間印加する。

ところで、上記トランジスタのゲート酸化膜に対する信頼性試験では、信頼性試験の精度を良好にするために、半導体集積回路を構成する全てのトランジスタに対して適切な耐久性試験用電圧を適切な時間印加する必要がある。トランジスタに印加する耐久性試験用電圧の値や電圧印加時間がばらつくと、信頼性試験の精度が低下する可能性がある。このため、半導体集積回路を構成する全てのトランジスタに対して耐久性試験用電圧を適切な時間印加することができる信頼性試験用テストパターンを生成する必要がある。

尚、一般的に、特に、半導体集積回路の回路規模が大きい場合、１つの信頼性試験用テストパターンで半導体集積回路を構成する全てのトランジスタに対して耐久性試験用電圧を適切な時間印加することは困難となるため、複数の信頼性試験用テストパターンが用いられる場合がある。或いは、半導体集積回路の回路規模が大きくなる程、１つの信頼性試験用テストパターンの長さが長くなる傾向にある。しかし、一般的に、信頼性試験用テストパターンの数が多くなる程、或いは、信頼性試験用テストパターンの長さが長くなると、耐久性試験の試験時間が膨大になる。このため、精度の良い信頼性試験用テストパターンを生成し、信頼性試験用テストパターンの数を低減して、耐久性試験の試験時間を低減することが求められており、信頼性試験用テストパターンの精度をより適切に評価する技術が求められている。

信頼性試験用テストパターンの評価に係る技術としては、例えば、半導体集積回路のＳＰＩＣＥ（Ｓｉｍｕｌａｔｉｏｎ Ｐｒｏｇｒａｍ ｗｉｔｈ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｅｍｐｈａｓｉｓ）ネットリスト及び信頼性試験用テストパターンを用いてトランジスタレベルでのＳＰＩＣＥシミュレーションを行い、耐久性試験用電圧が適切な時間印加されているトランジスタを活性化トランジスタとして抽出し、半導体集積回路内の全てのトランジスタに対する活性化トランジスタの割合から、半導体集積回路全体でのトランジスタの活性化率（ストレス活性化率）を算出するテストパターンの評価技術がある（例えば、特許文献１参照）。

以下、特許文献１に記載のテストパターンの評価技術について、図１８及び図１９に基づいて簡単に説明する。

先ず、特許文献１に記載のテストパターン評価技術で用いる検査装置の構成について、図１８を基に説明する。ここで、図１８は、半導体集積回路の検査装置の一例、特に、ＳＰＩＣＥシミュレーションに係る部分の概略構成例を示している。

検査装置１０００は、図１８に示すように、検査装置１０００の各種機能を制御するＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１０１０、ＳＰＩＣＥシミュレーションの処理手順からなるＳＰＩＣＥシミュレーションプログラム１０２１、半導体集積回路のＳＰＩＣＥネットリスト１０２２及び信頼性試験用テストパターン１０２３等を記憶したＨＤＤ（Ｈａｒｄ ｄｉｓｋ ｄｒｉｖｅ）１０２０、フラッシュメモリ等で構成された一時記憶装置としてのＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１０３０、ＳＰＩＣＥシミュレーションの設定や実行要求を入力可能なキーボードやマウス等の外部入力機器を備えてなる操作部１０４０、ＳＰＩＣＥシミュレーションの結果等を表示可能なディスプレイ等の機器を備えてなる表示部１０５０、及び、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）上の他の装置等とデータ通信を行うための通信インターフェース１０６０で構成されている。

検査装置１０００は、操作部１０４０からのＳＰＩＣＥシミュレーションの実行指示に基づいて、ＣＰＵ１０１０が、ＨＤＤ１０２０に記憶されたＳＰＩＣＥネットリスト１０２２と信頼性試験用テストパターン１０２３を用いてＳＰＩＣＥシミュレーションプログラム１０２１を実行することにより、半導体集積回路の信頼性試験を実行する。

次に、特許文献１に記載のテストパターン評価技術の実行手順について、図１９を基に説明する。ここで、図１９は、従来技術に係る信頼性試験用テストパターンの評価技術の処理手順を示している。

操作部１０４０からＳＰＩＣＥシミュレーションの実行要求を受け付けると、検査装置１０００のＣＰＵ１０１０が、指定されたＳＰＩＣＥネットリスト１０２２及び信頼性試験用テストパターン１０２３をＨＤＤ１０２０から取得し、ＨＤＤ１０２０に記憶されたＳＰＩＣＥシミュレーションプログラム１０２１を実行して、トランジスタレベルでのシミュレーションを開始する（ステップ＃１００１）。

ＣＰＵ１０１０は、ＳＰＩＣＥネットリスト１０２２から、全てのトランジスタのトランジスタ名、及び、各トランジスタの各ノードを抽出し、トランジスタリストを作成する（ステップ＃１００２）。更に、ＣＰＵ１０１０は、ＳＰＩＣＥシミュレーションの実行して、或いは、ＳＰＩＣＥシミュレーションのログを利用して、各トランジスタの各ノードの電圧変化を取得する（ステップ＃１００３）。

全てのトランジスタについてＳＰＩＣＥシミュレーションの結果が得られると（ステップ＃１００４で「ＹＥＳ」分岐）、ＣＰＵ１０１０は、トランジスタ毎に、ＳＰＩＣＥシミュレーションの結果から、トランジスタのゲート酸化膜に耐圧試験用電圧が印加されているストレス印加時間を求め（ステップ＃１００５）、全ＳＰＩＣＥシミュレーション時間に対するストレス印加時間の割合（ストレス印加率）を算出する（ステップ＃１００６）。

全てのトランジスタについてストレス印加率を算出すると（ステップ＃１００７で「ＹＥＳ」分岐）、ＣＰＵ１０１０は、ストレス印加率の値が一定値以上のトランジスタの数を求め（ステップ＃１００８）、当該トランジスタ数の半導体集積回路内の全トランジスタ数に対する割合をトランジスタ活性化率として算出し（ステップ＃１００９）、表示部１０５０に出力する。最終的に、トランジスタ活性化率を信頼性試験用テストパターン１０２３の評価指標として、テストパターンの評価を行う。

尚、上述したテストパターンの評価技術では、トランジスタのゲート酸化膜に対する耐圧試験用電圧の印加状態を示すトランジスタ活性化率をテストパターンの評価指標としたが、他のテストパターンの評価技術には、例えば、テストパターンの評価指標として、トグル率を用いるものがある（例えば、特許文献２参照）。

トグル率は、半導体集積回路において、例えば、所定のセルの出力端子と他のセルの入力端子を接続する配線（バス）の活性化率であり、例えば、論理値を“０”と“１”に変化させることができる配線数の全配線数に対する割合で示される。トグル率は、特に、約数個〜数十個のトランジスタで構成される標準セル（スタンダードセル）をライブラリ化し、当該ライブラリを用いて設計されたロジック回路で用いられている。

特開２００６−１１８８８０号公報 特開２００３−１９７７４６号公報

しかしながら、上記特許文献１に記載のテストパターンの評価技術では、ＳＰＩＣＥシミュレーションによりトランジスタレベルでの電圧特性の解析を行うため、シミュレーション時間が相当長くなる。特に、精度良くシミュレーションを行うためにＳＰＩＣＥのトランジェント解析を利用した場合には、シミュレーション時間が膨大になり、現実的な時間でＳＰＩＣＥシミュレーションを終了させることができないという問題があった。更に、近年、半導体集積回路の大規模化が進み、これに伴って、ＳＰＩＣＥシミュレーション時間も増大しており、特許文献１に記載のテストパターンの評価技術のように、ＳＰＩＣＥシミュレーションを用いて信頼性試験用テストパターンを評価することが困難になってきている。このため、半導体集積回路が大規模化しても、比較的、現実的な時間で処理を終了させることができるゲートレベル（セル単位）でのシミュレーションを用いてトランジスタ活性化率を求めることができるテストパターンの評価技術が求められている。

また、上記特許文献２に記載のテストパターンの評価技術では、配線（バス）の活性化率を示すトグル率をテストパターンの評価指標としているが、トグル率の向上を図るためには、半導体集積回路内の配線ノードについて網羅的に論理値を与える必要がある。これに対し、トランジスタのゲート酸化膜に対する信頼性試験では、トランジスタの端子間の端子間電圧が、信頼性試験で必要とされる時間、テスト電圧印加状態となっていれば良い。即ち、トグル率が高いテストパターンであっても、必ずしも、トランジスタのゲート酸化膜に対する信頼性試験における評価が高くなるとは限らない。トグル率や故障検出率等は、トランジスタのゲート酸化膜に対する信頼性試験用テストパターンの評価指標としては、必ずしも適切ではない場合がある。

本発明は上記の問題に鑑みてなされたものであり、その目的は、ＳＰＩＣＥシミュレーションに比べてシミュレーション時間が比較的短いゲートレベルでのシミュレーションを用い、シミュレーション時間を低減しつつ精度良く適切にトランジスタ活性化率を求めることができるテストパターンの評価方法を提供する点にある。

また、ＳＰＩＣＥシミュレーションに比べてシミュレーション時間が比較的短いゲートレベルでのシミュレーションを用い、シミュレーション時間を低減しつつ精度良く適切にトランジスタ活性化率を求めることができるテストパターンの評価装置を提供する。

上記目的を達成するための本発明に係るテストパターン評価方法は、トランジスタを用いて特定の機能を実現するセルの複数からなる半導体集積回路を検証するためのテストパターンを評価するためのテストパターン評価方法であって、少なくとも入力端子の論理値或いは電圧値によって決まる前記セルが取り得る内部状態の夫々をセル状態とし、前記トランジスタの各端子間の端子間電圧によって決まる前記トランジスタが取り得る状態の夫々をトランジスタ状態とし、前記半導体集積回路の設計データ及び前記テストパターンを用いて、ゲートレベル以上での前記半導体集積回路の動作検証を実行し、前記動作検証において、前記半導体集積回路を構成する前記セル毎に、前記セルに所定時間以上継続して出現する前記セル状態を出現セル状態として求めるセル状態取得工程と、前記動作検証において、前記セルを構成する前記トランジスタ毎に、前記トランジスタを構成要素とする前記セルの前記出現セル状態を用い、前記トランジスタに出現する前記トランジスタ状態を出現トランジスタ状態として求めるトランジスタ状態取得工程と、前記トランジスタ毎に、対応する前記出現トランジスタ状態を用いて前記トランジスタのテスト活性度を算出するテスト活性度算出工程と、を実行することを第１の特徴とする。

上記特徴の本発明に係るテストパターン評価方法は、前記テスト活性度算出工程において、前記トランジスタの夫々について、前記半導体集積回路の構成上、前記端子間電圧が所定のテスト電圧印加状態となる可能性がある前記トランジスタの端子間をテスト可能性端子間として求め、前記トランジスタの夫々について、前記動作検証において、全ての前記テスト可能性端子間の前記端子間電圧が前記テスト電圧印加状態となる場合に、当該トランジスタをテスト活性状態であると判定することを第２の特徴とする。

上記第１の特徴の本発明に係るテストパターン評価方法は、前記トランジスタ状態取得工程において、前記出現トランジスタ状態の出現時間を各別に求め、前記テスト活性度算出工程において、前記トランジスタの夫々について、前記半導体集積回路の構成上、前記端子間電圧が所定のテスト電圧印加状態となる可能性がある前記トランジスタの端子間をテスト可能性端子間として求め、前記トランジスタ毎に、前記トランジスタの夫々の前記出現トランジスタ状態とその前記出現時間を用い、前記半導体集積回路内の全ての前記テスト可能性端子間について、前記動作検証において前記端子間電圧が前記テスト電圧印加状態となる時間を合計した累積テスト電圧印加時間を算出し、前記トランジスタの夫々について、前記トランジスタの全ての前記テスト可能性端子間の前記累積テスト電圧印加時間が所定のテスト電圧印加状態判定時間を超える前記トランジスタをテスト活性状態であると判定することを第３の特徴とする。

上記第２または第３の特徴の本発明に係るテストパターン評価方法は、前記半導体集積回路の検証対象となる全ての前記トランジスタに対する前記テスト活性状態であると判定された前記トランジスタの割合を第１テスト活性度として求める第１テスト活性度算出工程を実行することを第４の特徴とする。

上記第１の特徴の本発明に係るテストパターン評価方法は、前記テスト活性度算出工程において、前記トランジスタの夫々について、前記半導体集積回路の構成上、前記端子間電圧が所定のテスト電圧印加状態となる可能性がある前記トランジスタの端子間をテスト可能性端子間として求め、前記トランジスタの夫々について、前記動作検証において前記端子間電圧が前記テスト電圧印加状態となる前記トランジスタの端子間の前記テスト可能性端子間に対する割合を求め、前記半導体集積回路の検証対象となる全ての前記トランジスタについて前記割合を合計した第２テスト活性度を算出する第２テスト活性度算出工程を実行することを第５の特徴とする。

上記第１の特徴の本発明に係るテストパターン評価方法は、前記トランジスタ状態取得工程において、前記出現トランジスタ状態の出現時間を各別に求め、前記テスト活性度算出工程において、前記トランジスタの夫々について、前記半導体集積回路の構成上、前記端子間電圧が所定のテスト電圧印加状態となる可能性がある前記トランジスタの端子間をテスト可能性端子間として求め、前記トランジスタ毎に、前記トランジスタの夫々の前記出現トランジスタ状態とその前記出現時間を用い、前記半導体集積回路内の全ての前記テスト可能性端子間について、前記動作検証において前記端子間電圧が前記テスト電圧印加状態となる時間を合計した累積テスト電圧印加時間を算出し、前記トランジスタの夫々について、前記累積テスト電圧印加時間が所定のテスト電圧印加状態判定時間を超える前記トランジスタの端子間の前記トランジスタ内の全ての前記テスト可能性端子間に対する割合を求め、前記半導体集積回路の検証対象となる全ての前記トランジスタについて前記割合を合計した第２テスト活性度を算出する第２テスト活性度算出工程を実行することを第６の特徴とする。

上記何れかの特徴の本発明に係るテストパターン評価方法は、前記動作検証前に、前記セルの前記機能別に、前記セル状態と、前記セルを構成する前記トランジスタの端子間電圧との対応関係を示す対応データを取得し、前記トランジスタ状態取得工程において、前記トランジスタ毎に、前記トランジスタを構成要素とする前記セルの前記出現セル状態と前記対応データを用いて、前記出現トランジスタ状態を求めることを第７の特徴とする。

上記何れかの特徴の本発明に係るテストパターン評価方法は、前記セル毎に、前記セルの前記出現セル状態を用い、前記セルが取り得る全ての前記セル状態が出現するか否かを判定し、取り得る全ての前記セル状態が出現する前記セルをテスト活性化セルであると判定し、前記半導体集積回路において検証対象となる全ての前記セルに対する前記テスト活性化セルの割合を第１セル活性度として求める第１セル活性化判定工程を実行することを第８の特徴とする。

上記第１〜第７の特徴の本発明に係るテストパターン評価方法は、前記セル状態取得工程において、前記セル状態毎に、前記セル状態が前記セルに出現した時間を合計した累積セル状態出現時間を求め、前記セルの夫々について、前記半導体集積回路の構成上、前記セルが取り得る全ての前記セル状態の前記累積セル状態出現時間が所定のセル状態出現判定時間を超える前記セルをテスト活性化セルであると判定し、前記半導体集積回路において検証対象となる全ての前記セルに対する前記テスト活性化セルの割合を第１セル活性度として求める第１セル活性化判定工程を実行することを第９の特徴とする。

上記第１〜第７の特徴の本発明に係るテストパターン評価方法は、前記セル毎に、前記セルの前記出現セル状態を用い、前記半導体集積回路の構成上、前記セルが取り得る全ての前記セル状態に対する前記出現セル状態の割合を求め、前記半導体集積回路において検証対象となる全ての前記セルの前記割合を合計した第２セル活性度を算出する第２セル活性化判定工程を実行することを第１０の特徴とする。

上記第１〜第７の特徴の本発明に係るテストパターン評価方法は、前記セル状態取得工程において、前記セル状態毎に、前記セル状態が前記セルに出現した時間を合計した累積セル状態出現時間を求め、前記セル毎に、前記半導体集積回路の構成上、前記セルが取り得る全ての前記セル状態に対する前記累積セル状態出現時間が所定のセル状態出現判定時間を超える前記セル状態の割合を求め、前記半導体集積回路において検証対象となる全ての前記セルの前記割合を合計した第２セル活性度を算出する第２セル活性化判定工程を実行することを第１１の特徴とする。

上記何れかの特徴の本発明に係るテストパターン評価方法は、前記出現トランジスタ状態に基づき、前記動作検証において前記セルに所定時間以上継続して出現しなかった前記トランジスタ状態を未出現トランジスタ状態として求める未出現トランジスタ状態検出工程と、前記未出現トランジスタ状態を出現させるテストパターンを生成する第１テストパターン生成工程と、を実行することを第１３の特徴とする。

上記何れかの特徴の本発明に係るテストパターン評価方法は、前記出現セル状態に基づき、前記動作検証において前記セルに所定時間以上継続して出現しなかった前記セル状態を未出現セル状態として求める未出現セル状態検出工程と、前記未出現セル状態を出現させるテストパターンを生成する第２テストパターン生成工程と、を実行することを第１３の特徴とする。

上記目的を達成するための本発明に係るテストパターン評価装置は、トランジスタを用いて特定の機能を実現するセルの複数からなる半導体集積回路を検証するためのテストパターンを評価するためのテストパターン評価装置であって、少なくとも入力端子の論理値或いは電圧値によって決まる前記セルが取り得る内部状態の夫々をセル状態とし、前記トランジスタの各端子間の端子間電圧によって決まる前記トランジスタが取り得る状態の夫々をトランジスタ状態とし、前記半導体集積回路の設計データ及び前記テストパターンを取得するデータ取得手段と、前記設計データ及び前記テストパターンを用いて、ゲートレベル以上での前記半導体集積回路の動作検証を実行する動作検証手段と、前記動作検証において、前記半導体集積回路を構成する前記セル毎に、前記セルに所定時間以上継続して出現する前記セル状態を出現セル状態として求めるセル状態取得手段と、前記動作検証において、前記セルを構成する前記トランジスタ毎に、前記トランジスタを構成要素とする前記セルの前記出現セル状態を用い、前記トランジスタに出現する前記トランジスタ状態を出現トランジスタ状態として求めるトランジスタ状態取得手段と、前記トランジスタ毎に、対応する前記出現トランジスタ状態を用いて前記トランジスタのテスト活性度を算出するテスト活性度算出手段と、を備えることを特徴とする。

上記特徴のテストパターンの評価方法及び評価装置によれば、セルが取り得る内部状態（セル状態）から、セルを構成するトランジスタのトランジスタ状態を求めるように構成したので、例えば、ゲートレベルのシミュレータを用いて、トランジスタレベルのシミュレータを用いた場合と同程度の精度で、トランジスタのゲート酸化膜に対する信頼性試験で用いる信頼性試験用テストパターンを評価することが可能になる。

ＳＰＩＣＥシミュレーションのトランジェント解析のように、トランジスタの各端子間の電圧変動を測定するトランジスタレベルのシミュレーションは、シミュレーション精度は高いが、比較的シミュレーション時間が長く、特に、回路規模が大きい半導体集積回路では、現実的な時間でシミュレーションを終了することが困難である。これに対し、上記特徴のテストパターンの評価方法及び評価装置によれば、トランジスタレベルのシミュレータより比較的シミュレーション時間が短いゲートレベルのシミュレータを用いることが可能になるので、大規模な半導体集積回路においても、現実的な時間でシミュレーションを終了させることができ、信頼性試験用テストパターンの評価を現実的な時間で行うことが可能になる。

また、上記特徴のテストパターンの評価方法及び評価装置によれば、セル状態からトランジスタ状態を一意的に決定することができることから、動作検証（シミュレーション）で求めたセル状態からトランジスタ状態を求めるように構成したので、ＳＰＩＣＥシミュレーション等のトランジスタレベルのシミュレーションを実行した場合と同程度の精度で、信頼性試験用テストパターンを評価することができる。

尚、上記特徴のテストパターンの評価方法及び評価装置を、信頼性試験用テストパターンの評価後に、動作検証において、端子間電圧がテスト電圧印加状態とならないテスト可能性端子間を出力するように構成すれば、信頼性試験用テストパターンの追加が必要なテスト可能性端子間を容易に得ることができ、追加の信頼性試験用テストパターンの作成がより適切に実行可能になる。

上記第４の特徴のテストパターンの評価方法によれば、信頼性試験用テストパターンの評価指標として、半導体集積回路全体におけるテスト活性状態であると判定されたトランジスタの割合を用いるので、実際の動作検証におけるトランジスタの状態に応じた評価を得ることができ、トランジスタのゲート酸化膜やソースドレイン間に対する信頼性試験における評価を適切に行うことができる。上記第５及び第６の特徴のテストパターンの評価方法によれば、信頼性試験用テストパターンの評価指標として、動作検証において端子間電圧がテスト電圧印加状態となるトランジスタの端子間のテスト可能性端子間に対する割合を、半導体回路全体で合計した値を用いるので、実際の動作検証におけるトランジスタの状態に応じた評価を得ることができ、トランジスタのゲート酸化膜やソースドレイン間に対する信頼性試験における評価を適切に行うことができる。

また、上記第３及び第６の特徴のテストパターンの評価方法によれば、テスト電圧印加状態となる時間を合計した累積テスト電圧印加時間を、信頼性試験用テストパターンのテスト活性度の算出に用いるので、例えば、トランジスタのゲート酸化膜に対する耐性試験で必要とされる時間をテスト電圧印加状態判定時間として設定すれば、累積テスト電圧印加時間がテスト電圧印加状態判定時間を満たし、信頼性試験を適切に実施できるトランジスタの端子間を確実に評価でき、より精度の高い信頼性試験用テストパターンの評価が可能になる。

上記第７の特徴のテストパターンの評価方法によれば、セルの機能別に、動作検証前に求めたセル状態とトランジスタの端子間電圧との対応関係を示す対応データを求め、当該対応データを用いてセル状態からトランジスタ状態を求めるので、トランジスタ状態を容易に且つ迅速に求めることが可能になる。また、対応データは、同じ半導体集積回路に対する信頼性試験で用いる他の信頼性試験用テストパターンや、プロセス等の電気的特性が同じ他の半導体集積回路に対する信頼性試験で用いる信頼性試験用テストパターンに対する評価において再利用可能である。

尚、回路規模が非常に小さいセル単位でのトランジスタレベルのシミュレーションであれば、シミュレーション時間が非常に短くてすみ、セルの機能数が限られているため、シミュレーション回数も少なくてすむ。このため、上記第７の特徴のテストパターンの評価方法では、対応データを求める場合については、ＳＰＩＣＥシミュレーション等のトランジスタレベルのシミュレーションを用いることができる。この場合には、トランジスタレベルのシミュレーションを利用するため、より高精度に、セル状態とトランジスタの端子間電圧との対応関係を求めることができる。更に、動作検証において半導体集積回路全体に対するトランジスタレベルのシミュレーションを実行しないので、信頼性試験用テストパターンの評価にかかる時間が増大するのを防止できる。

また、上記第８〜第１１の特徴のテストパターンの評価方法によれば、各セルに出現するセル状態に基づいてセル活性度を求めるように構成したので、半導体集積回路の構成を考慮すれば、セル状態とトランジスタの端子間電圧との対応関係が一意的に決まることから、トランジスタの状態をある程度反映した評価指標として、セル活性度を求めることができる。

尚、上述したトグル率の場合のように、所定のセルにおけるセル状態の出現率と、当該セルを構成するトランジスタのテスト可能性端子間がテスト電圧印加状態となる率は、必ずしも一致しないが、取り得る全てのセル状態が出現するセルについては、当該セルを構成するトランジスタは、全てのテスト可能性端子間がテスト電圧印加状態となるとみなせる。このことから、セル活性度を用いても、必ずしもトランジスタ状態によるテスト活性度とは一致しないが、ある程度の精度で、信頼性試験用テストパターンの評価を行うことができる。

以下、本発明に係るテストパターン評価方法及びテストパターン評価装置（以下、適宜「本発明方法」、「本発明装置」と略称する）の実施形態を図面に基づいて説明する。

〈第１実施形態〉
本発明方法及び本発明装置の第１実施形態について、図１〜図８を基に説明する。

先ず、本発明装置の基本構成について、図１を基に説明する。ここで、図１は、本発明装置の各手段を備えるＥＷＳ１（Ｅｎｇｉｎｅｅｒｉｎｇ Ｗｏｒｋｓｔａｔｉｏｎ）の信頼性試験用テストパターン２３の評価に係る部分の概略部分構成例を示している。

図１に示すように、ＥＷＳ１は、ＥＷＳ１の各機能を制御するＣＰＵ１０、ＥＷＳ１の各機能を実現する各種プログラムやデータ等を記憶するＨＤＤ２０、フラッシュメモリ等で構成された一時記憶装置としてのＲＡＭ３０、キーボードやマウス等の外部入力機器を備えてなる操作部４０、ディスプレイ等の機器を備えてなる表示部５０、ＬＡＮ上の他の装置とデータ通信を行うための通信インターフェース６０を備えて構成されている。

本実施形態のＨＤＤ２０は、トランジスタを用いて特定の機能を実現するセルの複数からなる半導体集積回路の動作検証をゲートレベルで行うための論理シミュレーションプログラム２１、半導体集積回路のゲートレベルのネットリスト２２（設計データに相当）、機能検証用テストパターン等を含む信頼性試験用テストパターン２３、基本論理ゲートや論理回路ブロック等を規定したセルライブラリ２４、半導体集積回路の信頼性試験用テストパターン２３を評価するためのテストパターン評価装置の各手段を実現するテストパターン評価プログラム２５を備えて構成されている。

本発明装置は、テストパターン評価プログラム２５を、ＣＰＵ１０がコンピュータ上で実行することで実現される。尚、本発明装置及び本発明方法では、少なくとも入力端子の論理値或いは電圧値によって決まるセルが取り得る内部状態の夫々をセル状態とし、トランジスタの各端子間の端子間電圧によって決まるトランジスタが取り得る状態の夫々をトランジスタ状態とする。

より具体的には、本発明装置は、図１に示すように、半導体集積回路のネットリスト２２及び信頼性試験用テストパターン２３を取得するデータ取得手段２５１と、設計データ及び信頼性試験用テストパターン２３を用いて、ゲートレベル以上での半導体集積回路の動作検証を実行する動作検証手段２５２と、動作検証において、半導体集積回路を構成するセル毎に、セルに所定時間以上継続して出現するセル状態を出現セル状態として求めるセル状態取得手段２５３と、動作検証において、セルを構成するトランジスタ毎に、トランジスタを構成要素とするセルの出現セル状態を用い、トランジスタに出現するトランジスタ状態を出現トランジスタ状態として求めるトランジスタ状態取得手段２５４と、トランジスタ毎に、対応する出現トランジスタ状態を用いてトランジスタのテスト活性度を算出するテスト活性度算出手段２５５と、を備えて構成されている。

尚、本実施形態では、ＨＤＤ２０には、更に、セルの機能別に、セル状態とセルを構成するトランジスタの端子間電圧との対応関係を示す対応データ２６が記憶されており、トランジスタ状態取得手段２５４が、トランジスタ毎に、トランジスタを構成要素とするセルの出現セル状態と対応データ２６を用いて、出現トランジスタ状態を求めるように構成されている。

次に、本実施形態の本発明方法について、図２〜図８を基に説明する。ここで、図２は、本実施形態における本発明方法の処理手順を示している。

ＥＷＳ１の操作部４０からテストパターンの評価要求があると、先ず、本発明装置のデータ取得手段２５１が、指定された検証対象の半導体集積回路のゲートレベルのネットリスト２２、信頼性試験用テストパターン２３、セルライブラリ２４をＨＤＤ２０から取得し（ステップ＃１１０）、本発明装置の動作検証手段２５２が、論理シミュレーションプログラム２１を起動して、ゲートレベルでの論理シミュレーション（動作検証に相当）を実行する（ステップ＃１２０）。

ここで、図３は、論理シミュレーションの対象となる半導体集積回路の一例を示している。また、図４は、信頼性試験用テストパターン２３の一例を示しており、半導体集積回路の入力端子Ａ、Ｂ、ＣＫＢの夫々に入力する入力信号を論理値で示している。図５は、論理シミュレーション用のセルライブラリ２４の一例として、ＮＡＮＤセルＳ１のシンボル及び真理値表を示している。図６は、論理シミュレーションの結果を示している。尚、本実施形態では、‘１’が信頼性試験時の電源電圧（ここでは、テスト電圧）に、‘０’が接地電圧に対応している。

具体的には、図３に示す半導体集積回路は、ＮＡＮＤセルＳ１、インバータセルＳ２、及び、ＤフリップフロップセルＳ３を備えて構成されている。尚、本実施形態では、出力端子の論理値が入力端子の論理値により一意的に決まる論理ゲートやセレクタ等の組み合わせ回路については、入力端子の論理値によってセル状態を規定する。更に、出力端子の論理値が入力端子の論理値と内部状態により決まるレジスタやカウンタ等の順序回路については、入力端子及び出力端子の論理値によってセル状態を規定する。即ち、図３に示す半導体集積回路では、ＮＡＮＤセルＳ１及びインバータセルＳ２については入力端子の論理値でセル状態を規定し、ＤフリップフロップセルＳ３については入力端子の論理値と出力端子の論理値でセル状態を規定する。

ここで、例えば、ＮＡＮＤセルの場合、セル状態（Ａ，Ｂ）としては、図５に示すように、４つのセル状態（０，０）、（０，１）、（１，０）、（１，１）が考えられるが、例えば、入力端子Ｂが論理値‘０’に固定されているような場合には、半導体集積回路の構成上、取り得るセル状態は（０，０）、（１，０）の２つになる。

図６は、論理シミュレーションの結果を示しており、図６（ａ）は、ＮＡＮＤセルＳ１に入力される入力信号Ａ、入力信号Ｂ、インバータセルＳ２に入力されるクロック信号ＣＫＢ、ＮＡＮＤセルＳ１の出力端子ＹとＤフリップフロップセルＳ３のデータ入力端子Ｄを接続する内部ノードの内部信号Ｄ、インバータセルＳ２の出力端子ＹとＤフリップフロップセルＳ３のクロック入力端子ＣＫを接続する内部ノードの内部信号ＣＫ、及び、ＤフリップフロップセルＳ３からの出力信号Ｑの信号波形を夫々示している。

続いて、図２に示すように、本発明装置のセル状態取得手段２５３が、論理シミュレーションにおいて、半導体集積回路を構成するセル毎に、セルに所定時間以上継続して出現するセル状態を出現セル状態として求める（ステップ＃１３０、セル状態取得工程）。

具体的には、本実施形態のセル状態取得手段２５３は、図３に示す半導体集積回路の場合、ＮＡＮＤセルＳ１、インバータセルＳ２、及び、ＤフリップフロップセルＳ３の夫々について、出現セル状態を求める。より詳細には、図６（ａ）において、１ｎｓ以上継続して出現するセル状態を出現セル状態としている。図６に示すように、ＮＡＮＤセルＳ１については、入力端子Ａ及び入力端子Ｂの論理値で規定されるセル状態（Ａ，Ｂ）の内、出現セル状態（Ａ，Ｂ）は、（１，１）、（１，０）、（０，１）である。インバータセルＳ２の出現セル状態（Ａ）は、（１）、（０）となる。ＤフリップフロップセルＳ３の出現セル状態（Ｄ，ＣＫ，Ｑ）は、（１，１，１）、（１，１，０）、（１，０，１）、（１，０，０）、（０，１，０）となる。尚、本実施形態では、１ｎｓ以上継続して出現するセル状態を出現セル状態としたが、これに限るものではなく、半導体集積回路の動作周波数等に応じて適切に設定する。

引き続き、図２に示すように、本発明装置のトランジスタ状態取得手段２５４が、論理シミュレーションにおいて、セルを構成するトランジスタ毎に、トランジスタを構成要素とするセルの出現セル状態を用い、トランジスタに出現するトランジスタ状態を出現トランジスタ状態として求める（ステップ＃１４０、トランジスタ状態取得工程）。

ここで、図７は、セルライブラリ２４の一例として、ＮＡＮＤセルＳ１のトランジスタ構成及びその接続構成を示す回路図、及び、ＳＰＩＣＥネットリスト２８を示しており、図８は、セルの機能別に、セル状態とセルを構成するトランジスタの端子間電圧との対応関係を示す対応データ２６の一部分例を示している。

図８では、セルライブラリ２４に登録されている各種セルの内、２入力のＮＡＮＤセルＳ１について示している。図８において、ＮＡ２はＮＡＮＤセルＳ１のライブラリ名を示している。端子間電圧Ｖｇｓはゲート・ソース間電圧を、端子間電圧Ｖｄｓはドレイン・ソース間電圧を、端子間電圧Ｖｇｄはゲート・ドレイン間電圧を、夫々示している。尚、本実施形態では、端子間電圧Ｖｇｓ、Ｖｄｓ、Ｖｇｄを評価対象としたが、これに限るものではなく、バックゲート電圧等を評価対象として加えても良い。更に、図８では、‘１’は端子間電圧がテスト電圧印加状態となる場合に、‘０’は端子間電圧がテスト電圧印加状態とならない場合に対応している。ここでは、端子間電圧Ｖｇｓ、Ｖｄｓ、Ｖｇｄのテスト電圧は何れも、信頼性試験時の電源電圧６Ｖに対して３Ｖとし、端子間電圧がテスト電圧印加状態、即ち、３Ｖ以上となる場合に‘１’、それ以外の場合を‘０’としている。尚、本実施形態では、端子間電圧Ｖｇｓ、Ｖｄｓ、Ｖｇｄのテスト電圧は何れも３Ｖとしたが、夫々異なる電圧値であっても良い。

具体的には、トランジスタ状態取得手段２５４は、出現トランジスタ状態を求めるに当たって、先ず、ＨＤＤ２０から対応データ２６を取得し、当該対応データ２６を用いて、トランジスタ毎に出現トランジスタ状態を求める。ここで、例えば、ＮＡＮＤセルＳ１のトランジスタｍ０の場合、ＮＡＮＤセルＳ１の出現セル状態が（１，１）及び（０，１）のときに、出現トランジスタ状態（Ｖｇｓ，Ｖｄｓ，Ｖｇｄ）は（１，０，１）となり、出現セル状態が（１，０）のときに、出現トランジスタ状態（Ｖｇｓ，Ｖｄｓ，Ｖｇｄ）は（１，１，０）となる。即ち、トランジスタｍ０の出現トランジスタ状態（Ｖｇｓ，Ｖｄｓ，Ｖｇｄ）は、（１，０，１）及び（１，１，０）となる。同様にして、トランジスタｍ１の出現トランジスタ状態（Ｖｇｓ，Ｖｄｓ，Ｖｇｄ）は、（１，０，１）、（０，０，０）、（１，１，０）、トランジスタｍ２の出現トランジスタ状態（Ｖｇｓ，Ｖｄｓ，Ｖｇｄ）は、（１，０，１）、（０，０，０）、（１，１，０）、トランジスタｍ３の出現トランジスタ状態（Ｖｇｓ，Ｖｄｓ，Ｖｇｄ）は、（０，０，０）、（１，０，１）、（０，１，１）となる。同様にして、インバータセルＳ２及びＤフリップフロップセルＳ３を構成するトランジスタの夫々についても、出現トランジスタ状態を求める。

引き続き、図２に示すように、本発明装置のテスト活性度算出手段２５５が、トランジスタ毎に、対応する出現トランジスタ状態を用いてトランジスタのテスト活性度を算出する（ステップ＃１５０、テスト活性度算出工程）。

具体的には、本実施形態のテスト活性度算出手段２５５は、ステップ＃１５０のテスト活性度算出工程において、先ず、トランジスタの夫々について、半導体集積回路の構成上、端子間電圧が所定のテスト電圧印加状態となる可能性があるトランジスタの端子間をテスト可能性端子間として求め、トランジスタの夫々について、論理シミュレーションにおいて、全てのテスト可能性端子間の端子間電圧がテスト電圧印加状態となる場合に、当該トランジスタをテスト活性状態であると判定する（ステップ＃１５１）。

より詳細には、例えば、ＮＡＮＤセルＳ１の場合、図７（ａ）に示すように、トランジスタｍ０については、半導体集積回路の構成上、端子間電圧Ｖｇｓ、Ｖｄｓ、Ｖｇｄの全てがテスト電圧印加状態となる可能性がある。また、ステップ＃１４０のトランジスタ状態取得工程で求めたトランジスタｍ０の出現トランジスタ状態（１，０，１）及び（１，１，０）から、端子間電圧Ｖｇｓは出現トランジスタ状態が（１，０，１）及び（１，１，０）のときに、端子間電圧Ｖｄｓは出現トランジスタ状態が（１，１，０）のときに、端子間電圧Ｖｇｄは出現トランジスタ状態が（１，０，１）のときにテスト電圧印加状態となる。即ち、ＮＡＮＤセルＳ１のトランジスタｍ０の場合、端子間電圧Ｖｇｓ、Ｖｄｓ、Ｖｇｄの何れも、論理シミュレーションにおいて、テスト電圧印加状態となる場合があることから、テスト活性状態であると判定する。同様にして、ＮＡＮＤセルＳ１のトランジスタｍ１、ｍ２、ｍ３、及び、インバータセルＳ２及びＤフリップフロップセルＳ３を構成するトランジスタの夫々についても、図７及び図８の対応データ２６に示すように、テスト電圧印加状態となる場合があるか否かを求め、テスト活性状態であるか否かを判定する。

尚、図８において、例えば、ＮＡＮＤセルの入力端子Ｂが論理値‘０’に固定されている場合、ＮＡＮＤセルを構成するトランジスタｍ３は、取り得るセル状態が（０，０）、（１，０）のみとなる。このような場合は、対応するトランジスタ状態（０，０，０）、（１，１，０）が取り得るトランジスタ状態となり、半導体集積回路の構成上、端子間電圧がテスト電圧印加状態となる可能性があるトランジスタの端子間は、ゲート・ソース間とドレイン・ソース間の２つになる。

更に、テスト活性度算出手段２５５は、半導体集積回路の検証対象となる全てのトランジスタに対するテスト活性状態であると判定されたトランジスタの割合を第１テスト活性度として求める（ステップ＃１５２、第１テスト活性度算出工程）。本実施形態では、ステップ＃１５１においてテスト活性状態であると判定されたトランジスタ数を、ＮＡＮＤセルＳ１、インバータセルＳ２及びＤフリップフロップセルＳ３に含まれるトランジスタ数の合計で除算した値を第１テスト活性度とする。

〈第２実施形態〉
本発明方法及び本発明装置の第２実施形態について、図９を基に説明する。尚、本実施形態では、上記第１実施形態とは、テスト活性状態の判定方法が異なる場合について説明する。

以下、本実施形態の本発明方法について、図２及び図９を基に説明する。

本実施形態の本発明装置のデータ取得手段２５１は、先ず、上記第１実施形態と同様に、検証対象の半導体集積回路のゲートレベルのネットリスト２２、信頼性試験用テストパターン２３、セルライブラリ２４をＨＤＤ２０から取得し（ステップ＃１１０）、動作検証手段２５２が、論理シミュレーションプログラム２１を起動して、ゲートレベルでの論理シミュレーションを実行する（ステップ＃１２０）。尚、本実施形態で用いる半導体集積回路のゲートレベルのネットリスト２２、信頼性試験用テストパターン２３、セルライブラリ２４は、上記第１実施形態と同じである。

続いて、図２に示すように、セル状態取得手段２５３が、セル毎に、出現セル状態を求める（ステップ＃１３０、セル状態取得工程）。本実施形態のセル状態取得手段２５３は、更に、ＮＡＮＤセルＳ１、インバータセルＳ２及びＤフリップフロップセルＳ３の夫々について、セル状態毎に、セル状態の出現時間を合計した累積セル状態出現時間を求める。

具体的には、図６（ｂ）に示すように、ＮＡＮＤセルＳ１については、セル状態（１，１）の累積セル状態出現時間は１０ｎｓ、セル状態（１，０）の累積セル状態出現時間は１０ｎｓ、セル状態（０，１）の累積セル状態出現時間は６ｎｓ、セル状態（０，０）の累積セル状態出現時間は０ｎｓとなる。同様に、インバータセルＳ２については、セル状態（１）の累積セル状態出現時間は１５ｎｓ、セル状態（０）の累積セル状態出現時間は１１ｎｓであり、ＤフリップフロップセルＳ３については、セル状態（１，１，１）、（０，１，０）の累積セル状態出現時間は４ｎｓ、セル状態（１，１，０）の累積セル状態出現時間は１ｎｓ、セル状態（１，０，１）、（１，０，０）の累積セル状態出現時間は５ｎｓ、セル状態（０，１，１）、（０，０，１）、（０，０，０）の累積セル状態出現時間は０ｎｓとなる。

引き続き、図２に示すように、トランジスタ状態取得手段２５４が、トランジスタ毎に、トランジスタを構成要素とするセルの出現セル状態を用い、出現トランジスタ状態を求める（ステップ＃１４０、トランジスタ状態取得工程）。本実施形態のトランジスタ状態取得手段２５４は、更に、出現トランジスタ状態の出現時間を各別に求める。

引き続き、図２に示すように、テスト活性度算出手段２５５が、トランジスタ毎に、対応する出現トランジスタ状態を用いてトランジスタのテスト活性度を算出する（ステップ＃１５０、テスト活性度算出工程）。

本実施形態では、テスト活性度算出手段２５５が、先ず、トランジスタの夫々についてテスト可能性端子間を求め、トランジスタ毎に、トランジスタの夫々の出現トランジスタ状態とその出現時間を用い、半導体集積回路内の全てのテスト可能性端子間について、論理シミュレーションにおいて端子間電圧がテスト電圧印加状態となる時間を合計した累積テスト電圧印加時間を算出する。更に、テスト活性度算出手段２５５は、トランジスタの夫々について、トランジスタの全てのテスト可能性端子間の累積テスト電圧印加時間が所定のテスト電圧印加状態判定時間を超えるトランジスタをテスト活性状態であると判定する（ステップ＃１５１）。

ここで、図９は、図３に示す半導体集積回路のＮＡＮＤセルＳ１について、図６に示すシミュレーション結果における各トランジスタ状態の出現時間を示している。テスト電圧印加状態判定時間を１ｎｓとすると、ＮＡＮＤセルＳ１を構成するトランジスタｍ０、ｍ１、ｍ２、ｍ３の何れも、端子間電圧Ｖｇｓ、Ｖｄｓ、Ｖｇｄの全ての累積テスト電圧印加時間がテスト電圧印加状態判定時間を超えている。従って、トランジスタｍ０、ｍ１、ｍ２、ｍ３については、テスト活性状態にあると判定する。尚、テスト電圧印加状態判定時間は、本実施形態では１ｎｓに設定したが、これに限るものではなく、半導体集積回路のプロセスや特性等に応じて適切に設定する。

更に、テスト活性度算出手段２５５は、第１実施形態と同様に、半導体集積回路の検証対象となる全てのトランジスタに対するテスト活性状態であると判定されたトランジスタの割合を第１テスト活性度として求める（ステップ＃１５２、第１テスト活性度算出工程）。

〈第３実施形態〉
本発明方法及び本発明装置の第３実施形態について、図１０を基に説明する。尚、本実施形態では、上記第１及び第２実施形態とは、テスト活性度の内容が異なる場合について説明する。具体的には、上記第１及び第２実施形態では、半導体集積回路内の全トランジスタに対するテスト活性状態のトランジスタの割合を第１テスト活性度として求めたが、本実施形態では、トランジスタ毎の全トランジスタ状態に対する出現トランジスタ状態の割合を半導体集積回路全体で合計した第２テスト活性度を求める。

以下、本実施形態の本発明方法について、図１０を基に説明する。ここで、図１０は、本実施形態における本発明方法の処理手順を示している。

本実施形態の本発明装置のデータ取得手段２５１は、先ず、上記第１及び第２実施形態と同様に、検証対象の半導体集積回路のゲートレベルのネットリスト２２、信頼性試験用テストパターン２３、セルライブラリ２４をＨＤＤ２０から取得し（ステップ＃１１０）、動作検証手段２５２が、論理シミュレーションプログラム２１を起動して、ゲートレベルでの論理シミュレーションを実行する（ステップ＃１２０）。尚、本実施形態で用いる半導体集積回路のゲートレベルのネットリスト２２、信頼性試験用テストパターン２３、セルライブラリ２４は、上記第１及び第２実施形態と同じである。

続いて、図１０に示すように、セル状態取得手段２５３が、第１実施形態と同様に、セル毎に、出現セル状態を求め（ステップ＃１３０、セル状態取得工程）、トランジスタ状態取得手段２５４が、第１実施形態と同様に、トランジスタ毎に、トランジスタを構成要素とするセルの出現セル状態を用い、出現トランジスタ状態を求める（ステップ＃１４０、トランジスタ状態取得工程）。

引き続き、図１０に示すように、テスト活性度算出手段２５５が、トランジスタ毎に、対応する出現トランジスタ状態を用いてトランジスタのテスト活性度を算出する（ステップ＃１６０、テスト活性度算出工程）。

本実施形態では、テスト活性度算出手段２５５が、先ず、トランジスタの夫々についてテスト可能性端子間を求め、トランジスタの夫々について、論理シミュレーションにおいて端子間電圧がテスト電圧印加状態となるトランジスタの端子間のテスト可能性端子間に対する割合を求める（ステップ＃１６１）。

具体的には、例えば、図３に示す半導体集積回路のＮＡＮＤセルＳ１のトランジスタｍ０は、半導体集積回路の構成上、端子間電圧Ｖｇｓ、Ｖｄｓ、Ｖｇｄの全てがテスト電圧印加状態となる可能性がある。また、第１実施形態で説明したように、トランジスタｍ０は、端子間電圧Ｖｇｓ、Ｖｄｓ、Ｖｇｄの全てが、論理シミュレーションにおいてテスト電圧印加状態となる場合がある。従って、トランジスタｍ０の論理シミュレーションにおいて端子間電圧がテスト電圧印加状態となるトランジスタの端子間のテスト可能性端子間に対する割合は、１＝１００％となる。トランジスタｍ１、ｍ２、ｍ３についても同様に、前記割合は、１となる。

更に、テスト活性度算出手段２５５は、半導体集積回路の検証対象となる全てのトランジスタについて割合を合計した第２テスト活性度を算出する（ステップ＃１６２、第２テスト活性度算出工程）。

〈第４実施形態〉
本発明方法及び本発明装置の第４実施形態について、図１０及び図１１を基に説明する。尚、本実施形態では、上記第３実施形態とは、テスト活性度の内容が異なる場合について説明する。

以下、本実施形態の本発明方法について、図１０及び図１１を基に説明する。

本実施形態の本発明装置のデータ取得手段２５１は、先ず、上記第１〜第３実施形態と同様に、検証対象の半導体集積回路のゲートレベルのネットリスト２２、信頼性試験用テストパターン２３、セルライブラリ２４をＨＤＤ２０から取得し（ステップ＃１１０）、動作検証手段２５２が、論理シミュレーションプログラム２１を起動して、ゲートレベルでの論理シミュレーションを実行する（ステップ＃１２０）。尚、本実施形態で用いる半導体集積回路のゲートレベルのネットリスト２２、信頼性試験用テストパターン２３、セルライブラリ２４は、上記第１〜第３実施形態と同じである。

続いて、図１０に示すように、セル状態取得手段２５３が、第２実施形態と同様に、セル毎に、出現セル状態を求め（ステップ＃１３０、セル状態取得工程）、更に、ＮＡＮＤセルＳ１、インバータセルＳ２及びＤフリップフロップセルＳ３の夫々について、セル状態毎に、セル状態の出現時間を合計した累積セル状態出現時間を求める。

引き続き、図１０に示すように、トランジスタ状態取得手段２５４が、第２実施形態と同様に、トランジスタ毎に、トランジスタを構成要素とするセルの出現セル状態を用い、出現トランジスタ状態を求め（ステップ＃１４０、トランジスタ状態取得工程）、更に、出現トランジスタ状態の出現時間を各別に求める。

引き続き、図１０に示すように、テスト活性度算出手段２５５が、トランジスタ毎に、対応する出現トランジスタ状態を用いてトランジスタのテスト活性度を算出する（ステップ＃１６０、テスト活性度算出工程）。

本実施形態では、テスト活性度算出手段２５５が、先ず、トランジスタの夫々についてテスト可能性端子間を求め、トランジスタ毎に、トランジスタの夫々の出現トランジスタ状態とその出現時間を用い、半導体集積回路内の全てのテスト可能性端子間について、論理シミュレーションにおいて端子間電圧がテスト電圧印加状態となる時間を合計した累積テスト電圧印加時間を算出する。更に、テスト活性度算出手段２５５は、トランジスタの夫々について、累積テスト電圧印加時間が所定のテスト電圧印加状態判定時間を超えるトランジスタの端子間のトランジスタ内の全てのテスト可能性端子間に対する割合を求める（ステップ＃１６１）。

ここで、図１１は、シミュレーション時間に対する各トランジスタの端子間の累積テスト電圧印加時間の算出結果の一例を示している。図１１において、ｖｇｓ＿ａｃｔｉｖｅ＿ｔｉｍｅは、ゲート・ソース間の累積テスト電圧印加時間を示しており、ｖｄｓ＿ａｃｔｉｖｅ＿ｔｉｍｅは、ドレイン・ソース間の累積テスト電圧印加時間を示しており、ｖｇｄ＿ａｃｔｉｖｅ＿ｔｉｍｅは、ゲート・ドレイン間の累積テスト電圧印加時間を示している。本実施形態では、例えば、テスト電圧印加状態判定時間を１ｎｓとし、累積テスト電圧印加時間が１ｎｓを超えるトランジスタの端子間のトランジスタ内の全てのテスト可能性端子間に対する割合を求める。図１１において、トランジスタｍ０の場合、ゲート・ソース間、ドレイン・ソース間、ゲート・ドレイン間の何れも累積テスト電圧印加時間が１ｎｓを超えているので、テスト可能性端子間に対する割合は、１＝１００％となる。

更に、テスト活性度算出手段２５５は、上記第３実施形態と同様に、半導体集積回路の検証対象となる全てのトランジスタについて、ステップ＃１６１で算出した割合を合計した第２テスト活性度を算出する（ステップ＃１６２、第２テスト活性度算出工程）。

〈第５実施形態〉
本発明方法及び本発明装置の第５実施形態について、図１２〜図１５を基に説明する。尚、本実施形態では、上記第１〜第４実施形態で用いる対応データ２６の生成について説明する。

先ず、対応データ２６の生成に係る本発明装置を備えるＥＷＳ１の構成について、図１２を基に説明する。ここで、図１２は、本実施形態の本発明装置を備えるＥＷＳ１の概略部分構成例を示している。本実施形態のＥＷＳ１は、図１に示す第１〜第４実施形態のＥＷＳ１の各構成、即ち、ＣＰＵ１０、ＨＤＤ２０、ＲＡＭ３０、操作部４０、表示部５０及び通信インターフェース６０を備えて構成されている。ＣＰＵ１０、ＲＡＭ３０、操作部４０、表示部５０及び通信インターフェース６０の構成は、第１〜第４実施形態と同じである。

尚、本実施形態では、セルライブラリ２４に記憶されているセル別に、トランジスタレベルのシミュレーション、ここでは、ＳＰＩＣＥシミュレーションを実行することにより、セルの入力端子の論理値と各トランジスタの端子間電圧Ｖｇｓ、Ｖｄｓ、Ｖｇｄとの対応関係を求めるように構成されており、本実施形態のＨＤＤ２０は、第１〜第４実施形態の各データに加え、ＳＰＩＣＥシミュレーションを実行するためのＳＰＩＣＥシミュレーションプログラム２７、セルライブラリ２４に記憶されているセルの機能別に生成されたＳＰＩＣＥネットリスト２８、セルライブラリ２４に記憶されているセルの機能別に生成されたＳＰＩＣＥ用テストパターン２９を備えて構成されている。

以下、対応データ２６の生成について、図１３〜図１５を基に説明する。ここで、図１３は、対応データ２６の生成手順を示している。尚、本実施形態では、説明の為に、ＮＡＮＤセルＳ１について、セル状態とセルを構成するトランジスタの端子間電圧との対応関係を求める場合について説明する。

具体的には、図１３に示すように、先ず、図７（ｂ）に示すＮＡＮＤセルＳ１のＳＰＩＣＥネットリスト２８を用い、ＮＡＮＤセルＳ１が取り得る全てのセル状態について、ＳＰＩＣＥシミュレーションを行うためのＳＰＩＣＥ用テストパターン２９を作成する（ステップ＃２０１）。ここで、図１４は、ＮＡＮＤセルＳ１に対するＳＰＩＣＥシミュレーションの条件設定例を示している。ＮＡＮＤセルＳ１は、入力端子の論理値によってセル状態が決まることから、図１４では、ＮＡＮＤセルＳ１の入力端子Ａ及びＢが取り得る４つの電圧値の組み合わせについて示している。図１４において、電圧値６Ｖが論理値‘１’に、電圧値０Ｖが論理値‘０’に夫々対応している。

続いて、操作部４０からＳＰＩＣＥシミュレーションの実行要求が指示されると、ＥＷＳ１は、セルの機能別にＳＰＩＣＥシミュレーションを実行する（ステップ＃２０２）。詳細には、ＤフリップフロップセルＳ３のような順序回路では、入力端子だけでなく出力端子の論理値によってもセル状態が規定されることから、出力値の制御が困難なＤＣ解析ではなく、トランジェント解析によるＳＰＩＣＥシミュレーションを行う。これに対し、ＮＡＮＤセルＳ１のような組み合わせ回路では、入力端子の論理値によってセル状態が規定される、即ち、出力値の細かい制御を必要としないことから、トランジェント解析よりもシミュレーション時間の短いＤＣ解析によるＳＰＩＣＥシミュレーションを行うことができる。

ここで、図１５は、ＳＰＩＣＥシミュレーションの結果と、セル状態とトランジスタの端子間電圧との対応関係を示している。図１５では、左欄から順に、ライブラリ名、セルの入力端子名、入力端子の論理値（セル状態）、トランジスタ名、端子間電圧、トランジスタ状態（論理値）を夫々示している。端子間電圧が所定の電圧値、例えば、３Ｖを超える場合に、端子間電圧がテスト電圧印加状態であると判定し、トランジスタ状態は‘１’となる。

引き続き、本発明装置は、図１３に示すように、ＳＰＩＣＥシミュレーションの結果から、対応データ２６を作成する（ステップ＃２０３）。具体的には、本実施形態では、図１５に示す表から、セルの入力端子夫々の論理値とトランジスタの端子間電圧（トランジスタ状態（論理値））との対応関係を抽出し、図８に示す対応データ２６を生成する。

本実施形態では、トランジスタレベルのＳＰＩＣＥシミュレーションの結果を用いて対応データ２６を生成するので、論理シミュレーションの結果による信頼性試験用テストパターン２３の評価であっても、当該対応データ２６を用いて出現トランジスタ状態を求めることで、信頼性試験用テストパターン２３を用いてトランジスタレベルのＳＰＩＣＥシミュレーションを実行した場合と同等の評価精度が得られる。また、ＳＰＩＣＥシミュレーションは、セルライブラリ２４に登録されているセルの機能別に行うことから、シミュレーションを現実的な時間で終了させることができる。また、対応データ２６は、プロセス条件等が同じ半導体集積回路に適応できることから再利用可能である。

〈第６実施形態〉
本発明方法及び本発明装置の第６実施形態について、図１６を基に説明する。尚、本実施形態では、上記第１〜第５実施形態において、更に、セル状態を用いて第１セル活性度を求める場合について説明する。

以下、本実施形態の本発明方法について、図１６を基に説明する。ここで、図１６は、第１セル活性度の算出手順を示している。

本実施形態の本発明装置は、上記第１〜第５実施形態と同様に、図１６に示すステップ＃１１０〜ステップ＃１３０を実行して、ゲートレベルの論理シミュレーションの結果からセル毎の出現セル状態を取得する。そして、本発明装置は、セル毎の出現セル状態を用いてテスト活性度を算出する（ステップ＃１７０）。

詳細には、本実施形態の本発明装置は、半導体集積回路を構成するセル毎に、セルの出現セル状態を用い、セルが取り得る全てのセル状態が出現するか否かを判定し、取り得る全てのセル状態が出現するセルをテスト活性化セルであると判定する（ステップ＃１７１）。

具体的には、例えば、図３に示す半導体集積回路について図４に示すテストパターンを用いて論理シミュレーションを実行した場合、図６に示す結果から、半導体集積回路を構成する各セルの内、インバータセルＳ２については、取り得る全てのセル状態が出現しており、テスト活性化セルであると判定する。これに対し、ＮＡＮＤセルＳ１及びＤフリップフロップセルＳ３は、出現しないセル状態があることから、テスト活性化セルではないと判定する。

引き続き、本発明装置は、半導体集積回路において検証対象となる全てのセルに対するテスト活性化セルの割合を第１セル活性度として求める（ステップ＃１７２、第１セル活性化判定工程に相当）。具体的には、本発明装置は、図３に示す半導体集積回路の場合、ステップ＃１７１において、３つのセルの内、インバータセルＳ２のみがテスト活性化セルであると判定されているので、第１セル活性度は、１／３＝３３．３３％となる。

〈第７実施形態〉
本発明方法及び本発明装置の第７実施形態について、図面を基に説明する。尚、本実施形態では、上記第６実施形態とは、テスト活性化セルの判定条件が異なる場合について説明する。

以下、本実施形態の本発明方法について、図１６を基に説明する。

本実施形態の本発明装置は、上記第６実施形態と同様に、図１６に示すステップ＃１１０〜ステップ＃１３０を実行して、ゲートレベルの論理シミュレーションの結果からセル毎の出現セル状態を取得する。本実施形態では、ステップ＃１３０のセル状態取得工程において、更に、セル状態毎に、セル状態がセルに出現した時間を合計した累積セル状態出現時間を求める。そして、本発明装置は、セル毎の出現セル状態を用いてテスト活性度を算出する（ステップ＃１７０）。

詳細には、本実施形態の本発明装置は、半導体集積回路を構成するセルの夫々について、半導体集積回路の構成上、セルが取り得る全てのセル状態の累積セル状態出現時間が所定のセル状態出現判定時間を超えるセルをテスト活性化セルであると判定する（ステップ＃１７１）。

具体的には、ここでは、上記第６実施形態と同様に、図３に示す半導体集積回路について図４に示すテストパターンを用いて論理シミュレーションを実行した場合について説明する。図６（ｂ）は、セル状態とその累積セル状態出現時間を示しており、セル状態出現判定時間を１ｎｓとした場合、ＮＡＮＤセルＳ１については、出現セル状態（Ａ，Ｂ）は、（１，１）、（１，０）、（０，１）となる。同様に、インバータセルＳ２については、出現セル状態（Ａ）は、（１）、（０）となり、ＤフリップフロップセルＳ３については、出現セル状態（Ｄ，ＣＫ，Ｑ）は、（１，１，１）、（１，０，１）、（１，０，０）、（０，１，０）となる。半導体集積回路を構成する各セルの内、インバータセルＳ２については、取り得る全てのセル状態が出現していることから、テスト活性化セルであると判定する。これに対し、ＮＡＮＤセルＳ１及びＤフリップフロップセルＳ３は、出現しないセル状態があることから、テスト活性化セルではないと判定する。尚、セル状態出現判定時間は、本実施形態では１ｎｓに設定したが、これに限るものではなく、半導体集積回路のプロセスや特性等に応じて適切に設定する。

引き続き、本発明装置は、半導体集積回路において検証対象となる全てのセルに対するテスト活性化セルの割合を第１セル活性度として求める（ステップ＃１７２、第１セル活性化判定工程に相当）。具体的には、本発明装置は、上記第６実施形態と同様に、図３に示す半導体集積回路の場合、ステップ＃１７１において、３つのセルの内、インバータセルＳ２のみがテスト活性化セルであると判定されているので、第１セル活性度は、１／３＝３３．３３％となる。

〈第８実施形態〉
本発明方法及び本発明装置の第８実施形態について、図１７を基に説明する。尚、本実施形態では、上記第６及び第７実施形態に対し、第１セル活性度とは異なる第２セル活性度を求める場合について説明する。具体的には、本実施形態では、上記第６及び第７実施形態では、半導体集積回路内の全セルに対するテスト活性化セルの割合を第１セル活性度として求めたが、本実施形態では、セル毎の全セル状態に対する出現セル状態の割合を半導体集積回路全体で合計した第２セル活性度を求める。

以下、本実施形態の本発明方法について、図１７を基に説明する。ここで、図１７は、第２セル活性度の算出手順を示している。

本実施形態の本発明装置は、上記第１〜第７実施形態と同様に、図１７に示すステップ＃１１０〜ステップ＃１３０を実行して、ゲートレベルの論理シミュレーションの結果からセル毎の出現セル状態を取得し、当該セル毎の出現セル状態を用いてテスト活性度を算出する（ステップ＃１８０）。

詳細には、本実施形態の本発明装置は、半導体集積回路を構成するセル毎に、セルの出現セル状態を用い、半導体集積回路の構成上、セルが取り得る全てのセル状態に対する出現セル状態の割合を求める（ステップ＃１８１）。

具体的には、例えば、図３に示す半導体集積回路について図４に示すテストパターンを用いて論理シミュレーションを実行した場合、図６に示す結果から、ＮＡＮＤセルＳ１については、セルが取り得るセル状態（１，１）、（１，０）、（０，１）、（０，０）に対し、出現セル状態は、（１，１）、（１，０）、（０，１）となる。従って、ＮＡＮＤセルＳ１の取り得る全てのセル状態に対する出現セル状態の割合は、３／４となる。同様にして、インバータセルＳ２については、２／２＝１、ＤフリップフロップセルＳ３については、５／８となる。

引き続き、本発明装置は、半導体集積回路において検証対象となる全てのセルの前記割合を合計した第２セル活性度を算出する（ステップ＃１８２、第２セル活性化判定工程）。具体的には、ここでは、ステップ＃１８１の結果から、第２セル活性度は、（３／４＋２／２＋５／８）／３で求められ、７９．１７％となる。

〈第９実施形態〉
本発明方法及び本発明装置の第９実施形態について、図面を基に説明する。尚、本実施形態では、上記第８実施形態とは、テスト活性化セルの判定条件が異なる場合について説明する。

以下、本実施形態の本発明方法について、図１７を基に説明する。

本実施形態の本発明装置は、上記第６実施形態と同様に、図１７に示すステップ＃１１０〜ステップ＃１３０を実行して、ゲートレベルの論理シミュレーションの結果からセル毎の出現セル状態を取得する。本実施形態では、ステップ＃１３０のセル状態取得工程において、更に、セル状態毎に、セル状態がセルに出現した時間を合計した累積セル状態出現時間を求める。そして、本発明装置は、セル毎の出現セル状態を用いてテスト活性度を算出する（ステップ＃１８０）。

詳細には、本実施形態の本発明装置は、セル毎に、半導体集積回路の構成上、セルが取り得る全てのセル状態に対する累積セル状態出現時間が所定のセル状態出現判定時間を超えるセル状態の割合を求める（ステップ＃１８１）。

具体的には、ここでは、上記第８実施形態と同様に、図３に示す半導体集積回路について図４に示すテストパターンを用いて論理シミュレーションを実行した場合について説明する。図６（ｂ）は、セル状態とその累積セル状態出現時間を示しており、セル状態出現判定時間を１ｎｓとした場合、ＮＡＮＤセルＳ１については、出現セル状態（Ａ，Ｂ）は、（１，１）、（１，０）、（０，１）となる。従って、ＮＡＮＤセルＳ１の取り得る全てのセル状態に対する出現セル状態の割合は、３／４となる。同様に、インバータセルＳ２については、出現セル状態（Ａ）が（１）、（０）となり、インバータセルＳ２の取り得る全てのセル状態に対する出現セル状態の割合は２／２となる。また、ＤフリップフロップセルＳ３については、出現セル状態（Ｄ，ＣＫ，Ｑ）が（１，１，１）、（１，０，１）、（１，０，０）、（０，１，０）となり、ＤフリップフロップセルＳ３の取り得る全てのセル状態に対する出現セル状態の割合は５／８となる。

引き続き、本発明装置は、半導体集積回路において検証対象となる全てのセルの前記割合を合計した第２セル活性度を算出する（ステップ＃１８２、第２セル活性化判定工程）。具体的には、ここでは、ステップ＃１８１の結果から、第２セル活性度は、（３／４＋２／２＋５／８）／３で求められ、７９．１７％となる。

〈第１０実施形態〉
本発明方法及び本発明装置の第１０実施形態について、図面を基に説明する。尚、本実施形態では、上記第１〜第９実施形態で求めた出現トランジスタ状態に基づいて、テスト活性度を向上させるテストパターンを生成する場合について説明する。

以下、本実施形態では、説明のため、図３に示すゲートレベルのネットリストに図４に示すテストパターンを用いて動作検証を行った場合のテストパターンの生成について説明する。尚、本実施形態では、説明のため、図４のテストパターンについて、０ｎｓ〜２０ｎｓのパターンが追加前のテストパターンであり、２１ｎｓ〜２６ｎｓのパターンが、追加されたテストパターンである場合を想定して説明する。

本実施形態の本発明装置は、出現トランジスタ状態に基づき、動作検証においてセルに所定時間以上継続して出現しなかったトランジスタ状態を未出現トランジスタ状態として求める（未出現トランジスタ状態検出工程）。

具体的には、例えば、図３に示すＮＡＮＤセルＳ１の場合、図６に示すシミュレーション結果の内の２０ｎｓまでの結果から、セル状態（Ａ，Ｂ）の内、出現セル状態（Ａ，Ｂ）は、（１，１）、（１，０）となる。ＮＡＮＤセルＳ１は、図７に示すように、トランジスタｍ０〜ｍ３で構成されており、図８に示す対応データ２６から、トランジスタｍ０の出現トランジスタ状態（Ｖｇｓ，Ｖｄｓ，Ｖｇｄ）は、（１，０，１）、（１，１，０）、トランジスタｍ１の出現トランジスタ状態（Ｖｇｓ，Ｖｄｓ，Ｖｇｄ）は、（１，０，１）、（０，０，０）、トランジスタｍ２の出現トランジスタ状態（Ｖｇｓ，Ｖｄｓ，Ｖｇｄ）は、（０，０，０）、（１，１，０）、トランジスタｍ３の出現トランジスタ状態（Ｖｇｓ，Ｖｄｓ，Ｖｇｄ）は、（１，０，１）、（０，１，１）となる。

従って、トランジスタｍ０及びｍ３の未出現トランジスタ状態（Ｖｇｓ，Ｖｄｓ，Ｖｇｄ）は、（０，０，０）、トランジスタｍ１の未出現トランジスタ状態（Ｖｇｓ，Ｖｄｓ，Ｖｇｄ）は、（１，１，０）、トランジスタｍ２の未出現トランジスタ状態（Ｖｇｓ，Ｖｄｓ，Ｖｇｄ）は、（１，０，１）となる。

ここで、動作検証において全ての端子間電圧がテスト印加状態となる場合があるトランジスタ（ステップ＃１５１でテスト活性状態であると判定されたトランジスタ）については、テストパターンを追加してもテスト活性度の向上に寄与しないと考えられる。従って、本実施形態では、テスト活性状態であると判定されたトランジスタについては、未出現トランジスタ状態が在っても、テストパターンの生成対象から除外することとする。

具体的には、トランジスタｍ０及びｍ３については、全ての端子間電圧がテスト印加状態となる場合があるため、テストパターンの生成対象から除外し、トランジスタｍ１の未出現トランジスタ状態（Ｖｇｓ，Ｖｄｓ，Ｖｇｄ）＝（１，１，０）、及び、トランジスタｍ２の未出現トランジスタ状態（Ｖｇｓ，Ｖｄｓ，Ｖｇｄ）＝（１，０，１）をテストパターンの生成対象とする。

続いて、本発明装置は、未出現トランジスタ状態を出現させるテストパターンを生成する（第１テストパターン生成工程）。具体的には、ここでは、上述したように、トランジスタｍ１のトランジスタ状態（Ｖｇｓ，Ｖｄｓ，Ｖｇｄ）＝（１，１，０）、及び、トランジスタｍ２のトランジスタ状態（Ｖｇｓ，Ｖｄｓ，Ｖｇｄ）＝（１，０，１）がテストパターンの生成対象となる未出現トランジスタ状態である。

図８より、これらの未出現トランジスタ状態に対応するＮＡＮＤセルＳ１の入力端子Ａ及び入力端子Ｂの論理値は、入力端子Ａが‘０'、入力端子Ｂが‘１'の場合、或いは、入力端子Ａ及び入力端子Ｂの両方が‘０'の場合となる。ここでは、入力端子Ａが‘０'、入力端子Ｂが‘１'となるテストパターンを追加する場合について説明する。図４に示すように、図３に示す半導体集積回路の入力端子Ａに‘０’が、入力端子Ｂに‘１’が入力され、且つ、半導体集積回路の入力端子Ａに‘０’が、入力端子Ｂに‘１’が入力されている間に、ＣＫＢが‘１’から‘０’に変化するパターン（２１ｎｓ〜２６ｎｓのパターン）を追加する。これにより、動作検証において、トランジスタｍ２及びトランジスタｍ３の全ての端子間電圧にテスト印加状態を出現させることができ、テスト活性度の向上、信頼性試験用テストパターンの精度向上を図ることができる。

尚、本実施形態では、入力端子Ａが‘０'、入力端子Ｂが‘１'となるテストパターンを追加する場合について説明したが、入力端子Ａ及び入力端子Ｂの両方が‘０'となるテストパターンを追加するように構成しても良い。

〈第１１実施形態〉
本発明方法及び本発明装置の第１１実施形態について、図面を基に説明する。尚、上記第１０実施形態では、出現トランジスタ状態に基づいてテストパターンを生成したが、本実施形態では、出現セル状態に基づいてテスト活性度またはセル活性度を向上させるテストパターンを生成する場合について説明する。

以下、本実施形態では、説明のため、図３に示すゲートレベルのネットリストに図４に示すテストパターンを用いて動作検証を行った場合のテストパターンの生成について説明する。

本実施形態の本発明装置は、出現セル状態に基づき、動作検証においてセルに所定時間以上継続して出現しなかったセル状態を未出現セル状態として求める（未出現セル状態検出工程）。具体的には、図３に示すＮＡＮＤセルＳ１は、図６に示すように、ＮＡＮＤセルＳ１の入力端子Ａ及び入力端子Ｂの論理値でセル状態（Ａ，Ｂ）が規定されており、セル状態（Ａ，Ｂ）の内、出現セル状態（Ａ，Ｂ）は、（１，１）、（１，０）、（０，１）である。従って、ＮＡＮＤセルＳ１のセル状態（０，０）が未出現セル状態となる。

続いて、本発明装置は、未出現セル状態を出現させるテストパターンを生成する（第２テストパターン生成工程）。具体的には、例えば、図４に示すテストパターンにおいて、図３に示す半導体回路の入力端子Ａ及び入力端子Ｂの両方に‘０’が入力され、且つ、半導体回路の入力端子Ａ及び入力端子Ｂの両方に‘０'が入力されている間に、ＣＫＢが‘１’から‘０’に変化するパターンを追加する。これにより、テスト活性度及びセル活性度を向上させることが可能になる。

尚、本実施形態では、説明のためにＮＡＮＤセルＳ１を例に説明したが、例えば、図３に示すＤフリップフロップセルＳ３等のように、半導体集積回路を構成するセルの多くは、セルの入力端子と半導体集積回路の入力端子との間に他のセルが在る。このため、テストパターンの生成に当たっては、これらのセル夫々の論理値の設定を行う必要がある。この場合、一般的に用いられているＡＴＰＧ（Ａｕｔｏｍａｔｉｃ Ｔｅｓｔ Ｐａｔｔｅｒｎ Ｇｅｎｅｒａｔｏｒ）等のテストパターンの生成手法や、ＳＣＡＮ設計等の技術を用いても良い。

〈別実施形態〉
〈１〉上記第１〜第１１実施形態において、テスト活性度が１００％未満の場合、取り得る全てのトランジスタ状態が出現しないトランジスタについて、トランジスタのインスタンス名、出現しないトランジスタ状態等を出力するように構成しても良い。このように構成すれば、既に作成されている信頼性試験用テストパターン２３では信頼性試験を実施できないトランジスタに対し、信頼性試験を実施するための信頼性試験用テストパターンの追加や修正等を行うことが容易になる。

〈２〉上記第１〜第１１実施形態では、半導体装置全体に対してテスト活性度を算出する場合について説明したが、複数の機能ブロックで構成される場合等には、半導体装置全体だけでなく、検証対象を機能ブロック単位で設定して、機能ブロック毎にテスト活性度を求めるように構成しても良い。また、検証対象をセル単位で設定し、セル毎にテスト活性度を求めるように構成しても良い。更に、機能ブロック単位やセル単位等、複数種類の検証対象を複数設定し、夫々についてテスト活性度を求めても良いし、複数の検証対象を設定する場合には、検証対象の範囲が一部または全部で重複していても良い。このように構成すれば、例えば、テスト活性度の低いセルや機能ブロックを容易に認識可能になり、より適切に信頼性試験用テストパターンの精度向上を図ることが可能になる。

〈３〉上記第１〜第１１実施形態では、セル状態及びトランジスタ状態を論理値で規定する場合について説明したが、電圧値で規定するように構成しても良い。

〈４〉上記第１〜第１１実施形態では、ＮＡＮＤセルやインバータセル等の組み合わせ回路については、入力端子の論理値或いは電圧値でセル状態を規定したが、入力端子に加え出力端子の論理値を用いてセル状態を規定するように構成しても良い。

〈５〉上記第１〜第１１実施形態では、ゲートレベルのネットリスト２２を用いてゲートレベルでの論理シミュレーションを行う場合について説明したが、ゲートレベルでの回路記述の他、ＲＴＬレベルでの回路記述等が混在したネットリストを用いても良い。

本発明に係るテストパターン評価装置として機能するＥＷＳの第１実施形態における概略部分構成例を示す概略部分ブロック図 本発明に係るテストパターン評価方法の第１実施形態における処理手順例を示すフローチャート 本発明に係るテストパターン評価方法の第１実施形態で用いる半導体集積回路の一例を示す概略ブロック図 本発明に係るテストパターン評価方法の第１実施形態で用いるテストパターンの一例を示す表 セルライブラリの一例を示す図 本発明に係るテストパターン評価方法の第１実施形態における論理シミュレーション結果を示すタイミングチャート セルライブラリの一例を示す図 本発明に係るテストパターン評価方法の第１実施形態で用いる対応データの一例を示す表 本発明に係るテストパターン評価方法の第１実施形態で用いる対応データの一例を示す表 本発明に係るテストパターン評価方法の第３実施形態における処理手順例を示すフローチャート シミュレーション時間に対する各トランジスタの端子間の累積テスト電圧印加時間の算出結果の一例を示す表 本発明に係るテストパターン評価装置として機能するＥＷＳの第５実施形態における概略部分構成例を示す概略部分ブロック図 本発明に係るテストパターン評価方法及びテストパターン評価装置で用いる対応データの生成手順例を示すフローチャート ＮＡＮＤセルに対するＳＰＩＣＥシミュレーションの条件設定例を示す表 ＮＡＮＤセルに対するＳＰＩＣＥシミュレーションの結果、及び、セル状態とトランジスタの端子間電圧との対応関係を示す表 本発明に係るテストパターン評価方法の第６実施形態における処理手順例を示すフローチャート 本発明に係るテストパターン評価方法の第８実施形態における処理手順例を示すフローチャート 従来技術に係る半導体集積回路の検査装置の概略部分構成例を示す概略部分ブロック図 従来技術に係る信頼性試験用テストパターンの評価方法の処理手順を示すフローチャート

符号の説明

１ ＥＷＳ（本発明に係るテストパターンの評価装置）
１０ ＣＰＵ
２０ ＨＤＤ
２１ 論理シミュレーションプログラム
２２ ネットリスト
２３ 信頼性試験用テストパターン
２４ セルライブラリ
２５ テストパターン評価プログラム
２６ 対応データ
２７ ＳＰＩＣＥシミュレーションプログラム
２８ ＳＰＩＣＥネットリスト
２９ ＳＰＩＣＥ用テストパターン
３０ ＲＡＭ
４０ 操作部
５０ 表示部
６０ 通信インターフェース
２５１ データ取得手段
２５２ 動作検証手段
２５３ セル状態取得手段
２５４ トランジスタ状態取得手段
２５５ テスト活性度算出手段
１０００ 従来技術に係る半導体集積回路の検査装置
１０１０ ＣＰＵ
１０２０ ＨＤＤ
１０２１ ＳＰＩＣＥシミュレーションプログラム
１０２２ ＳＰＩＣＥネットリスト
１０２３ 信頼性試験用テストパターン
１０３０ ＲＡＭ
１０４０ 操作部
１０５０ 表示部
１０６０ 通信インターフェース
Ｓ１ ＮＡＮＤセル
Ｓ２ インバータセル
Ｓ３ Ｄフリップフロップセル

Claims (14)

1. トランジスタを用いて特定の機能を実現するセルの複数からなる半導体集積回路を検証するためのテストパターンを評価するためのテストパターン評価方法であって、
   少なくとも入力端子の論理値或いは電圧値によって決まる前記セルが取り得る内部状態の夫々をセル状態とし、
   前記トランジスタの各端子間の端子間電圧によって決まる前記トランジスタが取り得る状態の夫々をトランジスタ状態とし、
   前記半導体集積回路の設計データ及び前記テストパターンを用いて、ゲートレベル以上での前記半導体集積回路の動作検証を実行し、
   前記動作検証において、前記半導体集積回路を構成する前記セル毎に、前記セルに所定時間以上継続して出現する前記セル状態を出現セル状態として求めるセル状態取得工程と、
   前記動作検証において、前記セルを構成する前記トランジスタ毎に、前記トランジスタを構成要素とする前記セルの前記出現セル状態を用い、前記トランジスタに出現する前記トランジスタ状態を出現トランジスタ状態として求めるトランジスタ状態取得工程と、
   前記トランジスタ毎に、対応する前記出現トランジスタ状態を用いて前記トランジスタのテスト活性度を算出するテスト活性度算出工程と、を実行することを特徴とするテストパターン評価方法。
2. 前記テスト活性度算出工程において、前記トランジスタの夫々について、前記半導体集積回路の構成上、前記端子間電圧が所定のテスト電圧印加状態となる可能性がある前記トランジスタの端子間をテスト可能性端子間として求め、
   前記トランジスタの夫々について、前記動作検証において、全ての前記テスト可能性端子間の前記端子間電圧が前記テスト電圧印加状態となる場合に、当該トランジスタをテスト活性状態であると判定することを特徴とする請求項１に記載のテストパターン評価方法。
3. 前記トランジスタ状態取得工程において、前記出現トランジスタ状態の出現時間を各別に求め、
   前記テスト活性度算出工程において、前記トランジスタの夫々について、前記半導体集積回路の構成上、前記端子間電圧が所定のテスト電圧印加状態となる可能性がある前記トランジスタの端子間をテスト可能性端子間として求め、
   前記トランジスタ毎に、前記トランジスタの夫々の前記出現トランジスタ状態とその前記出現時間を用い、前記半導体集積回路内の全ての前記テスト可能性端子間について、前記動作検証において前記端子間電圧が前記テスト電圧印加状態となる時間を合計した累積テスト電圧印加時間を算出し、
   前記トランジスタの夫々について、前記トランジスタの全ての前記テスト可能性端子間の前記累積テスト電圧印加時間が所定のテスト電圧印加状態判定時間を超える前記トランジスタをテスト活性状態であると判定することを特徴とする請求項１に記載のテストパターン評価方法。
4. 前記半導体集積回路の検証対象となる全ての前記トランジスタに対する前記テスト活性状態であると判定された前記トランジスタの割合を第１テスト活性度として求める第１テスト活性度算出工程を実行することを特徴とする請求項２または３に記載のテストパターン評価方法。
5. 前記テスト活性度算出工程において、前記トランジスタの夫々について、前記半導体集積回路の構成上、前記端子間電圧が所定のテスト電圧印加状態となる可能性がある前記トランジスタの端子間をテスト可能性端子間として求め、
   前記トランジスタの夫々について、前記動作検証において前記端子間電圧が前記テスト電圧印加状態となる前記トランジスタの端子間の前記テスト可能性端子間に対する割合を求め、
   前記半導体集積回路の検証対象となる全ての前記トランジスタについて前記割合を合計した第２テスト活性度を算出する第２テスト活性度算出工程を実行することを特徴とする請求項１に記載のテストパターン評価方法。
6. 前記トランジスタ状態取得工程において、前記出現トランジスタ状態の出現時間を各別に求め、
   前記テスト活性度算出工程において、前記トランジスタの夫々について、前記半導体集積回路の構成上、前記端子間電圧が所定のテスト電圧印加状態となる可能性がある前記トランジスタの端子間をテスト可能性端子間として求め、
   前記トランジスタ毎に、前記トランジスタの夫々の前記出現トランジスタ状態とその前記出現時間を用い、前記半導体集積回路内の全ての前記テスト可能性端子間について、前記動作検証において前記端子間電圧が前記テスト電圧印加状態となる時間を合計した累積テスト電圧印加時間を算出し、
   前記トランジスタの夫々について、前記累積テスト電圧印加時間が所定のテスト電圧印加状態判定時間を超える前記トランジスタの端子間の前記トランジスタ内の全ての前記テスト可能性端子間に対する割合を求め、
   前記半導体集積回路の検証対象となる全ての前記トランジスタについて前記割合を合計した第２テスト活性度を算出する第２テスト活性度算出工程を実行することを特徴とする請求項１に記載のテストパターン評価方法。
7. 前記動作検証前に、前記セルの前記機能別に、前記セル状態と、前記セルを構成する前記トランジスタの端子間電圧との対応関係を示す対応データを取得し、
   前記トランジスタ状態取得工程において、前記トランジスタ毎に、前記トランジスタを構成要素とする前記セルの前記出現セル状態と前記対応データを用いて、前記出現トランジスタ状態を求めることを特徴とする請求項１〜６の何れか１項に記載のテストパターン評価方法。
8. 前記セル毎に、前記セルの前記出現セル状態を用い、前記セルが取り得る全ての前記セル状態が出現するか否かを判定し、取り得る全ての前記セル状態が出現する前記セルをテスト活性化セルであると判定し、
   前記半導体集積回路において検証対象となる全ての前記セルに対する前記テスト活性化セルの割合を第１セル活性度として求める第１セル活性化判定工程を実行することを特徴とする請求項１〜７の何れか１項に記載のテストパターン評価方法。
9. 前記セル状態取得工程において、前記セル状態毎に、前記セル状態が前記セルに出現した時間を合計した累積セル状態出現時間を求め、
   前記セルの夫々について、前記半導体集積回路の構成上、前記セルが取り得る全ての前記セル状態の前記累積セル状態出現時間が所定のセル状態出現判定時間を超える前記セルをテスト活性化セルであると判定し、
   前記半導体集積回路において検証対象となる全ての前記セルに対する前記テスト活性化セルの割合を第１セル活性度として求める第１セル活性化判定工程を実行することを特徴とする請求項１〜７の何れか１項に記載のテストパターン評価方法。
10. 前記セル毎に、前記セルの前記出現セル状態を用い、前記半導体集積回路の構成上、前記セルが取り得る全ての前記セル状態に対する前記出現セル状態の割合を求め、前記半導体集積回路において検証対象となる全ての前記セルの前記割合を合計した第２セル活性度を算出する第２セル活性化判定工程を実行することを特徴とする請求項１〜７の何れか１項に記載のテストパターン評価方法。
11. 前記セル状態取得工程において、前記セル状態毎に、前記セル状態が前記セルに出現した時間を合計した累積セル状態出現時間を求め、
    前記セル毎に、前記半導体集積回路の構成上、前記セルが取り得る全ての前記セル状態に対する前記累積セル状態出現時間が所定のセル状態出現判定時間を超える前記セル状態の割合を求め、前記半導体集積回路において検証対象となる全ての前記セルの前記割合を合計した第２セル活性度を算出する第２セル活性化判定工程を実行することを特徴とする請求項１〜７の何れか１項に記載のテストパターン評価方法。
12. 前記出現トランジスタ状態に基づき、前記動作検証において前記セルに所定時間以上継続して出現しなかった前記トランジスタ状態を未出現トランジスタ状態として求める未出現トランジスタ状態検出工程と、
    前記未出現トランジスタ状態を出現させるテストパターンを生成する第１テストパターン生成工程と、を実行することを特徴とする請求項１〜１１の何れか１項に記載のテストパターン評価方法。
13. 前記出現セル状態に基づき、前記動作検証において前記セルに所定時間以上継続して出現しなかった前記セル状態を未出現セル状態として求める未出現セル状態検出工程と、
    前記未出現セル状態を出現させるテストパターンを生成する第２テストパターン生成工程と、を実行することを特徴とする請求項１〜１２の何れか１項に記載のテストパターン評価方法。
14. トランジスタを用いて特定の機能を実現するセルの複数からなる半導体集積回路を検証するためのテストパターンを評価するためのテストパターン評価装置であって、
    少なくとも入力端子の論理値或いは電圧値によって決まる前記セルが取り得る内部状態の夫々をセル状態とし、
    前記トランジスタの各端子間の端子間電圧によって決まる前記トランジスタが取り得る状態の夫々をトランジスタ状態とし、
    前記半導体集積回路の設計データ及び前記テストパターンを取得するデータ取得手段と、
    前記設計データ及び前記テストパターンを用いて、ゲートレベル以上での前記半導体集積回路の動作検証を実行する動作検証手段と、
    前記動作検証において、前記半導体集積回路を構成する前記セル毎に、前記セルに所定時間以上継続して出現する前記セル状態を出現セル状態として求めるセル状態取得手段と、
    前記動作検証において、前記セルを構成する前記トランジスタ毎に、前記トランジスタを構成要素とする前記セルの前記出現セル状態を用い、前記トランジスタに出現する前記トランジスタ状態を出現トランジスタ状態として求めるトランジスタ状態取得手段と、
    前記トランジスタ毎に、対応する前記出現トランジスタ状態を用いて前記トランジスタのテスト活性度を算出するテスト活性度算出手段と、を備えることを特徴とするテストパターン評価装置。

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