JPH09330344A - 半導体装置の設計支援装置および設計支援方法 - Google Patents
半導体装置の設計支援装置および設計支援方法Info
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- JPH09330344A JPH09330344A JP8147624A JP14762496A JPH09330344A JP H09330344 A JPH09330344 A JP H09330344A JP 8147624 A JP8147624 A JP 8147624A JP 14762496 A JP14762496 A JP 14762496A JP H09330344 A JPH09330344 A JP H09330344A
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- Design And Manufacture Of Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 ホットキャリアハザードに対する信頼性を考
慮し、しかも高速で検証できるようにした半導体装置の
信頼性検証装置ならびに信頼性検証方法を得る。 【解決手段】 半導体装置において、設計セル情報と論
理回路情報とレイアウト情報とにもとづき、選択された
セルの出力負荷を算出し、この算出された出力負荷と各
セルの信頼性情報とにもとづき各セルのホットキャリア
によるトランジスタ寿命を算出して基準値と比較し、各
セルの信頼性を検証するようにした。
慮し、しかも高速で検証できるようにした半導体装置の
信頼性検証装置ならびに信頼性検証方法を得る。 【解決手段】 半導体装置において、設計セル情報と論
理回路情報とレイアウト情報とにもとづき、選択された
セルの出力負荷を算出し、この算出された出力負荷と各
セルの信頼性情報とにもとづき各セルのホットキャリア
によるトランジスタ寿命を算出して基準値と比較し、各
セルの信頼性を検証するようにした。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の設
計支援装置および設計支援方法に関する。さらに具体的
には、半導体装置の設計支援装置および設計支援方法と
しての信頼性検証ツールおよび信頼性検証プロセスに関
し、また半導体装置の論理回路合成ツールおよび論理回
路合成プロセスに関し、さらにまた、半導体装置の自動
配置配線ツールおよび自動配置配線プロセスに関するも
のである。
計支援装置および設計支援方法に関する。さらに具体的
には、半導体装置の設計支援装置および設計支援方法と
しての信頼性検証ツールおよび信頼性検証プロセスに関
し、また半導体装置の論理回路合成ツールおよび論理回
路合成プロセスに関し、さらにまた、半導体装置の自動
配置配線ツールおよび自動配置配線プロセスに関するも
のである。
【０００２】
【従来の技術】従来、半導体装置に用いれれるＭＯＳト
ランジスタなどのホットキャリアハザードを検出する方
法は、例えば、ＳＰＩＣＥ回路シミュレーンョンからの
入力、出力の実波形データより各トランジスタのホット
キャリア寿命を計算し、寿命が基準値以下のトランジス
タを抽出していた。
ランジスタなどのホットキャリアハザードを検出する方
法は、例えば、ＳＰＩＣＥ回路シミュレーンョンからの
入力、出力の実波形データより各トランジスタのホット
キャリア寿命を計算し、寿命が基準値以下のトランジス
タを抽出していた。
【０００３】しかしながら、この方法では、ＳＰＩＣＥ
回路シミュレーンョンを用いるため、回路規模が増大す
ると、膨大なシミュレーンョン時間が必要となり、ま
た、各トランジスタのノードの波形データを記憶する大
容量の記憶装置が必要となり、大規模な回路への適用が
困難であった。
回路シミュレーンョンを用いるため、回路規模が増大す
ると、膨大なシミュレーンョン時間が必要となり、ま
た、各トランジスタのノードの波形データを記憶する大
容量の記憶装置が必要となり、大規模な回路への適用が
困難であった。
【０００４】また、従来の半導体装置の論理合成ツール
や自動配置配線ツール等の設計支援ツールでは、回路の
動作速度の最適化を行っているが、トランジスタのホッ
トキャリア等の信頼性についてはあまり考えられておら
ず、信頼性保障が十分でない。
や自動配置配線ツール等の設計支援ツールでは、回路の
動作速度の最適化を行っているが、トランジスタのホッ
トキャリア等の信頼性についてはあまり考えられておら
ず、信頼性保障が十分でない。
【０００５】
【発明が解決しようとする課題】この発明は、このよう
な従来の課題を解決し、回路動作の最適化とともに、ホ
ットキャリアハザードに対する信頼性を考慮し、しかも
高速で信頼性を検証できるようにした設計支援装置およ
び設計支援方法を提供しようとするものである。さらに
具体的には、半導体の設計支援装置および設計支援方法
としての信頼性検証のツールならびにプロセス（手
法）、またその論理回路設計および自動配置配線を行う
ツールならびにプロセスを提供しようとするものであ
る。
な従来の課題を解決し、回路動作の最適化とともに、ホ
ットキャリアハザードに対する信頼性を考慮し、しかも
高速で信頼性を検証できるようにした設計支援装置およ
び設計支援方法を提供しようとするものである。さらに
具体的には、半導体の設計支援装置および設計支援方法
としての信頼性検証のツールならびにプロセス（手
法）、またその論理回路設計および自動配置配線を行う
ツールならびにプロセスを提供しようとするものであ
る。
【０００６】
【課題を解決するための手段】この発明の半導体装置の
設計支援装置は、半導体装置に関する設計セル情報ライ
ブラリ、論理回路情報ライブラリ、レイアウト情報ライ
ブラリおよび各セルの信頼性情報ライブラリと、こらら
の各ライブラリからの情報に基づき所定の演算を行う演
算手段とを備え、この演算手段は、前記の設計セル情報
ライブラリと論理回路情報ライブラリとレイアウト情報
ライブラリからの情報に基づき、選択されたセルの出力
負荷を算出するとともに、この算出された出力負荷と前
記信頼性情報ライブラリからの情報とにもとづき各セル
のホットキャリアによるトランジスタ寿命を算出して基
準値と比較し、各セルの信頼性を検証するようにしたこ
とを特徴とするものである。
設計支援装置は、半導体装置に関する設計セル情報ライ
ブラリ、論理回路情報ライブラリ、レイアウト情報ライ
ブラリおよび各セルの信頼性情報ライブラリと、こらら
の各ライブラリからの情報に基づき所定の演算を行う演
算手段とを備え、この演算手段は、前記の設計セル情報
ライブラリと論理回路情報ライブラリとレイアウト情報
ライブラリからの情報に基づき、選択されたセルの出力
負荷を算出するとともに、この算出された出力負荷と前
記信頼性情報ライブラリからの情報とにもとづき各セル
のホットキャリアによるトランジスタ寿命を算出して基
準値と比較し、各セルの信頼性を検証するようにしたこ
とを特徴とするものである。
【０００７】また、この発明の半導体装置の設計支援装
置は、半導体装置に関する論理システム情報ライブラ
リ、各セルの遅延情報ライブラリおよび信頼性情報ライ
ブラリと、こららの各ライブラリからの情報に基づき所
定の演算を行う演算手段とを備え、この演算手段は、前
記論理システム情報ライブラリと前記遅延情報ライブラ
リとからの情報にもとづき、基準の速度を満たすように
するとともに、前記信頼性情報ライブラリからの情報に
基づきホットキャリアハザードによる各セルの寿命を保
ちながら論理回路を生成するようにしたことを特徴とす
るものである。
置は、半導体装置に関する論理システム情報ライブラ
リ、各セルの遅延情報ライブラリおよび信頼性情報ライ
ブラリと、こららの各ライブラリからの情報に基づき所
定の演算を行う演算手段とを備え、この演算手段は、前
記論理システム情報ライブラリと前記遅延情報ライブラ
リとからの情報にもとづき、基準の速度を満たすように
するとともに、前記信頼性情報ライブラリからの情報に
基づきホットキャリアハザードによる各セルの寿命を保
ちながら論理回路を生成するようにしたことを特徴とす
るものである。
【０００８】また、この発明の半導体装置の設計支援装
置は、半導体装置に関する設計ライブラリ、レイアウト
情報ライブラリおよび信頼性情報ライブラリと、こらら
の各ライブラリからの情報に基づき所定の演算を行う演
算手段とを備え、この演算手段は、前記設計ライブラリ
からの情報にもとづき基準の速度を満たすようにすると
ともに、前記レイアウト情報ライブラリからの情報に基
づき配線を行い、かつ前記信頼性情報ライブラリからの
情報に基づきホットキャリアによる各セルの寿命を保ち
ながら自動配置配線を生成するようにしたことを特徴と
するものである。
置は、半導体装置に関する設計ライブラリ、レイアウト
情報ライブラリおよび信頼性情報ライブラリと、こらら
の各ライブラリからの情報に基づき所定の演算を行う演
算手段とを備え、この演算手段は、前記設計ライブラリ
からの情報にもとづき基準の速度を満たすようにすると
ともに、前記レイアウト情報ライブラリからの情報に基
づき配線を行い、かつ前記信頼性情報ライブラリからの
情報に基づきホットキャリアによる各セルの寿命を保ち
ながら自動配置配線を生成するようにしたことを特徴と
するものである。
【０００９】また、この発明の半導体装置の設計支援装
置は、前記信頼性情報ライブラリとして、各セルの出力
負荷とホットキャリアによるトランジスタ寿命との関係
を示す情報ライブラリ、各セルの入力負荷および出力負
荷とホットキャリアによるトランジスタ寿命との関係を
示す情報ライブラリ、または各セルの入出力波形間の遅
延量とホットキャリアによるトランジスタ寿命との関係
を示す情報ライブラリのいずれかを用いたことを特徴と
するものである。
置は、前記信頼性情報ライブラリとして、各セルの出力
負荷とホットキャリアによるトランジスタ寿命との関係
を示す情報ライブラリ、各セルの入力負荷および出力負
荷とホットキャリアによるトランジスタ寿命との関係を
示す情報ライブラリ、または各セルの入出力波形間の遅
延量とホットキャリアによるトランジスタ寿命との関係
を示す情報ライブラリのいずれかを用いたことを特徴と
するものである。
【００１０】また、この発明の半導体装置の設計支援装
置は、前記各セルの遅延情報ライブラリには、ホットキ
ャリア劣化による各セルの遅延量増加の情報を含むよう
にしたことを特徴とするものである。
置は、前記各セルの遅延情報ライブラリには、ホットキ
ャリア劣化による各セルの遅延量増加の情報を含むよう
にしたことを特徴とするものである。
【００１１】さらにまた、この発明の半導体装置の設計
支援方法は、半導体装置において、設計セル情報と論理
回路情報とレイアウト情報とにもとづき、選択されたセ
ルの出力負荷を算出するステップと、この算出された出
力負荷と各セルの信頼性情報とにもとづき各セルのホッ
トキャリアによるトランジスタ寿命を算出し基準値と比
較するステップとを備え、各セルの信頼性を検証するよ
うにしたことを特徴とするものである。
支援方法は、半導体装置において、設計セル情報と論理
回路情報とレイアウト情報とにもとづき、選択されたセ
ルの出力負荷を算出するステップと、この算出された出
力負荷と各セルの信頼性情報とにもとづき各セルのホッ
トキャリアによるトランジスタ寿命を算出し基準値と比
較するステップとを備え、各セルの信頼性を検証するよ
うにしたことを特徴とするものである。
【００１２】また、この発明の半導体装置の設計支援方
法は、半導体装置に関する論理システム情報と各セルの
遅延情報とにもとづき、基準の速度を満たすようにする
とともに、信頼性情報に基づきホットキャリアハザード
による各セルの寿命を保ちながら論理回路を生成するよ
うにしたことを特徴とするものである。
法は、半導体装置に関する論理システム情報と各セルの
遅延情報とにもとづき、基準の速度を満たすようにする
とともに、信頼性情報に基づきホットキャリアハザード
による各セルの寿命を保ちながら論理回路を生成するよ
うにしたことを特徴とするものである。
【００１３】また、この発明の半導体装置の設計支援方
法は、半導体装置に関する設計情報にもとづき基準の速
度を満たすようにするとともに、レイアウト情報に基づ
き配線を行い、かつ信頼性情報に基づきホットキャリア
による各セルの寿命を保ちながら自動配置配線を生成す
るようにしたことを特徴とするものである。
法は、半導体装置に関する設計情報にもとづき基準の速
度を満たすようにするとともに、レイアウト情報に基づ
き配線を行い、かつ信頼性情報に基づきホットキャリア
による各セルの寿命を保ちながら自動配置配線を生成す
るようにしたことを特徴とするものである。
【００１４】また、この発明の半導体装置の設計支援方
法は、前記信頼性情報として、各セルの出力負荷とホッ
トキャリアによるトランジスタ寿命との関係を示す情
報、各セルの入力負荷および出力負荷とホットキャリア
によるトランジスタ寿命との関係を示す情報、または各
セルの入出力波形間の遅延量とホットキャリアによるト
ランジスタ寿命との関係を示す情報のいずれかを用いた
ことを特徴とするものである。
法は、前記信頼性情報として、各セルの出力負荷とホッ
トキャリアによるトランジスタ寿命との関係を示す情
報、各セルの入力負荷および出力負荷とホットキャリア
によるトランジスタ寿命との関係を示す情報、または各
セルの入出力波形間の遅延量とホットキャリアによるト
ランジスタ寿命との関係を示す情報のいずれかを用いた
ことを特徴とするものである。
【００１５】また、この発明の半導体装置の設計支援方
法は、前記各セルの遅延情報には、ホットキャリア劣化
による各セルの遅延量増加の情報を含むようにしたこと
を特徴とするものである。
法は、前記各セルの遅延情報には、ホットキャリア劣化
による各セルの遅延量増加の情報を含むようにしたこと
を特徴とするものである。
【００１６】
【発明の実施の形態】以下に、この発明の実施の形態を
図に即して説明する。なお、図中同一の符号は、それぞ
れ同一または相当する要素を示す。
図に即して説明する。なお、図中同一の符号は、それぞ
れ同一または相当する要素を示す。
【００１７】実施の形態１．図１および図２は、この発
明の実施の形態１ないし３による半導体装置の設計支援
装置および設計支援方法を説明するための図である。さ
らに具体的には、半導体装置の信頼性を検証する信頼性
検証ツールおよび信頼性検証プロセスとしての設計支援
装置および設計支援方法に関するものである。
明の実施の形態１ないし３による半導体装置の設計支援
装置および設計支援方法を説明するための図である。さ
らに具体的には、半導体装置の信頼性を検証する信頼性
検証ツールおよび信頼性検証プロセスとしての設計支援
装置および設計支援方法に関するものである。
【００１８】図１は、実施の形態１ないし３における信
頼性検証の基本プロセスを示す図である。さらに具体的
には、図１は、半導体装置に用いられるＭＯＳトランジ
スタなどのホットキャリアハザードのセルを検出するプ
ロセス（手法）を説明するためのフローチャートであ
る。また、図２は、実施の形態１ないし３における信頼
性検証ツールの基本構成を示す図である。図２におい
て、１は設計セルライブラリ、２は信頼性情報を格納し
た信頼性ライブラリ、３は論理回路データベースを格納
した論理回路ライブラリ、４はレイアウトデータベース
を格納したレイアウトライブラリ、５は例えば検証ツー
ル用ＥＷＳ（エレクトリック・ワーク・ステション）で
ある。
頼性検証の基本プロセスを示す図である。さらに具体的
には、図１は、半導体装置に用いられるＭＯＳトランジ
スタなどのホットキャリアハザードのセルを検出するプ
ロセス（手法）を説明するためのフローチャートであ
る。また、図２は、実施の形態１ないし３における信頼
性検証ツールの基本構成を示す図である。図２におい
て、１は設計セルライブラリ、２は信頼性情報を格納し
た信頼性ライブラリ、３は論理回路データベースを格納
した論理回路ライブラリ、４はレイアウトデータベース
を格納したレイアウトライブラリ、５は例えば検証ツー
ル用ＥＷＳ（エレクトリック・ワーク・ステション）で
ある。
【００１９】図１に沿って説明すると、まず、論理回路
情報、レイアウト情報、又は設計セルライブラリ情報か
らホットキャリア寿命を計算するセルを順次選択する
（ステップ１）。次に、選択されたセルの出力負荷を計
算する（ステップ２）。出力負荷は、Ｆ．０．数（ファ
ンアウト数）または、Ｆ．０．数＋配線容量、または、
負荷出力容量などのうちいずれで定義してもよい。次
に、計算された出力負荷をもとに、各セルの信頼性ライ
ブラリを参照してセルまたは、セルを構成するトランジ
スタのホットキャリア寿命を計算する（ステップ３）。
情報、レイアウト情報、又は設計セルライブラリ情報か
らホットキャリア寿命を計算するセルを順次選択する
（ステップ１）。次に、選択されたセルの出力負荷を計
算する（ステップ２）。出力負荷は、Ｆ．０．数（ファ
ンアウト数）または、Ｆ．０．数＋配線容量、または、
負荷出力容量などのうちいずれで定義してもよい。次
に、計算された出力負荷をもとに、各セルの信頼性ライ
ブラリを参照してセルまたは、セルを構成するトランジ
スタのホットキャリア寿命を計算する（ステップ３）。
【００２０】次に、計算されたホットキャリア寿命が、
定義された寿命の基準値を満足するか判断を行なう（ス
テップ４）。基準値は、ホットキャリア寿命、もしく
は、ソース・ドレイン電流Ｉｄｓ、または、しきい値Ｖ
ｔｈ等のトランジスタ特性のシフト量でもよい。そし
て、基準値以下の寿命のセルを記憶する（ステップ
５）。また、記憶したセルを論理回路上、レイアウト上
に表示させてもよい。このようにして、全回路のセルの
寿命を順次計算し、信頼性ハザードのセルの検出を終了
する。
定義された寿命の基準値を満足するか判断を行なう（ス
テップ４）。基準値は、ホットキャリア寿命、もしく
は、ソース・ドレイン電流Ｉｄｓ、または、しきい値Ｖ
ｔｈ等のトランジスタ特性のシフト量でもよい。そし
て、基準値以下の寿命のセルを記憶する（ステップ
５）。また、記憶したセルを論理回路上、レイアウト上
に表示させてもよい。このようにして、全回路のセルの
寿命を順次計算し、信頼性ハザードのセルの検出を終了
する。
【００２１】ホットキャリア劣化は、例えば、ドレイン
近傍の大きな水平電界により高いエネルギーを得たチャ
ネル電子が、格子との衝突電離またはアバランシェ倍増
により電子−正孔対を生成し、それが酸化膜中に注入さ
れることにより生じる。この大きな基板電流が観測され
る場合、ホットキャリアに基づくセルの劣化も大きい。
出力負荷が変化すると基板電流も変化し、各セルのトラ
ンジスタのホットキャリア寿命も変化する。また、ＰＭ
ＯＳでは、ゲート電流がホットキャリア寿命に影響を与
える。
近傍の大きな水平電界により高いエネルギーを得たチャ
ネル電子が、格子との衝突電離またはアバランシェ倍増
により電子−正孔対を生成し、それが酸化膜中に注入さ
れることにより生じる。この大きな基板電流が観測され
る場合、ホットキャリアに基づくセルの劣化も大きい。
出力負荷が変化すると基板電流も変化し、各セルのトラ
ンジスタのホットキャリア寿命も変化する。また、ＰＭ
ＯＳでは、ゲート電流がホットキャリア寿命に影響を与
える。
【００２２】図３は、この実施の形態１における信頼性
ライブラリ２を説明するための図である。この信頼性ラ
イブラリ２は、各セルの出力負荷と使用トランジスタの
ホットキャリア寿命の関係を表すファイル（データベー
ス）が格納されている例を示している。出力負荷と寿命
の関係は、回路シュミレーション等により各セルに使用
されているトランジスタの基板電流、ゲート電流を計算
し、ホットキャリアＤＣストレス試験結果より推定す
る。
ライブラリ２を説明するための図である。この信頼性ラ
イブラリ２は、各セルの出力負荷と使用トランジスタの
ホットキャリア寿命の関係を表すファイル（データベー
ス）が格納されている例を示している。出力負荷と寿命
の関係は、回路シュミレーション等により各セルに使用
されているトランジスタの基板電流、ゲート電流を計算
し、ホットキャリアＤＣストレス試験結果より推定す
る。
【００２３】図３において、２は、インバータ、ナン
ド、ノアなど設計セルごとの信頼性情報が格納されてい
る信頼性ライブラリ、６は、例えば信頼性ライブラリ２
に含まれるインバータセル、７は、出力負荷とトランジ
スタのホットキャリア寿命の関係を示すファイルであ
る。この関係は、テーブルで保存されていても式で保存
されていてもよい。このファイルからトランジスタの寿
命を計算するのは、各点の補間によるものでもよいし、
最小２乗法を用いて補間してもよい。
ド、ノアなど設計セルごとの信頼性情報が格納されてい
る信頼性ライブラリ、６は、例えば信頼性ライブラリ２
に含まれるインバータセル、７は、出力負荷とトランジ
スタのホットキャリア寿命の関係を示すファイルであ
る。この関係は、テーブルで保存されていても式で保存
されていてもよい。このファイルからトランジスタの寿
命を計算するのは、各点の補間によるものでもよいし、
最小２乗法を用いて補間してもよい。
【００２４】このような信頼性ライブラリ２を、図１お
よび図２で説明したこの実施の形態１の検証ツールおよ
び検証プロセス（手法）に用いることにより、ホットキ
ャリアハザードセルの検出時間の短縮が可能であり、従
って大規模回路にも適用可能である。
よび図２で説明したこの実施の形態１の検証ツールおよ
び検証プロセス（手法）に用いることにより、ホットキ
ャリアハザードセルの検出時間の短縮が可能であり、従
って大規模回路にも適用可能である。
【００２５】実施の形態２．この発明の実施の形態２に
よる半導体装置の設計支援装置および設計支援方法、具
体的には半導体装置の信頼性検証ツールおよび信頼性検
証プロセスは、図１および図２と同様の基本構成によっ
て示される。しかし、この実施の形態２においては、信
頼性ライブラリ２として、図４に示されるホットキャリ
ア寿命と入力負荷および出力負荷との関係のファイルを
用いる点で構成が異なる。
よる半導体装置の設計支援装置および設計支援方法、具
体的には半導体装置の信頼性検証ツールおよび信頼性検
証プロセスは、図１および図２と同様の基本構成によっ
て示される。しかし、この実施の形態２においては、信
頼性ライブラリ２として、図４に示されるホットキャリ
ア寿命と入力負荷および出力負荷との関係のファイルを
用いる点で構成が異なる。
【００２６】図４は、この発明の実施の形態２で用いる
信頼性ライブラリ２の例を説明するための図である。図
４において、２は、インバータ、ナンド、ノアなど設計
セルごとの信頼性情報が格納されている信頼性ライブラ
リ、７は、例えば信頼性ライブラリ２に含まれるインバ
ータセル、８は、入力負荷と出力負荷とトランジスタの
ホットキャリア寿命の関係を示すファイルである。
信頼性ライブラリ２の例を説明するための図である。図
４において、２は、インバータ、ナンド、ノアなど設計
セルごとの信頼性情報が格納されている信頼性ライブラ
リ、７は、例えば信頼性ライブラリ２に含まれるインバ
ータセル、８は、入力負荷と出力負荷とトランジスタの
ホットキャリア寿命の関係を示すファイルである。
【００２７】図５は、例えば、インバータセル６につい
て、入力負荷と出力負荷を変えたときの基板電流の変化
を説明するための図であり、９は入力波形、１０は出力
波形である。入力波形９の立ち上がりが波形９ａのよう
に速いと、出力波形１０は立ち下がりが波形１０ａに示
すように速く、このとき基板電流は波形１１ａに示すよ
うに比較的小さい。しかし、入力波形９の立ち上がりが
波形９ｂのように遅いと、出力波形１０は立ち下がりが
波形１０ａに示すように遅く、このとき基板電流は波形
１１ｂに示すように大きくなる。従って、このインバー
タセルのトランジスタのホットキャリア生成は多く、そ
のホットキャリアによるトランジスタ寿命は短くなる。
このように、入力負荷と出力負荷を変化させるとトラン
ジスタの寿命が変化する。ＰＭＯＳのゲート電流でも同
様なことがいえる。
て、入力負荷と出力負荷を変えたときの基板電流の変化
を説明するための図であり、９は入力波形、１０は出力
波形である。入力波形９の立ち上がりが波形９ａのよう
に速いと、出力波形１０は立ち下がりが波形１０ａに示
すように速く、このとき基板電流は波形１１ａに示すよ
うに比較的小さい。しかし、入力波形９の立ち上がりが
波形９ｂのように遅いと、出力波形１０は立ち下がりが
波形１０ａに示すように遅く、このとき基板電流は波形
１１ｂに示すように大きくなる。従って、このインバー
タセルのトランジスタのホットキャリア生成は多く、そ
のホットキャリアによるトランジスタ寿命は短くなる。
このように、入力負荷と出力負荷を変化させるとトラン
ジスタの寿命が変化する。ＰＭＯＳのゲート電流でも同
様なことがいえる。
【００２８】この実施の形態２の信頼性ライブラリ２の
データベースは、実施の形態１の信頼性ライブラリ２の
データベースが出力負荷とホットキャリア寿命との関係
を示すものであるのに比べ、さらに入力負荷をパラメー
タとして取り入れたものである。これにより、実施の形
態１よりもさらに精度の高い予測が可能である。このよ
うな信頼性ライブラリを図１及び図２で示した検証装置
ならびに検証手法に用いることにより、ホットキャリア
ハザードセルによる短寿命のセルの検出が、精度高くで
き、かつ、検出時間の短縮が可能であり、従って、大規
模回路にも適用可能である。
データベースは、実施の形態１の信頼性ライブラリ２の
データベースが出力負荷とホットキャリア寿命との関係
を示すものであるのに比べ、さらに入力負荷をパラメー
タとして取り入れたものである。これにより、実施の形
態１よりもさらに精度の高い予測が可能である。このよ
うな信頼性ライブラリを図１及び図２で示した検証装置
ならびに検証手法に用いることにより、ホットキャリア
ハザードセルによる短寿命のセルの検出が、精度高くで
き、かつ、検出時間の短縮が可能であり、従って、大規
模回路にも適用可能である。
【００２９】実施の形態３．この発明の実施の形態３に
よる半導体装置の設計支援装置および設計支援方法、具
体的には半導体装置の信頼性検証ツールおよび信頼性検
証プロセスは、図１および図２と同様の基本構成によっ
て示される。しかし、この実施の形態２においては、信
頼性ライブラリ２として、図４に示されるホットキャリ
ア寿命と入力負荷および出力負荷との関係のファイルを
用いる点で構成が異なる。
よる半導体装置の設計支援装置および設計支援方法、具
体的には半導体装置の信頼性検証ツールおよび信頼性検
証プロセスは、図１および図２と同様の基本構成によっ
て示される。しかし、この実施の形態２においては、信
頼性ライブラリ２として、図４に示されるホットキャリ
ア寿命と入力負荷および出力負荷との関係のファイルを
用いる点で構成が異なる。
【００３０】図６は、この発明の実施の形態３で用いる
信頼性ライブラリ２の例を説明するための図である。図
６において、２は、インバータ、ナンド、ノアなど設計
セルごとの信頼性情報が格納されている信頼性ライブラ
リ、６は、例えば信頼性ライブラリ２に含まれるインバ
ータセル、１１は、セルの遅延量ＴｐＬＨとトランジス
タのホットキャリア寿命の関係を示すファイルである。
信頼性ライブラリ２の例を説明するための図である。図
６において、２は、インバータ、ナンド、ノアなど設計
セルごとの信頼性情報が格納されている信頼性ライブラ
リ、６は、例えば信頼性ライブラリ２に含まれるインバ
ータセル、１１は、セルの遅延量ＴｐＬＨとトランジス
タのホットキャリア寿命の関係を示すファイルである。
【００３１】図７は、例えば、インバータセル６につい
て、出力負荷を変えたとき遅延量ＴｐＬＨの変化を説明
するための図であり、９は入力波形、１０は出力波形で
ある。出力負荷が小さいとき、入力波形９に対して出力
波形１０の立ち下がりは、波形１０ａに示すように小さ
い。このときの基板電流は波形１１ａに示すように比較
的小さい。しかし、出力負荷が大きいと同じ入力波形９
に対しても出力波形１０は立ち下がりが波形１０ｂに示
すように遅く、このとき基板電流は波形１１ｂに示すよ
うに大きくなる。
て、出力負荷を変えたとき遅延量ＴｐＬＨの変化を説明
するための図であり、９は入力波形、１０は出力波形で
ある。出力負荷が小さいとき、入力波形９に対して出力
波形１０の立ち下がりは、波形１０ａに示すように小さ
い。このときの基板電流は波形１１ａに示すように比較
的小さい。しかし、出力負荷が大きいと同じ入力波形９
に対しても出力波形１０は立ち下がりが波形１０ｂに示
すように遅く、このとき基板電流は波形１１ｂに示すよ
うに大きくなる。
【００３２】従って、このインバータセル６におけるト
ランジスタのホットキャリア生成は多く、ホットキャリ
アによるトランジスタ寿命は短くなる。このように、入
力負荷と出力負荷を変化させるとトランジスタの寿命が
変化する。図から解るとおり、ホットキャリア劣化に影
響するのは、基板電流が大きいところであり、例えば、
インバータセルでは入力、出力の遷移期間に当たる。
ランジスタのホットキャリア生成は多く、ホットキャリ
アによるトランジスタ寿命は短くなる。このように、入
力負荷と出力負荷を変化させるとトランジスタの寿命が
変化する。図から解るとおり、ホットキャリア劣化に影
響するのは、基板電流が大きいところであり、例えば、
インバータセルでは入力、出力の遷移期間に当たる。
【００３３】このような信頼性ライブラリを、図１及び
図２で示した検証ツールおよび検証プロセス（手法）に
もちいることにより、ホットキャリアハザードセルによ
る短寿命のセルの検出時間の短縮が可能であり、従っ
て、大規模回路にも適用可能である。
図２で示した検証ツールおよび検証プロセス（手法）に
もちいることにより、ホットキャリアハザードセルによ
る短寿命のセルの検出時間の短縮が可能であり、従っ
て、大規模回路にも適用可能である。
【００３４】実施の形態４．図８および図９は、この発
明の実施の形態４ないし６による半導体装置の設計支援
装置および設計支援方法を説明するための図である。さ
らに具体的には、半導体装置の論理合成を行う論理合成
ツールおよび論理合成プロセスとしての設計支援装置お
よび設計支援方法に関するものである。
明の実施の形態４ないし６による半導体装置の設計支援
装置および設計支援方法を説明するための図である。さ
らに具体的には、半導体装置の論理合成を行う論理合成
ツールおよび論理合成プロセスとしての設計支援装置お
よび設計支援方法に関するものである。
【００３５】図８は、実施の形態４ないし８における論
理合成の基本プロセスを示す図である。また、図９は、
実施の形態４ないし８における論理合成装置の基本構成
を示す図である。図９において、１２は設計データのデ
ータベースを格納した設計ライブラリであり、これは論
理システム情報ライブラリ１４および遅延情報ライブラ
リ１５を含む。また、１３は論理合成用ＥＷＳ（エレク
トリック・ワークス・テーション）である。また、２は
信頼性ライブラリデータベースである。
理合成の基本プロセスを示す図である。また、図９は、
実施の形態４ないし８における論理合成装置の基本構成
を示す図である。図９において、１２は設計データのデ
ータベースを格納した設計ライブラリであり、これは論
理システム情報ライブラリ１４および遅延情報ライブラ
リ１５を含む。また、１３は論理合成用ＥＷＳ（エレク
トリック・ワークス・テーション）である。また、２は
信頼性ライブラリデータベースである。
【００３６】通常、論理合成用ＥＷＳ１３は、設計ライ
ブラリ１２に格納されたデータ、例えば、各セルの遅延
情報と論理システム情報により、基準の速度を満たす論
理回路を自動生成する。
ブラリ１２に格納されたデータ、例えば、各セルの遅延
情報と論理システム情報により、基準の速度を満たす論
理回路を自動生成する。
【００３７】この発明においては、さらに各セルの信頼
性情報を格納した信頼性ライブラリ２を備えており、図
９に示すように、信頼性ライブラリ２から、各セルがあ
る基準の寿命をたもつように各セルの出力負荷あるいは
Ｆ．Ｏ．数等の制限値を決定して（ステップＳ１１〜Ｓ
１２）、論理合成を行なう（ステップＳ１３）。論理合
成において、Ｆ．Ｏ．数の制限値以上の論理を合成せざ
るをえない場合は、ホットキャリアによる遅延量の変化
分を計算し（ステップＳ１４）、合成された論理回路の
遅延量が制限された遅延量におさまっているかを調べな
がら（ステップＳ１５）、論理合成を行う。このよう
に、この発明では、信頼性ライブラリ２からの情報にも
とづき、ホットキャリアハザードに対するある基準の寿
命を保ちながら、かつ合成された論理回路の遅延量を最
小にしながら、ＥＷＳ１３によって論理を合成するよう
にしたものである。
性情報を格納した信頼性ライブラリ２を備えており、図
９に示すように、信頼性ライブラリ２から、各セルがあ
る基準の寿命をたもつように各セルの出力負荷あるいは
Ｆ．Ｏ．数等の制限値を決定して（ステップＳ１１〜Ｓ
１２）、論理合成を行なう（ステップＳ１３）。論理合
成において、Ｆ．Ｏ．数の制限値以上の論理を合成せざ
るをえない場合は、ホットキャリアによる遅延量の変化
分を計算し（ステップＳ１４）、合成された論理回路の
遅延量が制限された遅延量におさまっているかを調べな
がら（ステップＳ１５）、論理合成を行う。このよう
に、この発明では、信頼性ライブラリ２からの情報にも
とづき、ホットキャリアハザードに対するある基準の寿
命を保ちながら、かつ合成された論理回路の遅延量を最
小にしながら、ＥＷＳ１３によって論理を合成するよう
にしたものである。
【００３８】そして、この実施の形態４においては、信
頼性ライブラリ２として、図３に示されるホットキャリ
ア寿命と出力負荷の関係のファイルを用いる。このよう
にすると、各セルがホットキャリアハザードに対する基
準の寿命を満たすように、各セルの出力負荷を制限しな
がら、短時間で論理を合成することができる。従って、
これは、大規模回路に適用可能で、信頼性が十分保証さ
れた回路を得ることが可能である。
頼性ライブラリ２として、図３に示されるホットキャリ
ア寿命と出力負荷の関係のファイルを用いる。このよう
にすると、各セルがホットキャリアハザードに対する基
準の寿命を満たすように、各セルの出力負荷を制限しな
がら、短時間で論理を合成することができる。従って、
これは、大規模回路に適用可能で、信頼性が十分保証さ
れた回路を得ることが可能である。
【００３９】実施の形態５．この発明の実施の形態５に
よる半導体装置の設計支援装置および設計支援方法、具
体的には半導体装置の論理合成ツールおよび論理合成プ
ロセスは、図８および図９と同様の基本構成によって示
される。しかし、この実施の形態５においては、信頼性
ライブラリ２として、図４に示されるホットキャリア寿
命と入力負荷および出力負荷との関係のファイルを用い
る点で構成が異なる。
よる半導体装置の設計支援装置および設計支援方法、具
体的には半導体装置の論理合成ツールおよび論理合成プ
ロセスは、図８および図９と同様の基本構成によって示
される。しかし、この実施の形態５においては、信頼性
ライブラリ２として、図４に示されるホットキャリア寿
命と入力負荷および出力負荷との関係のファイルを用い
る点で構成が異なる。
【００４０】このようにすると、各セルがホットキャリ
アハザードに対する基準の寿命を満たすように、各セル
の入力負荷および出力負荷を制限しながら、かつ合成さ
れた論理回路の遅延量を最小にしながら、短時間で論理
を合成することができる。これは、大規模回路に適用可
能で、信頼性が十分保証された回路を得ることが可能で
ある。
アハザードに対する基準の寿命を満たすように、各セル
の入力負荷および出力負荷を制限しながら、かつ合成さ
れた論理回路の遅延量を最小にしながら、短時間で論理
を合成することができる。これは、大規模回路に適用可
能で、信頼性が十分保証された回路を得ることが可能で
ある。
【００４１】実施の形態６．この発明の実施の形態５に
よる半導体装置の設計支援装置および設計支援方法、具
体的には半導体装置の論理合成ツールおよび論理合成プ
ロセスは、図８および図９と同様の基本構成によって示
される。しかし、この実施の形態６においては、信頼性
ライブラリ２として、図６に示されるホットキャリア寿
命とセルの遅延量ＴｐＬＨの関係のファイルを用いる点
で構成が異なる。
よる半導体装置の設計支援装置および設計支援方法、具
体的には半導体装置の論理合成ツールおよび論理合成プ
ロセスは、図８および図９と同様の基本構成によって示
される。しかし、この実施の形態６においては、信頼性
ライブラリ２として、図６に示されるホットキャリア寿
命とセルの遅延量ＴｐＬＨの関係のファイルを用いる点
で構成が異なる。
【００４２】このようにすると、各セルがホットキャリ
アハザードに対する基準の寿命を満たすように、各セル
の入力負荷および出力負荷を制限しながら、かつ合成さ
れた論理回路の遅延量を最小にしながら、論理を合成す
ることができる。これは、大規模回路に適用可能で、信
頼性が十分保証された回路を得ることが可能である。
アハザードに対する基準の寿命を満たすように、各セル
の入力負荷および出力負荷を制限しながら、かつ合成さ
れた論理回路の遅延量を最小にしながら、論理を合成す
ることができる。これは、大規模回路に適用可能で、信
頼性が十分保証された回路を得ることが可能である。
【００４３】実施の形態７．図１０は、この発明の実施
の形態７ないし９による半導体装置の設計支援装置およ
び設計支援方法を説明するための図である。さらに具体
的には、半導体装置の論理合成を行う論理合成ツールお
よび論理合成プロセスとしての設計支援装置および設計
支援方法に関するものである。この実施の形態７ないし
９における論理合成の基本プロセスは図８によって示さ
れる。また、図１０は、実施の形態７ないし９における
論理合成ツールの基本構成を示す図である。
の形態７ないし９による半導体装置の設計支援装置およ
び設計支援方法を説明するための図である。さらに具体
的には、半導体装置の論理合成を行う論理合成ツールお
よび論理合成プロセスとしての設計支援装置および設計
支援方法に関するものである。この実施の形態７ないし
９における論理合成の基本プロセスは図８によって示さ
れる。また、図１０は、実施の形態７ないし９における
論理合成ツールの基本構成を示す図である。
【００４４】図１０において、１２は設計データを格納
した設計ライブラリであり、これは論理システム情報ラ
イブラリ１４および遅延情報ライブラリ１５を含む。ま
た、１３は論理合成用ＥＷＳ（エレクトリック・ワーク
ス・テーション）である。また、２は第一の信頼性デー
タベース（各セルの寿命と出力負荷の関係の信頼性デー
タベースなど）を格納した信頼性ライブラリ、１６は第
二の信頼性データベース（出力負荷とホットキャリア劣
化に対応したセルの遅延量増加の信頼性データベース）
を格納した信頼性ライブラリである。
した設計ライブラリであり、これは論理システム情報ラ
イブラリ１４および遅延情報ライブラリ１５を含む。ま
た、１３は論理合成用ＥＷＳ（エレクトリック・ワーク
ス・テーション）である。また、２は第一の信頼性デー
タベース（各セルの寿命と出力負荷の関係の信頼性デー
タベースなど）を格納した信頼性ライブラリ、１６は第
二の信頼性データベース（出力負荷とホットキャリア劣
化に対応したセルの遅延量増加の信頼性データベース）
を格納した信頼性ライブラリである。
【００４５】通常、論理合成は、設計ライブラリ１２に
格納されたデータ、例えば、各セルの遅延情報と論理シ
ステム情報により、基準の速度を満たす論理回路をＥＷ
Ｓ１３において自動生成する。
格納されたデータ、例えば、各セルの遅延情報と論理シ
ステム情報により、基準の速度を満たす論理回路をＥＷ
Ｓ１３において自動生成する。
【００４６】この発明においては、さらに各セルの信頼
性情報を格納した信頼性ライブラリ２を備えており、図
１０に示すように、信頼性ライブラリ２から、各セルが
ある基準の寿命をたもつように各セルの出力負荷あるい
はＦ．Ｏ．数等の制限値を決定して（図８、ステップＳ
１１〜Ｓ１２）、論理合成を行なう（ステップＳ１
３）。
性情報を格納した信頼性ライブラリ２を備えており、図
１０に示すように、信頼性ライブラリ２から、各セルが
ある基準の寿命をたもつように各セルの出力負荷あるい
はＦ．Ｏ．数等の制限値を決定して（図８、ステップＳ
１１〜Ｓ１２）、論理合成を行なう（ステップＳ１
３）。
【００４７】論理合成において、Ｆ．Ｏ．数の制限値以
上の論理を合成せざるをえない場合は、ホットキャリア
による遅延量の変化分を計算し（ステップＳ１４）、合
成された論理回路の遅延量が制限された遅延量におさま
っているかを調べながら（ステップＳ１５）、論理合成
を行う。このときこの実施の形態７ないし９において
は、図１０に示す信頼性ライブラリ１６から、出力負荷
とホットキャリア劣化に対応したセルの遅延量増加（劣
化量）の情報を取り込み、回路パスの遅延にホットキャ
リアによる遅延量を加えた論理回路の遅延量が制限され
た遅延量に収まっているかを検証する（ステップＳ１
５）。このように、この発明では、信頼性ライブラリ２
からの情報にもとづき、ホットキャリアハザードに対す
るある基準の寿命を保ちながら、かつ回路パスの遅延に
ホットキャリアによる遅延量を加えた遅延量を最小にし
ながら、ＥＷＳ１３によって論理を合成するようにした
ものである。
上の論理を合成せざるをえない場合は、ホットキャリア
による遅延量の変化分を計算し（ステップＳ１４）、合
成された論理回路の遅延量が制限された遅延量におさま
っているかを調べながら（ステップＳ１５）、論理合成
を行う。このときこの実施の形態７ないし９において
は、図１０に示す信頼性ライブラリ１６から、出力負荷
とホットキャリア劣化に対応したセルの遅延量増加（劣
化量）の情報を取り込み、回路パスの遅延にホットキャ
リアによる遅延量を加えた論理回路の遅延量が制限され
た遅延量に収まっているかを検証する（ステップＳ１
５）。このように、この発明では、信頼性ライブラリ２
からの情報にもとづき、ホットキャリアハザードに対す
るある基準の寿命を保ちながら、かつ回路パスの遅延に
ホットキャリアによる遅延量を加えた遅延量を最小にし
ながら、ＥＷＳ１３によって論理を合成するようにした
ものである。
【００４８】そして、この実施の形態７においては、信
頼性データベース２として、図３に示されるホットキャ
リア寿命と出力負荷の関係のファイルを用いる。このよ
うにすると、各セルがホットキャリアハザードに対する
基準の寿命を満たすように、各セルの出力負荷を制限し
ながら、短時間で論理を合成することができる。
頼性データベース２として、図３に示されるホットキャ
リア寿命と出力負荷の関係のファイルを用いる。このよ
うにすると、各セルがホットキャリアハザードに対する
基準の寿命を満たすように、各セルの出力負荷を制限し
ながら、短時間で論理を合成することができる。
【００４９】以上のようにすれば、短時間でホットキャ
リア劣化による回路遅延を含めた論理合成が可能とな
る。従って、これにより、大規模回路に適用可能で、信
頼性が十分保証された回路を得ることが可能である。な
お、ホットキャリアによる回路遅延の増加による論理合
成のやりなおしは、クリティカルパスのみに適用して簡
略化してもよい。
リア劣化による回路遅延を含めた論理合成が可能とな
る。従って、これにより、大規模回路に適用可能で、信
頼性が十分保証された回路を得ることが可能である。な
お、ホットキャリアによる回路遅延の増加による論理合
成のやりなおしは、クリティカルパスのみに適用して簡
略化してもよい。
【００５０】実施の形態８．この発明の実施の形態５に
よる半導体装置の設計支援装置および設計支援方法、具
体的には半導体装置の論理合成ツールおよび論理合成プ
ロセスは、図８および図１０と同様の基本構成によって
示される。しかし、この実施の形態８においては、信頼
性ライブラリ２として、図４に示されるホットキャリア
寿命と入力負荷および出力負荷の関係のファイルを用い
る点で構成が異なる。
よる半導体装置の設計支援装置および設計支援方法、具
体的には半導体装置の論理合成ツールおよび論理合成プ
ロセスは、図８および図１０と同様の基本構成によって
示される。しかし、この実施の形態８においては、信頼
性ライブラリ２として、図４に示されるホットキャリア
寿命と入力負荷および出力負荷の関係のファイルを用い
る点で構成が異なる。
【００５１】このようにすると、各セルがホットキャリ
アハザードに対する基準の寿命を満たすように、各セル
の入力負荷および出力負荷を制限しながら、かつ回路パ
スの遅延にホットキャリアによる遅延量を加えた遅延量
を最小にしながら、短時間で論理を合成することができ
る。これは、短時間で行えるため、大規模回路に適用可
能で、信頼性が十分保証された回路を得ることが可能で
ある。
アハザードに対する基準の寿命を満たすように、各セル
の入力負荷および出力負荷を制限しながら、かつ回路パ
スの遅延にホットキャリアによる遅延量を加えた遅延量
を最小にしながら、短時間で論理を合成することができ
る。これは、短時間で行えるため、大規模回路に適用可
能で、信頼性が十分保証された回路を得ることが可能で
ある。
【００５２】実施の形態９．この発明の実施の形態５に
よる半導体装置の設計支援装置および設計支援方法、具
体的には半導体装置の論理合成ツールおよび論理合成プ
ロセスは、図８および図１０と同様の基本構成によって
示される。しかし、この実施の形態９においては、信頼
性ライブラリ２として、図６に示されるホットキャリア
寿命とＴｐＬＨの関係のファイルを用いる点で構成が異
なる。
よる半導体装置の設計支援装置および設計支援方法、具
体的には半導体装置の論理合成ツールおよび論理合成プ
ロセスは、図８および図１０と同様の基本構成によって
示される。しかし、この実施の形態９においては、信頼
性ライブラリ２として、図６に示されるホットキャリア
寿命とＴｐＬＨの関係のファイルを用いる点で構成が異
なる。
【００５３】このようにすると、各セルがホットキャリ
アハザードに対する基準の寿命を満たすように、各セル
の入力負荷および出力負荷を制限しながら、かつ回路パ
スの遅延にホットキャリアによる遅延量を加えた合成さ
れた論理回路の遅延量を最小にしながら、論理を合成す
ることができる。これは、大規模回路に適用可能で、信
頼性が十分保証された回路を得ることが可能である。
アハザードに対する基準の寿命を満たすように、各セル
の入力負荷および出力負荷を制限しながら、かつ回路パ
スの遅延にホットキャリアによる遅延量を加えた合成さ
れた論理回路の遅延量を最小にしながら、論理を合成す
ることができる。これは、大規模回路に適用可能で、信
頼性が十分保証された回路を得ることが可能である。
【００５４】実施の形態１０．図１１および図１２は、
この発明の実施の形態１０ないし１２による半導体装置
の設計支援装置および設計支援方法を説明するための図
である。さらに具体的には、半導体装置の自動配置配線
を行う自動配置配線ツールおよび自動配置配線プロセス
としての設計支援装置および設計支援方法に関するもの
である。
この発明の実施の形態１０ないし１２による半導体装置
の設計支援装置および設計支援方法を説明するための図
である。さらに具体的には、半導体装置の自動配置配線
を行う自動配置配線ツールおよび自動配置配線プロセス
としての設計支援装置および設計支援方法に関するもの
である。
【００５５】図１１は、実施の形態１０ないし１２にお
ける自動配置配線の基本プロセスを示す図である。ま
た、図１２は、実施の形態１０ないし１２における自動
配置配線ツールの基本構成を示す図である。図１２にお
いて、２は信頼性ライブラリデータベース、４はレイア
ウトデータベースを格納したレイアウトライブラリ、、
１２は設計データを格納した設計ライブラリ、１３は自
動配置配線用ＥＷＳ（エレクトリック・ワークス・テー
ション）、１７は配線デザイン値ライブラリである。
ける自動配置配線の基本プロセスを示す図である。ま
た、図１２は、実施の形態１０ないし１２における自動
配置配線ツールの基本構成を示す図である。図１２にお
いて、２は信頼性ライブラリデータベース、４はレイア
ウトデータベースを格納したレイアウトライブラリ、、
１２は設計データを格納した設計ライブラリ、１３は自
動配置配線用ＥＷＳ（エレクトリック・ワークス・テー
ション）、１７は配線デザイン値ライブラリである。
【００５６】通常、自動配置配線は、先ず、設計ライブ
ラリ１２に格納されたデータ、例えば、論理合成ツール
により合成された論理回路情報にもとづき、レイアウト
ライブラリ４からのセルレイアウトデータ、および配線
デザイン値ライブラリ１７からの配線ごとの線幅、ホー
ル径などの配線デザインデータを加え、基準の速度、面
積を満たすよう配置配線を行ない、レイアウトを生成す
る。
ラリ１２に格納されたデータ、例えば、論理合成ツール
により合成された論理回路情報にもとづき、レイアウト
ライブラリ４からのセルレイアウトデータ、および配線
デザイン値ライブラリ１７からの配線ごとの線幅、ホー
ル径などの配線デザインデータを加え、基準の速度、面
積を満たすよう配置配線を行ない、レイアウトを生成す
る。
【００５７】この発明においては、図１１に示すよう
に、論理回路合成等により求められた各ノードの総配線
制限のもとにセルの配置と配線を実行し（ステップＳ２
１〜Ｓ２３）、配線負荷を加味した容量が、信頼性ライ
ブラリ２からの情報にもとづき決定された各セルの出力
負荷などの制限値より小さいか否かを検証する（ステッ
プＳ２４）。さらに、このようにして自動配置配線され
たレイアウトの遅延量が、制限された遅延量より小さい
かを検証する。このように、この発明においては、各セ
ルの信頼性情報を格納した信頼性ライブラリ２を備えて
おり、自動配置配線を、信頼性ライブラリ２からの情報
にもとづき、ホットキャリアハザードに対するある基準
の寿命を保ちながら、かつレイアウトされた回路の遅延
量を最小にしながら、自動配置配線することができる。
に、論理回路合成等により求められた各ノードの総配線
制限のもとにセルの配置と配線を実行し（ステップＳ２
１〜Ｓ２３）、配線負荷を加味した容量が、信頼性ライ
ブラリ２からの情報にもとづき決定された各セルの出力
負荷などの制限値より小さいか否かを検証する（ステッ
プＳ２４）。さらに、このようにして自動配置配線され
たレイアウトの遅延量が、制限された遅延量より小さい
かを検証する。このように、この発明においては、各セ
ルの信頼性情報を格納した信頼性ライブラリ２を備えて
おり、自動配置配線を、信頼性ライブラリ２からの情報
にもとづき、ホットキャリアハザードに対するある基準
の寿命を保ちながら、かつレイアウトされた回路の遅延
量を最小にしながら、自動配置配線することができる。
【００５８】そして、この実施の形態においては、信頼
性データベース２として、図３に示されるホットキャリ
ア寿命と出力負荷の関係のファイルを用いる。このよう
にすると、各セルがホットキャリアハザードに対する基
準の寿命を満たすように、各セルの出力負荷を制限しな
がら、自動配置配線をすることができる。これは、大規
模回路に適用可能で、信頼性が十分保証された回路を得
ることが可能である。
性データベース２として、図３に示されるホットキャリ
ア寿命と出力負荷の関係のファイルを用いる。このよう
にすると、各セルがホットキャリアハザードに対する基
準の寿命を満たすように、各セルの出力負荷を制限しな
がら、自動配置配線をすることができる。これは、大規
模回路に適用可能で、信頼性が十分保証された回路を得
ることが可能である。
【００５９】実施の形態１１．この発明の実施の形態１
１による半導体装置の設計支援装置および設計支援方
法、具体的には半導体装置の自動配置配線ツールおよび
自動配置配線プロセスは、図１１および図１２と同様の
基本構成によって示される。しかし、この実施の形態１
１においては、信頼性ライブラリ２として、図４に示さ
れるホットキャリア寿命と入力負荷および出力負荷との
関係のファイルを用いる点で構成が異なる。
１による半導体装置の設計支援装置および設計支援方
法、具体的には半導体装置の自動配置配線ツールおよび
自動配置配線プロセスは、図１１および図１２と同様の
基本構成によって示される。しかし、この実施の形態１
１においては、信頼性ライブラリ２として、図４に示さ
れるホットキャリア寿命と入力負荷および出力負荷との
関係のファイルを用いる点で構成が異なる。
【００６０】このようにすると、各セルがホットキャリ
アハザードに対する基準の寿命を満たすように、各セル
の入力負荷および出力負荷を制限しながら、かつレイア
ウトされた回路の遅延量を最小にしながら、自動配置配
線をすることができる。これは、大規模回路に適用可能
で、信頼性が十分保証された回路を得ることが可能であ
る。
アハザードに対する基準の寿命を満たすように、各セル
の入力負荷および出力負荷を制限しながら、かつレイア
ウトされた回路の遅延量を最小にしながら、自動配置配
線をすることができる。これは、大規模回路に適用可能
で、信頼性が十分保証された回路を得ることが可能であ
る。
【００６１】実施の形態１２．この発明の実施の形態１
２による半導体装置の設計支援装置および設計支援方
法、具体的には半導体装置の自動配置配線ツールおよび
自動配置配線プロセスは、図１１および図１２と同様の
基本構成によって示される。しかし、この実施の形態１
２においては、信頼性ライブラリ２として、図６に示さ
れるホットキャリア寿命とセルの遅延量ＴｐＬＨの関係
のファイルを用いる点で構成が異なる。
２による半導体装置の設計支援装置および設計支援方
法、具体的には半導体装置の自動配置配線ツールおよび
自動配置配線プロセスは、図１１および図１２と同様の
基本構成によって示される。しかし、この実施の形態１
２においては、信頼性ライブラリ２として、図６に示さ
れるホットキャリア寿命とセルの遅延量ＴｐＬＨの関係
のファイルを用いる点で構成が異なる。
【００６２】このようにすると、各セルがホットキャリ
アハザードに対する基準の寿命を満たすように、各セル
の入力負荷および出力負荷を制限しながら、かつレイア
ウトされた回路の遅延量を最小にしながら、自動配置配
線を行うことができる。これは、大規模回路に適用可能
で、信頼性が十分保証された回路を得ることが可能であ
る。
アハザードに対する基準の寿命を満たすように、各セル
の入力負荷および出力負荷を制限しながら、かつレイア
ウトされた回路の遅延量を最小にしながら、自動配置配
線を行うことができる。これは、大規模回路に適用可能
で、信頼性が十分保証された回路を得ることが可能であ
る。
【００６３】実施の形態１３．図１３は、この発明の実
施の形態１３ないし１５による半導体装置の設計支援装
置および設計支援方法を説明するための図である。さら
に具体的には、半導体装置の自動配置配線を行う自動配
置配線ツールおよび自動配置配線プロセスとしての設計
支援装置および設計支援方法に関するものである。この
実施の形態１３ないし１５における論理合成の基本プロ
セスは図１１によって示される。また、図１３は、実施
の形態１３ないし１５における論理合成ツールの基本構
成を示す図である。
施の形態１３ないし１５による半導体装置の設計支援装
置および設計支援方法を説明するための図である。さら
に具体的には、半導体装置の自動配置配線を行う自動配
置配線ツールおよび自動配置配線プロセスとしての設計
支援装置および設計支援方法に関するものである。この
実施の形態１３ないし１５における論理合成の基本プロ
セスは図１１によって示される。また、図１３は、実施
の形態１３ないし１５における論理合成ツールの基本構
成を示す図である。
【００６４】図１３において、４はレイアウトデータベ
ースを格納したレイアウトライブラリ、１２は設計デー
タを格納した設計ライブラリ、１３は自動配置配線用Ｅ
ＷＳ（エレクトリック・ワークス・テーション）、１７
は配線デザイン値ライブラリである。また、２は第一の
信頼性データベース（各セルの寿命と出力負荷の関係の
信頼性データベース）を格納した信頼性ライブラリ、１
６は第二の信頼性データベース（出力負荷とホットキャ
リア劣化に対応したセルの遅延量増加の信頼性データベ
ース）を格納した信頼性ライブラリである。
ースを格納したレイアウトライブラリ、１２は設計デー
タを格納した設計ライブラリ、１３は自動配置配線用Ｅ
ＷＳ（エレクトリック・ワークス・テーション）、１７
は配線デザイン値ライブラリである。また、２は第一の
信頼性データベース（各セルの寿命と出力負荷の関係の
信頼性データベース）を格納した信頼性ライブラリ、１
６は第二の信頼性データベース（出力負荷とホットキャ
リア劣化に対応したセルの遅延量増加の信頼性データベ
ース）を格納した信頼性ライブラリである。
【００６５】通常、自動配置配線は、先ず、設計ライブ
ラリ１２に格納されたデータ、例えば、論理合成ツール
により合成された論理回路情報にもとづき、レイアウト
ライブラリ４からのセルレイアウトデータ、および配線
デザイン値ライブラリ１７からの配線ごとの線幅、ホー
ル径などの配線デザインデータを加え、基準の速度、面
積を満たすよう配置配線を行ない、レイアウトを生成す
る。
ラリ１２に格納されたデータ、例えば、論理合成ツール
により合成された論理回路情報にもとづき、レイアウト
ライブラリ４からのセルレイアウトデータ、および配線
デザイン値ライブラリ１７からの配線ごとの線幅、ホー
ル径などの配線デザインデータを加え、基準の速度、面
積を満たすよう配置配線を行ない、レイアウトを生成す
る。
【００６６】この発明においては、図１１に示すよう
に、論理回路合成等により求められた各ノードの総配線
長制限のもとにセルの配置と配線を実行し（ステップＳ
２１〜Ｓ２３）、配線負荷を加味した容量が、信頼性ラ
イブラリ２からの情報にもとづき決定された各セルの出
力負荷などの制限値より小さいか否かを検証する（ステ
ップＳ２４）。さらに、このようにして自動配置配線さ
れたレイアウトの遅延量が、制限された遅延量より小さ
いかを検証する。このときこの実施の形態１３ないし１
５においては、図１３に示す信頼性ライブラリ１６か
ら、出力負荷とホットキャリア劣化に対応したセルの遅
延量増加（劣化量）の情報を取り込み、回路パスの遅延
にホットキャリアによる遅延量を加えた自動配置配線さ
れた回路の遅延量が制限された遅延量に収まっているか
を検証する（ステップＳ１５）。このように、この発明
においては、各セルの信頼性情報を格納した信頼性ライ
ブラリ２を備えており、自動配置配線を、信頼性ライブ
ラリ２からの情報にもとづき、ホットキャリアハザード
に対するある基準の寿命を保ちながら、かつレイアウト
された回路の遅延量を最小にしながら、自動配置配線す
ることができる。
に、論理回路合成等により求められた各ノードの総配線
長制限のもとにセルの配置と配線を実行し（ステップＳ
２１〜Ｓ２３）、配線負荷を加味した容量が、信頼性ラ
イブラリ２からの情報にもとづき決定された各セルの出
力負荷などの制限値より小さいか否かを検証する（ステ
ップＳ２４）。さらに、このようにして自動配置配線さ
れたレイアウトの遅延量が、制限された遅延量より小さ
いかを検証する。このときこの実施の形態１３ないし１
５においては、図１３に示す信頼性ライブラリ１６か
ら、出力負荷とホットキャリア劣化に対応したセルの遅
延量増加（劣化量）の情報を取り込み、回路パスの遅延
にホットキャリアによる遅延量を加えた自動配置配線さ
れた回路の遅延量が制限された遅延量に収まっているか
を検証する（ステップＳ１５）。このように、この発明
においては、各セルの信頼性情報を格納した信頼性ライ
ブラリ２を備えており、自動配置配線を、信頼性ライブ
ラリ２からの情報にもとづき、ホットキャリアハザード
に対するある基準の寿命を保ちながら、かつレイアウト
された回路の遅延量を最小にしながら、自動配置配線す
ることができる。
【００６７】そして、この実施の形態１３においては、
信頼性データベース２として、図３に示されるホットキ
ャリア寿命と出力負荷の関係のファイルを用いる。この
ようにすると、各セルがホットキャリアハザードに対す
る基準の寿命を満たすように、各セルの出力負荷を制限
しながら、短時間で自動配置配線をすることができる。
信頼性データベース２として、図３に示されるホットキ
ャリア寿命と出力負荷の関係のファイルを用いる。この
ようにすると、各セルがホットキャリアハザードに対す
る基準の寿命を満たすように、各セルの出力負荷を制限
しながら、短時間で自動配置配線をすることができる。
【００６８】以上のようにすれば、短時間でホットキャ
リア劣化による回路遅延を含めた自動配置配線を行うこ
とができる。従って、これは、大規模回路に適用可能
で、信頼性が十分保証された回路を得ることが可能であ
る。なお、ホットキャリアによる回路遅延の増加による
配置配線のやりなおしは、クリティカルパスのみに適用
して簡略化してもよい。
リア劣化による回路遅延を含めた自動配置配線を行うこ
とができる。従って、これは、大規模回路に適用可能
で、信頼性が十分保証された回路を得ることが可能であ
る。なお、ホットキャリアによる回路遅延の増加による
配置配線のやりなおしは、クリティカルパスのみに適用
して簡略化してもよい。
【００６９】実施の形態１４．この発明の実施の形態１
４による半導体装置の設計支援装置および設計支援方
法、具体的には半導体装置の自動配置配線ツールおよび
自動配置配線プロセスは、図１１および図１２と同様の
基本構成によって示される。しかし、この実施の形態１
４においては、信頼性ライブラリ２として、図４に示さ
れるホットキャリア寿命と入力・出力負荷の関係のファ
イルを用いる点で構成が異なる。
４による半導体装置の設計支援装置および設計支援方
法、具体的には半導体装置の自動配置配線ツールおよび
自動配置配線プロセスは、図１１および図１２と同様の
基本構成によって示される。しかし、この実施の形態１
４においては、信頼性ライブラリ２として、図４に示さ
れるホットキャリア寿命と入力・出力負荷の関係のファ
イルを用いる点で構成が異なる。
【００７０】このようにすると、各セルがホットキャリ
アハザードに対する基準の寿命を満たすように、各セル
の入力負荷および出力負荷を制限しながら、かつレイア
ウトされた論理回路の遅延量を最小にしながら、短時間
で自動配置配線をすることができる。さらに、信頼性デ
ータベース１６から、出力負荷とホットキャリア劣化に
対応したセルの遅延量増加の情報を取り込み、回路パス
の遅延にホットキャリアによる遅延量を加えた遅延量を
最小にしながら、自動配置配線を行うことができる。こ
れは、短時間で行なえるため、大規模回路に適用可能
で、信頼性が十分保証された回路を得ることが可能であ
る。
アハザードに対する基準の寿命を満たすように、各セル
の入力負荷および出力負荷を制限しながら、かつレイア
ウトされた論理回路の遅延量を最小にしながら、短時間
で自動配置配線をすることができる。さらに、信頼性デ
ータベース１６から、出力負荷とホットキャリア劣化に
対応したセルの遅延量増加の情報を取り込み、回路パス
の遅延にホットキャリアによる遅延量を加えた遅延量を
最小にしながら、自動配置配線を行うことができる。こ
れは、短時間で行なえるため、大規模回路に適用可能
で、信頼性が十分保証された回路を得ることが可能であ
る。
【００７１】実施の形態１５．この発明の実施の形態１
５による半導体装置の設計支援装置および設計支援方
法、具体的には半導体装置の自動配置配線ツールおよび
自動配置配線プロセスは、図１１および図１２と同様の
基本構成によって示される。しかし、この実施の形態１
１においては、信頼性ライブラリ２として、図６に示さ
れるホットキャリア寿命とＴｐＬＨの関係のファイルを
用いる点で構成が異なる。
５による半導体装置の設計支援装置および設計支援方
法、具体的には半導体装置の自動配置配線ツールおよび
自動配置配線プロセスは、図１１および図１２と同様の
基本構成によって示される。しかし、この実施の形態１
１においては、信頼性ライブラリ２として、図６に示さ
れるホットキャリア寿命とＴｐＬＨの関係のファイルを
用いる点で構成が異なる。
【００７２】このようにすると、各セルがホットキャリ
アハザードに対する基準の寿命を満たすように、各セル
の入力負荷および出力負荷を制限しながら、かつレイア
ウトされた回路の遅延量を最小にしながら、自動配置配
線をすることができる。さらに、信頼性データベース１
６から、出力負荷とホットキャリア劣化に対応したセル
の遅延量増加の情報を取り込み、回路パスの遅延にホッ
トキャリアによる遅延量を加えた遅延量を最小にしなが
ら、自動配置配線を行うことができる。これは、短時間
で行えるため、大規模回路に適用可能で、信頼性が十分
保証された回路をの信頼性検証装置得ることが可能であ
る。
アハザードに対する基準の寿命を満たすように、各セル
の入力負荷および出力負荷を制限しながら、かつレイア
ウトされた回路の遅延量を最小にしながら、自動配置配
線をすることができる。さらに、信頼性データベース１
６から、出力負荷とホットキャリア劣化に対応したセル
の遅延量増加の情報を取り込み、回路パスの遅延にホッ
トキャリアによる遅延量を加えた遅延量を最小にしなが
ら、自動配置配線を行うことができる。これは、短時間
で行えるため、大規模回路に適用可能で、信頼性が十分
保証された回路をの信頼性検証装置得ることが可能であ
る。
【００７３】
【発明の効果】以上のように、この発明によれば大規模
回路に適用可能で、信頼性が十分保証された回路を得る
ために適した半導体装置の設計支援装置及び設計支援方
法を得ることが可能である。
回路に適用可能で、信頼性が十分保証された回路を得る
ために適した半導体装置の設計支援装置及び設計支援方
法を得ることが可能である。
【図１】 この発明の実施の形態１の半導体装置の設計
支援装置および設計支援方法（具体的には、信頼性検証
ツールおよび信頼性検証プロセス）を説明するためのフ
ロー図である。
支援装置および設計支援方法（具体的には、信頼性検証
ツールおよび信頼性検証プロセス）を説明するためのフ
ロー図である。
【図２】 この発明の実施の形態１の半導体装置の設計
支援装置（具体的には、信頼性検証ツール）の構成を説
明するための図である。
支援装置（具体的には、信頼性検証ツール）の構成を説
明するための図である。
【図３】 この発明の実施の形態における信頼性ライブ
ラリの一例を説明をするための図である。
ラリの一例を説明をするための図である。
【図４】この発明の実施の形態における信頼性ライブラ
リの他の一例を説明をするための図である。
リの他の一例を説明をするための図である。
【図５】トランジスタの入力波形および出力波形と基板
電流との関係を説明するための図である。
電流との関係を説明するための図である。
【図６】この発明の実施の形態における信頼性ライブラ
リの他の一例を説明をするための図である。
リの他の一例を説明をするための図である。
【図７】トランジスタの入力波形および出力波形とセル
の遅延量との関係ならびに基板電流との関係を説明する
ための図である。
の遅延量との関係ならびに基板電流との関係を説明する
ための図である。
【図８】この発明の実施の形態４ないし６の半導体装置
の設計支援装置および設計支援方法（具体的には、論理
合成ツールおよび論理合成プロセス）を説明するための
図である。
の設計支援装置および設計支援方法（具体的には、論理
合成ツールおよび論理合成プロセス）を説明するための
図である。
【図９】この発明の実施の形態４ないし６の半導体装置
の設計支援装置および設計支援方法（具体的には、論理
合成ツールおよび論理合成プロセス）を説明するための
図である。
の設計支援装置および設計支援方法（具体的には、論理
合成ツールおよび論理合成プロセス）を説明するための
図である。
【図１０】この発明の実施の形態７ないし９の半導体装
置の設計支援装置および設計支援方法（具体的には、論
理合成ツールおよび論理合成プロセス）を説明するため
の図である。
置の設計支援装置および設計支援方法（具体的には、論
理合成ツールおよび論理合成プロセス）を説明するため
の図である。
【図１１】この発明の実施の形態１０ないし１２の半導
体装置の設計支援装置および設計支援方法（具体的に
は、自動配置配線ツールおよび自動配置配線プロセス）
を説明するための図である。
体装置の設計支援装置および設計支援方法（具体的に
は、自動配置配線ツールおよび自動配置配線プロセス）
を説明するための図である。
【図１２】この発明の実施の形態１０ないし１２の半導
体装置の設計支援装置および設計支援方法（具体的に
は、自動配置配線ツールおよび自動配置配線プロセス）
を説明するための図である。
体装置の設計支援装置および設計支援方法（具体的に
は、自動配置配線ツールおよび自動配置配線プロセス）
を説明するための図である。
【図１３】この発明の実施の形態１３ないし１５の半導
体装置の設計支援装置および設計支援方法（具体的に
は、自動配置配線ツールおよび自動配置配線プロセス）
を説明するための図である。
体装置の設計支援装置および設計支援方法（具体的に
は、自動配置配線ツールおよび自動配置配線プロセス）
を説明するための図である。
１ 設計セルライブラリ、 ２,１６ 信頼性ライブラ
リ、 ３ 論理回路ライブラリ、４ レイアウトライブ
ラ、５,１３ ＥＷＳ、 ６ インバータセル、 １２
設計ライブラリ、１４ 論理システム情報ライブラ
リ、 １５ 遅延情報ライブラリ、 １７ 配線デザイ
ン値。
リ、 ３ 論理回路ライブラリ、４ レイアウトライブ
ラ、５,１３ ＥＷＳ、 ６ インバータセル、 １２
設計ライブラリ、１４ 論理システム情報ライブラ
リ、 １５ 遅延情報ライブラリ、 １７ 配線デザイ
ン値。
Claims (10)
- 【請求項１】 半導体装置に関する設計セル情報ライブ
ラリ、論理回路情報ライブラリ、レイアウト情報ライブ
ラリおよび各セルの信頼性情報ライブラリと、こららの
各ライブラリからの情報に基づき所定の演算を行う演算
手段とを備え、この演算手段は、前記の設計セル情報ラ
イブラリと論理回路情報ライブラリとレイアウト情報ラ
イブラリからの情報に基づき、選択されたセルの出力負
荷を算出するとともに、この算出された出力負荷と前記
信頼性情報ライブラリからの情報とにもとづき各セルの
ホットキャリアによるトランジスタ寿命を算出して基準
値と比較し、各セルの信頼性を検証するようにしたこと
を特徴とする半導体装置の設計支援装置。 - 【請求項２】 半導体装置に関する論理システム情報ラ
イブラリ、各セルの遅延情報ライブラリおよび信頼性情
報ライブラリと、こららの各ライブラリからの情報に基
づき所定の演算を行う演算手段とを備え、この演算手段
は、前記論理システム情報ライブラリと前記遅延情報ラ
イブラリとからの情報にもとづき、基準の速度を満たす
ようにするとともに、前記信頼性情報ライブラリからの
情報に基づきホットキャリアハザードによる各セルの寿
命を保ちながら論理回路を生成するようにしたことを特
徴とする半導体装置の設計支援装置。 - 【請求項３】 半導体装置に関する設計ライブラリ、レ
イアウト情報ライブラリおよび信頼性情報ライブラリ
と、こららの各ライブラリからの情報に基づき所定の演
算を行う演算手段とを備え、この演算手段は、前記設計
ライブラリからの情報にもとづき基準の速度を満たすよ
うにするとともに、前記レイアウト情報ライブラリから
の情報に基づき配線を行い、かつ前記信頼性情報ライブ
ラリからの情報に基づきホットキャリアによる各セルの
寿命を保ちながら自動配置配線を生成するようにしたこ
とを特徴とする半導体装置の設計支援装置。 - 【請求項４】 前記信頼性情報ライブラリとして、各セ
ルの出力負荷とホットキャリアによるトランジスタ寿命
との関係を示す情報ライブラリ、各セルの入力負荷およ
び出力負荷とホットキャリアによるトランジスタ寿命と
の関係を示す情報ライブラリ、または各セルの入出力波
形間の遅延量とホットキャリアによるトランジスタ寿命
との関係を示す情報ライブラリのいずれかを用いたこと
を特徴とする請求項１ないし３のいずれか１項に記載の
半導体装置の設計支援装置。 - 【請求項５】 前記各セルの遅延情報ライブラリには、
ホットキャリア劣化による各セルの遅延量増加の情報を
含むようにしたことを特徴とする請求項１ないし４のい
ずれか１項に記載の半導体装置の設計支援装置。 - 【請求項６】 半導体装置において、設計セル情報と論
理回路情報とレイアウト情報とにもとづき、選択された
セルの出力負荷を算出するステップと、この算出された
出力負荷と各セルの信頼性情報とにもとづき各セルのホ
ットキャリアによるトランジスタ寿命を算出し基準値と
比較するステップとを備え、各セルの信頼性を検証する
ようにしたことを特徴とする半導体装置の設計支援方
法。 - 【請求項７】 半導体装置に関する論理システム情報と
各セルの遅延情報とにもとづき、基準の速度を満たすよ
うにするとともに、信頼性情報に基づきホットキャリア
ハザードによる各セルの寿命を保ちながら論理回路を生
成するようにしたことを特徴とする半導体装置の設計支
援方法。 - 【請求項８】 半導体装置に関する設計情報にもとづき
基準の速度を満たすようにするとともに、レイアウト情
報に基づき配線を行い、かつ信頼性情報に基づきホット
キャリアによる各セルの寿命を保ちながら自動配置配線
を生成するようにしたことを特徴とする半導体装置の設
計支援方法。 - 【請求項９】 前記信頼性情報として、各セルの出力負
荷とホットキャリアによるトランジスタ寿命との関係を
示す情報、各セルの入力負荷および出力負荷とホットキ
ャリアによるトランジスタ寿命との関係を示す情報、ま
たは各セルの入出力波形間の遅延量とホットキャリアに
よるトランジスタ寿命との関係を示す情報のいずれかを
用いたことを特徴とする請求項６ないし８のいずれか１
項に記載の半導体装置の設計支援方法。 - 【請求項１０】 前記各セルの遅延情報には、ホットキ
ャリア劣化による各セルの遅延量増加の情報を含むよう
にしたことを特徴とする請求項６ないし９項のいずれか
１項に記載の半導体装置の設計支援装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8147624A JPH09330344A (ja) | 1996-06-10 | 1996-06-10 | 半導体装置の設計支援装置および設計支援方法 |
| US08/761,901 US6024478A (en) | 1996-06-10 | 1996-12-09 | Design aiding apparatus and method for designing a semiconductor device |
| KR1019970000385A KR100232994B1 (ko) | 1996-06-10 | 1997-01-09 | 반도체 장치의 설계 지원장치 및 설계 지원방법 |
| DE19704658A DE19704658A1 (de) | 1996-06-10 | 1997-02-07 | Entwurfshilfsvorrichtung und -verfahren zum Entwerfen eines Halbleiterbauelements |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8147624A JPH09330344A (ja) | 1996-06-10 | 1996-06-10 | 半導体装置の設計支援装置および設計支援方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09330344A true JPH09330344A (ja) | 1997-12-22 |
Family
ID=15434542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8147624A Pending JPH09330344A (ja) | 1996-06-10 | 1996-06-10 | 半導体装置の設計支援装置および設計支援方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6024478A (ja) |
| JP (1) | JPH09330344A (ja) |
| KR (1) | KR100232994B1 (ja) |
| DE (1) | DE19704658A1 (ja) |
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| US8326244B2 (en) | 2007-10-31 | 2012-12-04 | Nec Corporation | Power amplifier, and method of controlling power amplifier |
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| US20130042195A1 (en) * | 2011-08-08 | 2013-02-14 | Luda Svoyatsky | Managing Workflow of Multiple Dependent Processes |
| CN103310028B (zh) | 2012-03-07 | 2017-08-15 | 飞思卡尔半导体公司 | 考虑器件老化的设计集成电路的方法 |
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1996
- 1996-06-10 JP JP8147624A patent/JPH09330344A/ja active Pending
- 1996-12-09 US US08/761,901 patent/US6024478A/en not_active Expired - Fee Related
-
1997
- 1997-01-09 KR KR1019970000385A patent/KR100232994B1/ko not_active IP Right Cessation
- 1997-02-07 DE DE19704658A patent/DE19704658A1/de not_active Ceased
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