DE19704658A1 - Entwurfshilfsvorrichtung und -verfahren zum Entwerfen eines Halbleiterbauelements - Google Patents
Entwurfshilfsvorrichtung und -verfahren zum Entwerfen eines HalbleiterbauelementsInfo
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Description
Die Erfindung betrifft eine Entwurfshilfsvorrichtung und ein
Verfahren zum Entwerfen von Halbleiterbauelementen. Speziell
betrifft die Erfindung ein Zuverlässigkeits-Verifikations
handwerkszeug und -verfahren, das als Entwurfshilfsvor
richtung und -verfahren zum Entwerfen von Halbleiterbau
elementen dient. Ferner betrifft die Erfindung auch ein
Logikschaltkreis-Synthetisierhandwerkszeug und ein -verfah
ren zum Gebrauch beim Entwerfen von Halbleiterbauelementen.
Gleichermaßen betrifft die Erfindung ein automatisches
Layout/Verdrahtungshandwerkszeug und -verfahren zum Gebrauch
beim Entwerfen von Halbleiterbauelementen.
Seit einigen Jahren wird ein Verfahren zum Bestimmen der
durch heiße Elektronen hervorgerufenen Verschlechterung in
MOS-Transistoren, die ein Halbleiterbauelement bilden, ange
wandt, wobei die von heißen Elektronen abhängige Nutzungs
dauer jedes Transistor aus reellen Wellenformdaten von Ein
gängen und Ausgängen errechnet wird, die durch eine bekannte
SPICE-Schaltungssimulation erhalten werden. Jeder Transi
stor, dessen Nutzungsdauer kürzer als ein vorbestimmter Re
ferenzwert ist, wird als fehlerhafter Transistor eingestuft.
Da diese Methode eine SPICE-Schaltungssimulation anwendet,
wird eine sehr lange Simulationszeit benötigt, um die feh
lerhaften Transistoren in einer hochintegrierten Schaltung
mit vielen solchen Transistoren zu bestimmen. Ferner braucht
man einen Speicher mit großer Speicherkapazität zum Spei
chern von Wellenformdaten von Schaltungspunkten von Transi
storen für eine solche Schaltung.
Ferner kann zwar mit herkömmlichen Entwurfshilfshandwerks
zeugen zur Schaffung von Halbleiterbauelementen wie etwa
einem Logikschaltkreis-Synthetisierhandwerkszeug oder einem
automatischen Layout/Verdrahtungshandwerkszeug die Betriebs
geschwindigkeit einer herzustellenden Schaltung optimiert
werden, aber die Zuverlässigkeit von darin vorgesehenen
Transistoren im Hinblick auf eine Verschlechterung durch
heiße Elektronen oder dergleichen wird dabei nicht berück
sichtigt, so daß die geschaffene Schaltung eventuell keine
hohe Zuverlässigkeit hat.
Die Erfindung soll die bei herkömmlichen Entwurfshilfsvor
richtungen und -verfahren zur Schaffung von Halbleiterschal
tungen und -bauelementen auftretenden, oben beschriebene
Probleme lösen. Es ist daher Aufgabe der Erfindung, eine
Entwurfshilfsvorrichtung und ein -verfahren zum Entwerfen
von Halbleiterbauelementen und -schaltungen anzugeben, wobei
Bauelemente und Schaltkreise bereitgestellt werden, die ein
hohes Maß an Zuverlässigkeit haben und in bezug auf diese
Zuverlässigkeit mit hoher Geschwindigkeit verifiziert werden
können. Ein Vorteil einer solchen Vorrichtung und eines sol
chen Verfahrens ist dabei die Optimierung des Betriebs einer
entworfenen Schaltung gemeinsam mit der Berücksichtigung der
Zuverlässigkeit im Hinblick auf die Verschlechterung von
Transistoren durch heiße Elektronen. Ein weiterer Vorteil
der Erfindung besteht darin, daß als Entwurfshilfsvorrich
tung und -verfahren zum Entwerfen von Halbleiterbauelementen
ein Handwerkszeug und Verfahren zur Verifikation der Bau
element-Zuverlässigkeit, ein Handwerkszeug und ein Verfahren
zur Synthetisierung von Logikschaltkreisen oder ein Hand
werkszeug und Verfahren zur Durchführung von automatischem
Layout/automatischer Verdrahtung angegeben werden.
Gemäß einem Aspekt der Erfindung weist eine Entwurfshilfs
vorrichtung für ein Halbleiterbauelement, das aus einer
Vielzahl von Basisentwurfszellen besteht, folgendes auf:
eine Entwurfszelleninformations-Bibliothek als Hilfe beim Entwerfen des Halbleiterbauelements, eine Logigschaltkreis informations-Bibliothek als Hilfe beim Entwerfen des Halb leiterbauelements, eine Layoutinformations-Bibliothek als Hilfe beim Entwerfen des Halbleiterbauelements, eine Zuver lässigkeitsinformations-Bibliothek von Zellen, und eine Verarbeitungseinrichtung zur Durchführung von vorbestimmten Verarbeitungen auf der Basis von Informationen von den Bibliotheken. Die Verarbeitungseinrichtung kann eine Aus gangsbelastung einer gewählten Zelle auf der Basis von In formationen von der Entwurfszelleninformations-Bibliothek, der Logikschaltkreisinformations-Bibliothek und der Lay outinformations-Bibliothek errechnen. Ferner kann die Ver arbeitungseinrichtung eine von heißen Elektronen abhängige Betriebslebensdauer eines Transistors in der Zelle unter Nutzung der errechneten Ausgangsbelastung und von Infor mationen aus der Zuverlässigkeitsinformations-Bibliothek errechnen und verifiziert dementsprechend die Zuverlässig keit der Zelle durch Vergleich der errechneten Nutzungsdauer mit einem vorbestimmten Referenzwert.
eine Entwurfszelleninformations-Bibliothek als Hilfe beim Entwerfen des Halbleiterbauelements, eine Logigschaltkreis informations-Bibliothek als Hilfe beim Entwerfen des Halb leiterbauelements, eine Layoutinformations-Bibliothek als Hilfe beim Entwerfen des Halbleiterbauelements, eine Zuver lässigkeitsinformations-Bibliothek von Zellen, und eine Verarbeitungseinrichtung zur Durchführung von vorbestimmten Verarbeitungen auf der Basis von Informationen von den Bibliotheken. Die Verarbeitungseinrichtung kann eine Aus gangsbelastung einer gewählten Zelle auf der Basis von In formationen von der Entwurfszelleninformations-Bibliothek, der Logikschaltkreisinformations-Bibliothek und der Lay outinformations-Bibliothek errechnen. Ferner kann die Ver arbeitungseinrichtung eine von heißen Elektronen abhängige Betriebslebensdauer eines Transistors in der Zelle unter Nutzung der errechneten Ausgangsbelastung und von Infor mationen aus der Zuverlässigkeitsinformations-Bibliothek errechnen und verifiziert dementsprechend die Zuverlässig keit der Zelle durch Vergleich der errechneten Nutzungsdauer mit einem vorbestimmten Referenzwert.
Gemäß einem anderen Aspekt der Erfindung weist eine Ent
wurfshilfsvorrichtung zum Entwerfen oder Synthetisieren
eines Halbleiterbauelements, das eine Vielzahl von Zellen
umfaßt, folgendes auf: eine Logiksysteminformations-Bibliothek
für das Halbleiterbauelement, eine Verzögerungs
zeitinformations-Bibliothek für Bauelementzellen, eine Zu
verlässigkeitsinformations-Bibliothek für Bauelementzellen
und eine Verarbeitungseinrichtung zur Durchführung einer
vorbestimmten Verarbeitung auf der Basis von Informationen
von den Bibliotheken. Die Verarbeitungseinrichtung entwirft
oder synthetisiert eine Logikschaltung mit einer gewünschten
Referenzgeschwindigkeit auf der Basis von Informationen von
der Logiksysteminformations-Bibliothek und der Verzögerungs
zeitinformations-Bibliothek, wobei festgestellt wird, daß
die Zellen-Nutzungsdauer der entworfenen Logikschaltung
besser als eine vorbestimmte Referenz-Nutzungsdauer in bezug
auf eine Verschlechterung durch heiße Elektronen ist, und
zwar auf der Basis von Informationen, die von der Zuver
lässigkeitsinformations-Bibliothek erhalten werden.
Gemäß einem Aspekt der Erfindung weist eine Entwurfshilfs
vorrichtung zum Entwerfen eines Halbleiterbauelements, das
eine Vielzahl von Zellen umfaßt, folgendes auf: eine Ent
wurfsinformations-Bibliothek des Halbleiterbauelements, eine
Layoutinformations-Bibliothek des Halbleiterbauelements,
eine Zuverlässigkeitsinformations-Bibliothek von Zellen und
eine Verarbeitungseinrichtung zur Durchführung einer vor
bestimmten Verarbeitung auf der Basis von Informationen von
diesen Bibliotheken. Die Verarbeitungseinrichtung legt die
Verdrahtung auf der Basis von Informationen von der Layout
informations-Bibliothek fest, entwirft eine kleinste Be
triebsgeschwindigkeit des Bauelements unter Nutzung von
Informationen von der Entwurfsbibliothek und führt auto
matisches Layout/automatische Verdrahtung auf der Basis von
Informationen von der Zuverlässigkeitsinformations-Biblio
thek aus, so daß eine erwartete Zellen-Nutzungsdauer erhal
ten wird, die frei von den Auswirkungen der Verschlechterung
durch heiße Elektronen ist.
Gemäß einem anderen Aspekt der Erfindung weist bei der Ent
wurfshilfsvorrichtung zum Entwerfen eines Halbleiterbau
elements die Zuverlässigkeitsinformations-Bibliothek fol
gendes auf: eine Informationsbibliothek, die eine Beziehung
zwischen einer Ausgangsbelastung jeder Zelle und einer von
heißen Elektronen abhängigen Transistor-Nutzungsdauer zeigt,
eine Informationsbibliothek, die eine Beziehung zwischen
Eingangs- und Ausgangsbelastungen jeder Zelle und einer von
heißen Elektronen abhängigen Transistor-Nutzungsdauer zeigt,
oder eine Informationsbibliothek, die eine Beziehung zwi
schen einer Verzögerungszeit von einer Eingangswellenform zu
einer Ausgangswellenform jeder Zelle und einer von heißen
Elektronen abhängigen Transistor-Nutzungsdauer zeigt.
Bei einem anderen Aspekt der Erfindung umfaßt in der Ent
wurfshilfsvorrichtung für das Entwerfen eines Halbleiter
bauelements die Informationsbibliothek, die eine Beziehung
zwischen einer Verzögerungszeit von einer Eingangswellenform
zu einer Ausgangswellenform jeder Zelle und einer von heißen
Elektronen abhängigen Transistor-Nutzungsdauer zeigt, Infor
mationen in bezug auf Verzögerungszeitzunahmen infolge einer
durch heiße Elektronen bewirkten Verschlechterung.
Gemäß einem anderen Aspekt der Erfindung wird bei einem Ent
wurfshilfsverfahren zum Entwerfen von Halbleiterbauele
menten, die eine Vielzahl von Zellen umfassen, eine Aus
gangsbelastung einer ausgewählten Zelle berechnet unter
Nutzung von Entwurfszelleninformation, Logikschaltkreis
information und Layoutinformation. Die von heißen Elektronen
abhängige Transistor-Nutzungsdauer einer ausgewählten Zelle
wird berechnet unter Nutzung der berechneten Ausgangsbela
stung und der Zuverlässigkeitsinformationen der Zelle. Diese
von heißen Elektronen abhängige Transistor-Nutzungsdauer
wird mit einem vorbestimmten kleinsten Referenzwert vergli
chen, so daß die Nutzungsdauer-Zuverlässigkeit jeder Zelle
als zumindest so lang wie die des vorbestimmten kleinsten
Referenzwerts verifiziert wird.
Gemäß einem Aspekt der Erfindung wird bei einem Entwurfs
hilfsverfahren für das Entwerfen von Halbleiterbauelementen,
die eine Vielzahl von Zellen umfassen, ein Logikschaltkreis
vorgesehen unter Nutzung von Logiksysteminformation und Ver
zögerungszeitinformation, um so einer gewünschten Betriebs
geschwindigkeits-Anforderung zu genügen, und unter Nutzung
von Zuverlässigkeits-Nutzungsdauerinformation, um so Zellen
in dem Logikschaltkreis vorzusehen, die insofern eine
erwartete lange Nutzungsdauer haben, als sie entworfen sind,
um eine Verschlechterung durch heiße Elektronen und einen
Ausfall vor Ablauf eines bestimmten kleinsten Zeitraums zu
vermeiden.
Gemäß einem Aspekt der Erfindung wird bei einem Entwurfs
hilfsverfahren zum Entwerfen von Halbleiterbauelementen, die
eine Vielzahl von Zellen umfassen, das Verdrahtungslayout
entworfen unter Nutzung von Information aus Layoutinfor
mationen, und automatisches Layout und/oder automatische
Verdrahtung wird durchgeführt unter Nutzung von Zuverläs
sigkeits-Nutzungsdauer-Informationen, um so mittels der
Verdrahtung verbundene Zellen zu umfassen, die eine erwar
tete lange Nutzungsdauer im Hinblick darauf haben, daß sie
über einen langen Zeitraum frei von Verschlechterungs
effekten durch heiße Elektronen sind, und unter Nutzung von
Entwurfsinformationen des Halbleiterbauelements, um so eine
Entwurfs-Betriebsgeschwindigkeit zu erzielen, die somit über
diesen langen Zeitraum beibehalten werden kann.
Bei einem anderen Aspekt der Erfindung werden bei dem Ent
wurfshilfsverfahren zum Entwerfen von Halbleiterbauelementen
Zuverlässigkeitsinformationen, die Information im Hinblick
auf eine Beziehung zwischen einer Ausgangsbelastung jeder
Zelle und einer von heißen Elektronen abhängigen Transistor-Nutzungsdauer
aufweisen, gespeichert und genutzt, oder es
werden Zuverlässigkeitsinformationen, die Information im
Hinblick auf eine Beziehung zwischen Ein- und Ausgangs
belastungen jeder Zelle und einer von heißen Elektronen
abhängigen Transistor-Nutzungsdauer aufweisen, gespeichert
und genutzt, oder es werden Zuverlässigkeitsinformationen,
die Information im Hinblick auf eine Beziehung zwischen
einer Verzögerungszeit von einer Eingangswellenform zu einer
Ausgangswellenform jeder Zelle und einer von heißen Elek
tronen abhängigen Transistor-Nutzungsdauer aufweisen, ge
speichert und genutzt.
Bei einem anderen Aspekt der Erfindung werden bei dem Ent
wurfshilfsverfahren zum Entwerfen von Halbleiterbauelementen
die Zuverlässigkeitsinformationen, die Information im Hin
blick auf eine Beziehung zwischen einer Verzögerungszeit von
einer Eingangswellenform zu einer Ausgangswellenform jeder
Zelle und einer von heißen Elektronen abhängigen Transistor-Nutzungsdauer
aufweisen, gespeichert und genutzt, wobei
diese Zuverlässigkeitsinformationen Information im Hinblick
auf die Verzögerungszeit aufgrund von einer durch heiße
Elektronen verursachten Verschlechterung enthalten.
Die Erfindung wird nachstehend auch hinsichtlich weiterer
Merkmale und Vorteile anhand der Beschreibung von Ausfüh
rungsbeispielen und unter Bezugnahme auf die beiliegenden
Zeichnungen näher erläutert. Die Zeichnungen zeigen in:
Fig. 1 ein Flußdiagramm zur Erläuterung einer Entwurfs
hilfsvorrichtung und eines -verfahrens oder prä
ziser eines Zuverlässigkeits-Verifikationshand
werkszeugs und -ablaufs zur Anwendung beim Ent
werfen von Halbleiterbauelementen, gemäß einer
ersten Ausführungsform der Erfindung;
Fig. 2 eine Darstellung zur Erläuterung einer Konfigura
tion der Entwurfsvorrichtung oder, präziser, eines
Zuverlässigkeits-Verifikationshandwerkszeugs, das
beim Entwerfen von Halbleiterbauelementen gemäß
der ersten Ausführungsform der Erfindung anzu
wenden ist;
Fig. 3 eine Darstellung zur Erläuterung einer typischen
Zuverlässigkeits-Bibliothek, die in einigen Aus
führungsformen der Erfindung verwendet wird;
Fig. 4 eine Darstellung zur Erläuterung einer anderen
typischen Zuverlässigkeits-Bibliothek, die in
einigen Ausführungsformen der Erfindung verwendet
wird;
Fig. 5 eine Darstellung zur Erläuterung einer Beziehung
zwischen Ein- und Ausgangswellenformen eines
Transistors und einem Substratstrom;
Fig. 6 eine Darstellung zur Erläuterung noch einer ande
ren typischen Zuverlässigkeits-Bibliothek, die bei
einigen Ausführungsformen der Erfindung verwendet
wird;
Fig. 7 eine Darstellung zur Erläuterung einer Beziehung
zwischen Ein- und Ausgangswellenformen eines
Transistors und der Verzögerungszeit einer Zelle;
Fig. 8 ein Flußdiagramm zur Erläuterung einer Entwurfs
hilfsvorrichtung und eines -verfahrens oder, kon
kreter, eines Zuverlässigkeits-Verifikationshand
werkszeugs und -prozesses zur Anwendung beim Ent
werfen von Halbleiterbauelementen gemäß einer
vierten bis sechsten Ausführungsform der Er
findung;
Fig. 9 eine Darstellung zur Erläuterung einer Konfigu
ration einer Entwurfshilfsvorrichtung und eines
-verfahrens oder, konkreter, eines Zuverlässig
keits-Verifikationshandwerkszeugs und -prozesses
zur Anwendung beim Entwerfen von Halbleiterbau
elementen gemäß einer vierten bis sechsten
Ausführungsform der Erfindung;
Fig. 10 eine Darstellung zur Erläuterung einer Konfigu
ration einer Entwurfshilfsvorrichtung und eines
-verfahrens oder, konkreter, eines Zuverlässig
keits-Verifikationshandwerkszeugs und -prozesses
zur Anwendung beim Entwerfen von Halbleiterbau
elementen gemäß einer siebten bis neunten Aus
führungsform der Erfindung;
Fig. 11 ein Flußdiagramm zur Erläuterung einer Entwurfs
hilfsvorrichtung und eines -verfahrens oder,
konkreter, eines automatischen Layout- und/oder
Verdrahtungshandwerkszeugs und -prozesses zur
Anwendung beim Entwerfen von Halbleiterbauele
menten gemäß einer zehnten bis zwölften Ausfüh
rungsform der Erfindung;
Fig. 12 eine Darstellung zur Erläuterung einer Konfigura
tion einer Entwurfshilfsvorrichtung und eines
-verfahrens oder, konkreter, des automatischen
Layour/Verdrahtungshandwerkszeugs und -prozesses
zur Anwendung beim Entwerfen von Halbleiterbau
elementen gemäß der zehnten bis zwölften Aus
führungsform der Erfindung; und
Fig. 13 eine Darstellung zur Erläuterung einer Konfigu
ration einer Entwurfshilfsvorrichtung und eines
-verfahrens oder, konkreter, des automatischen
Layout/Verdrahtungshandwerkszeugs und -prozesses
zur Anwendung beim Entwerfen von Halbleiterbau
elementen gemäß einer dreizehnten bis fünfzehnten
Ausführungsform der Erfindung.
Die Erfindung ergibt sich aus der nachstehenden Beschrei
bung, in der auf die Zeichnungen Bezug genommen wird, in
denen identische oder entsprechende Elemente jeweils mit
denselben Bezugszeichen versehen sind.
Die Fig. 1 und 2 dienen der Erläuterung einer Entwurfshilfs
vorrichtung und eines -verfahrens zum Entwerfen von Halb
leiterbauelementen gemäß der ersten bis dritten Ausführungs
form. Konkreter gesagt sind die Fig. 1 und 2 Darstellungen,
die der Erläuterung eines Handwerkszeugs und eines Verfah
rens zur Verifikation der Zuverlässigkeit eines Halbleiter
bauelements dienen, das im Hinblick auf lange Nutzungsdauer
entworfen wird.
Das Flußdiagramm von Fig. 1 zeigt einen Basisablauf der Zu
verlässigkeits-Verifikation, die bei den Ausführungsformen 1
bis 3 angewandt wird. Präziser gesagt zeigt Fig. 1 ein
Flußdiagramm zur Erläuterung eines Prozesses oder einer
Technik, um festzustellen, ob bei einer Zelle die Wahr
scheinlichkeit besteht, daß sie eine Verschlechterung durch
heiße Elektronen in bezug auf einen Bauelement-Transistor
wie etwa einen MOS-Transistor erfährt. Fig. 2 zeigt eine
Grundkonfiguration eines Zuverlässigkeits-Verifikations
systems oder -handwerkszeugs gemäß der ersten bis dritten
Ausführungsform.
Wie Fig. 2 zeigt, umfaßt das System eine Entwurfszellen-Bibliothek
1, eine Zuverlässigkeits-Bibliothek 2 zum Spei
chern von Zuverlässigkeitsinformation, eine Logikschalt
kreis-Bibliothek 3 zum Speichern einer Logikschaltkreis-Datenbasis,
eine Layout-Bibliothek 4 zum Speichern einer
Layout-Datenbasis und eine technische Workstation (TWS) 5,
die als Zuverlässigkeits-Verifikationshandwerkszeug dient.
Die Erläuterung beginnt mit den Flußdiagramm von Fig. 1
Zuerst wird in Schritt S1 eine Serie von Zellen sequentiell
ausgewählt, um ihre von heißen Elektronen abhängige Nut
zungsdauer aus Logikschaltkreisinformationen, Layoutinforma
tionen und Entwurfszellenbibliotheksinformationen zu er
rechnen. Der Ablauf geht dann zu Schritt S2 weiter, um eine
Ausgangsbelastung einer ausgewählten Zelle zu errechnen. Die
Ausgangsbelastung kann definiert werden als eine Lastzahl
bzw. ein Zählwert von Fan-outs (FO), als FO-Zählwerte plus
Zuleitungskapazität oder Lastausgangskapazität. Der Ablauf
geht dann zu Schritt S3, um die von heißen Elektronen ab
hängige Nutzungsdauer einer Zelle oder eines Zellentransi
stors zu errechnen, wobei auf die Zuverlässigkeits-Biblio
thek der Zelle Bezug genommen wird und die errechnete Aus
gangsbelastung als Basis dient.
Der Ablauf geht dann zu Schritt S4, um abzufragen, ob die
errechnete von heißen Elektronen abhängige Nutzungsdauer
einem vorbestimmten Referenzwert hinsichtlich einer ak
zeptablen Nutzungsdauer genügt. Zusätzlich zu dem vorbe
stimmten Referenzwert der von heißen Elektronen abhängigen
Nutzungsdauer kann der vorbestimmte Referenzwert außerdem
einen zulässigen Verschiebungswert einer Transistor-Charak
teristik wie etwa des Source-Drain-Stroms Ids oder der
Schwellenspannung Vth enthalten. Der Ablauf geht dann zu
Schritt S5, um eine Zelle mit einer nichtakzeptablen von
heißen Elektronen abhängigen Verschlechterung, die ein
Risiko darstellt, also eine Zelle mit einer von heißen
Elektronen abhängigen Nutzungsdauer, die kürzer als die des
vorbestimmten Referenzwerts ist, zu erfassen. Zusätzlich
kann die erfaßte unzuverlässige Zelle in dem Logikschalt
kreis oder Layout bezeichnet werden. Auf diese Weise werden
die Nutzungsdauern sämtlicher Zellen in der Schaltung nach
einander errechnet, und diejenigen, von denen festgestellt
wird, daß sie wegen eines von heißen Elektronen abhängigen
Zuverlässigkeitsrisikos eine kurze Nutzungsdauer haben,
werden erfaßt und/oder bezeichnet.
Eine durch heiße Elektronen bedingte Verschlechterung wird
charakteristisch durch die folgenden Erscheinungen bewirkt.
Kanalelektronen, die jeweils hohe Energie von einem starken
horizontalen elektrischen Feld aufnehmen, das sich an einem
Ort in der Nähe von Drain-erzeugten Elektronenlochpaaren
entwickelt, die aus durch Kollisionen der Elektronen mit dem
Gitter resultierender Ionisation oder durch Lawinenverviel
fachung entstehen, bewirken, daß die Elektronenlochpaare in
die Oxidschicht injiziert werden.
Wenn ein großer resultierender Substratstrom beobachtet
wird, ist die durch heiße Elektronen bedingte Verschlech
terung einer Zelle schwerwiegend. Wenn sich die Ausgangs
belastung ändert, ändert sich auch der Substratstrom. Daher
ändert sich auch die von heißen Elektronen abhängige Nut
zungsdauer des Transistors in der Zelle. Im Fall eines
PMOS-Transistors hat der Gatestrom außerdem eine Auswirkung auf
die von heißen Elektronen abhängige Nutzungsdauer.
Fig. 3 dient der Erläuterung der Zuverlässigkeits-Bibliothek
2 bei der ersten Ausführungsform. In der Zuverlässigkeits-Bibliothek
2 ist eine Datenbank oder Datei gespeichert, die
eine Beziehung zwischen der Ausgangsbelastung einer Zelle
und der von heißen Elektronen abhängigen Nutzungsdauer des
Transistors in der Zelle zeigt. Die Beziehung zwischen der
Ausgangsbelastung und der Nutzungsdauer wird erhalten durch
Errechnen des Substratstroms und des Steuerstroms des in der
Zelle verwendeten Transistors aufgrund einer Schaltkreis-Simulation
und durch Inferenz aus experimentellen Ergeb
nissen in bezug auf Gleichstrom-Beanspruchung, die durch
heiße Elektronen bewirkt ist.
In Fig. 3 sind in der Zuverlässigkeits-Bibliothek 2 Zuver
lässigkeitsinformationen für Entwurfszellen wie ein Nicht
glied, ein NAND-Glied und ein NOR-Glied gespeichert. Eine
Nichtglied-Zelle 6 ist als in der Zuverlässigkeits-Biblio
thek 2 enthalten gezeigt. Ein Teil der gespeicherten Daten
bank oder Datei 7 enthält Daten über eine Beziehung zwischen
der Nutzungsdauer eines Zellentransistors in Abhängigkeit
von einer Verschlechterung durch heiße Elektronen und von
der Ausgangsbelastung des Zellentransistors. Die Beziehung
kann entweder als eine Tabelle oder als ein Graph gespei
chert sein, wie Fig. 3 zeigt. Die von heißen Elektronen
abhängige Nutzungsdauer eines Zellentransistors wird aus der
in der Datei 7 gespeicherten Information durch Interpolation
zwischen Punkten oder durch Interpolation unter Anwendung
der Fehlerquadratmethode errechnet.
Die Zuverlässigkeits-Bibliothek 2 wird wirkungsvoll als ein
Handwerkszeug oder Prozeß zur Zuverlässigkeits-Verifikation
bei der ersten Ausführungsform verwendet, wie unter Bezug
nahme auf die Fig. 1 und 2 erläutert wurde. Somit kann die
Zeit verkürzt werden, die benötigt wird, um eine Zeile mit
einem durch heiße Elektronen verursachten Risiko festzu
stellen und zu erfassen. Daher kann das Handwerkszeug oder
der Prozeß der Zuverlässigkeits-Verifikation bei einer hoch
integrierten Schaltung angewandt werden.
Eine zweite Ausführungsform der Entwurfshilfsvorrichtung
und des -verfahrens zum Entwerfen von Halbleiterbauelementen
oder, konkreter ausgedrückt, eines Zuverlässigkeits-Verifi
kationshandwerkszeugs und -prozesses zum Entwerfen von
Halbleiterbauelementen hat die gleiche Grundkonfiguration
wie die Ausführungsform der Fig. 1 und 2 mit der Ausnahme,
daß die in der Zuverlässigkeits-Bibliothek 2 gespeicherten
Daten eine Datenbank oder Datei zum Speichern von Bezie
hungen zwischen der von heißen Elektronen abhängigen Nut
zungsdauer eines Zellentransistors und der Eingangs- und
Ausgangsbelastung aufweisen, wie Fig. 4 zeigt.
In Fig. 4 sind in der Zuverlässigkeits-Bibliothek 2 Zuver
lässigkeitsinformationen jeder Entwurfszelle wie eines
Nichtglieds, eines NAND-Glieds und eines NOR-Glieds gespei
chert. Eine Nichtglied-Zelle 6 ist speziell in Fig. 4 als in
der Zuverlässigkeits-Bibliothek 2 enthalten gezeigt. Ein
Teil der gespeicherten Datenbank oder Datei 8 enthält Daten
über eine Beziehung zwischen der Nutzungsdauer eines Zellen
transistors in Abhängigkeit von der durch heiße Elektronen
bedingten Verschlechterung und der Eingangs- und Ausgangs
belastung des Zellentransistors. Auch hier können die Daten
in Form einer Tabelle oder eines Graphen gespeichert sein,
wie Fig. 4 zeigt.
Fig. 5 dient der Erläuterung von Änderungen des Substrat
stroms, die auftreten, wenn sich die Eingangs- und/oder
Ausgangsbelastungen eines Zellentransistors wie etwa des
Zellentransistors der Nichtgliedzelle 6 ändern bzw. eine
Eingangswellenform 9 und eine Ausgangswellenform 10 sich
ändern. Im Fall einer Eingangswellenform 9 mit einer steilen
Anstiegsflanke wie etwa einer Wellenform 9a ist die abfal
lende Flanke der Ausgangswellenform 10 ebenfalls steil, wie
eine Wellenform 10a zeigt. In diesem Fall ist der Substrat
strom relativ klein, was durch eine Wellenform 11a bezeich
net ist. Im Fall einer Eingangswellenform 9 mit einer all
mählich ansteigenden Flanke wie etwa einer Wellenform 9b
dagegen fällt die abfallende Flanke der Ausgangswellenform
10 ebenfalls allmählich, wie eine Wellenform 10b zeigt. In
diesem Fall erhöht sich der Substratstrom entsprechend einer
Wellenform 11b. Als Ergebnis eines solchen erhöhten Sub
stratstroms ist die Zahl von heißen Elektronen, die in einem
Transistor der Nichtgliedzelle 6 erzeugt werdend groß, was
in einer kurzen Nutzungsdauer des Transistors aufgrund der
heißen Elektronen resultiert. Wenn, wie oben beschrieben,
sich die Eingangs- und/oder Ausgangsbelastungen eines Tran
sistors ändern, ändert sich auch die Nutzungsdauer des Tran
sistors. Dasselbe gilt in bezug auf den Gatestrom eines
PMOS-Transistors.
In der Datenbank der Zuverlässigkeits-Bibliothek der zweiten
Ausführungsform ist die Eingangsbelastung als ein Parameter
hinzuaddiert im Vergleich mit der Datenbank der Zuverlässig
keits-Bibliothek der ersten Ausführungsform, die eine Be
ziehung zwischen der Ausgangsbelastung und der von heißen
Elektronen abhängigen Nutzungsdauer des Transistors spei
chert. Mit der Datenbank der Zuverlässigkeits-Bibliothek der
zweiten Ausführungsform können Schätzungen der Verschlech
terung durch heiße Elektronen mit einem noch höheren Genau
igkeitsgrad erstellt werden. Durch Anwendung einer solchen
Zuverlässigkeits-Bibliothek in der Vorrichtung und bei dem
Verfahren zur Zuverlässigkeits-Verifikation gemäß den Fig. 1
und 2 kann eine Zelle, die aufgrund der Verschlechterung
durch heiße Elektronen eine verkürzte erwartete Nutzungs
dauer hat, mit hoher Genauigkeit festgestellt werden, und
die Feststellungszeit kann ebenfalls verkürzt werden. Daher
sind die Zuverlässigkeits-Verifikationsvorrichtung und das
-verfahren auch bei einer hochintegrierten Schaltung an
wendbar.
Eine dritte Ausführungsform der Entwurfshilfsvorrichtung und
des -verfahrens zum Entwerfen von Halbleiterbauelementen
oder, konkreter gesagt, eines Zuverlässigkeits-Verifika
tionshandwerkszeugs und -prozesses zum Entwerfen von Halb
leiterbauelementen hat dieselbe Grundkonfiguration wie die
in den Fig. 1 und 2 gezeigte mit der Ausnahme, daß in der
Zuverlässigkeits-Bibliothek 2 gespeicherte Daten eine
Datenbank oder Datei zum Speichern einer Beziehung zwischen
einer von heißen Elektronen abhängigen Nutzungsdauer und
einer Verzögerungszeit TpLH einer Zelle enthalten, wie Fig.
6 zeigt.
In Fig. 6 sind in der Zuverlässigkeits-Bibliothek 2 Zuver
lässigkeitsinformationen einer Entwurfszelle wie etwa eines
Nichtglieds 6, eines NAND-Glieds und eines NOR-Glieds ge
speichert. Ein Teil der Datenbank oder Datei 11 speichert
Daten über eine Beziehung zwischen der Verzögerungszeit TpLH
einer Zelle und der von heißen Elektronen abhängigen Nut
zungsdauer eines Zellentransistors. Auch hier können die
Daten oder die Datei in Form einer Tabelle oder eines
Graphen gespeichert sein, wie Fig. 6 zeigt.
Das Diagramm von Fig. 7 erläutert Änderungen der Verzöge
rungszeit TpLH, die auftreten, wenn die Ausgangsbelastung
einer Zelle wie etwa der Nichtglied-Zelle 6 sich ändert bzw.
eine Eingangswellenform 9 und eine Ausgangswellenform 10
sich ändern. Im Fall einer kleinen Ausgangsbelastung ist die
abfallende Flanke der Ausgangswellenform 10 für die Ein
gangswellenform 9 steil, wie eine Wellenform 10a zeigt. In
diesem Fall ist der Substratstrom relativ klein, wie durch
eine Wellenform 11a angedeutet ist. Im Fall einer großen
Ausgangsbelastung dagegen verläuft die abfallende Flanke der
Ausgangswellenform 10 für die Eingangswellenform 9 weniger
steil, wie eine Wellenform 10b zeigt. In diesem Fall steigt
der Substratstrom an, wie eine Wellenform 11b zeigt. Infol
gedessen ist die Anzahl von heißen Elektronen, die in einem
Transistor der Nichtglied-Zelle 6 erzeugt werden, groß, was
in einer kurzen Nutzungsdauer des Transistors aufgrund der
heißen Elektronen resultiert. Wenn, wie oben beschrieben,
die Eingangs- und/oder Ausgangsbelastungen eines Transistors
sich ändern, ändert sich auch die Nutzungsdauer des Transi
stors. Wie Fig. 7 zeigt, wird die Verschlechterung durch
heiße Elektronen durch einen großen Substratstrom beein
flußt, und im Fall einer Nichtglied-Zelle geschieht das wäh
rend der Eingangs- und Ausgangs-Übergangsperioden.
Durch Anwendung einer solchen Zuverlässigkeits-Bibliothek in
dem Handwerkszeug und des entsprechenden Verfahrens für die
Zuverlässigkeits-Verifikation gemäß den Fig. 1 und 2 kann
die Zeit verkürzt werden, die benötigt wird, um eine Zelle
mit verkürzter Nutzungsdauer infolge einer zu erwartenden
Verschlechterung durch heiße Elektronen festzustellen. Somit
sind dieses Zuverlässigkeits-Verifikationshandwerkszeug und
-verfahren auch bei einer hochintegrierten Schaltung an
wendbar.
Die Fig. 8 und 9 erläutern eine Entwurfshilfsvorrichtung und
ein -verfahren für das Entwerfen von Halbleiterbauelementen
gemäß der vierten bis sechsten Ausführungsform. Konkreter
gesagt sind die Fig. 8 und 9 Ansichten zur Erläuterung eines
Logikschaltkreis-Synthetisierhandwerkszeugs und -prozesses,
die als Entwurfshilfsvorrichtung und -verfahren zum Synthe
tisieren von Logikschaltkreisen beim Entwurf eines Halb
leiterbauelements dienen.
Fig. 8 zeigt den Grundprozeß der Logikschaltkreis-Synthese
gemäß der vierten bis sechsten Ausführungsform, und Fig. 9
zeigt eine Grundkonfiguration einer Logikschaltkreis-Syn
thetisiervorrichtung gemäß der vierten bis sechsten Aus
führungsform. In Fig. 9 speichert eine Entwurfszellen-Bibliothek
12 eine Datenbank von Entwurfsdaten. Die Ent
wurfs-Bibliothek 12 umfaßt eine Logiksysteminformations-Bibliothek
14 und eine Verzögerungszeitinformations-Bibliothek
15. Zusätzlich wird für die Logikschaltkreis-Synthese
eine technische Workstation (TWS) 13 benutzt. In
einer Zuverlässigkeits-Bibliothek 2 ist eine Zuverlässig
keitsdatenbank gespeichert.
Normalerweise erzeugt die TWS 13 für die Logikschaltkreis-Synthese
automatisch einen Logikschaltkreis, der einer
gewünschten Betriebsgeschwindigkeit genügt, durch Nutzung
von Daten, die in der Entwurfs-Bibliothek 12 gespeichert
sind, etwa Logiksysteminformation und Verzögerungszeit
information jeder Zelle.
Die Zuverlässigkeits-Bibliothek 2 ist bei der in Fig. 9
gezeigten Vorrichtung ebenfalls vorgesehen und enthält darin
gespeicherte Zuverlässigkeitsinformationen jeder Zelle.
Gemäß Fig. 8 wird in Schritt S11 die Logikschaltkreis-Synthese
gestartet. Der Ablauf geht dann zu Schritt S12, um
die Begrenzung von Werten wie etwa der Ausgangsbelastung
oder der Anzahl von FOs jeder Zelle vorzugeben, so daß jede
Zelle eine längere Nutzungsdauer als eine vorbestimmte Re
ferenz-Nutzungsdauer haben kann. Der Ablauf geht dann zu
Schritt S13, in dem eine Logikschaltkreis-Synthese durch
geführt wird. Wenn ein Logikschaltkreis zu synthetisieren
ist, dessen Fan-out-Zahl den Ausgangsbelastungs-Grenzwert
während der Logikschaltkreis-Synthese überschreitet, muß in
Schritt S14 eine Änderung der Verzögerungszeit, die durch
heiße Elektronen verursacht wird, errechnet werden.
Dann geht der Ablauf zu Schritt S15, um zu prüfen, ob die
Verzögerungszeit des aus dieser Logikschaltkreis-Synthese
erhaltenen synthetisierten Logikschaltkreises kleiner als
der Grenzwert der Verzögerungszeit ist. So wird die Logik
schaltkreis-Synthese durchgeführt. Auf diese Weise synthe
tisiert das TWS 13 einen Logikschaltkreis auf der Basis von
Informationen, die in der Zuverlässigkeits-Bibliothek 2 ge
speichert sind, während gleichzeitig eine vorbestimmte Re
ferenz-Nutzungsdauer in bezug auf die erwarteten Auswir
kungen von heißen Elektronen vorhanden ist und ebenfalls
gleichzeitig die Verzögerungszeit des synthetisierten Logik
schaltkreises minimiert wird.
Bei der vierten Ausführungsform wird als die Zuverlässig
keits-Bibliothek 2 eine Datei genutzt, die eine Beziehung
zwischen einer von heißen Elektronen abhängigen Nutzungs
dauer und einer Ausgangsbelastung gemäß Fig. 3 enthält. Da
durch kann ein Logikschaltkreis innerhalb kurzer Zeit syn
thetisiert werden, indem die Ausgangsbelastung jeder Zelle
begrenzt wird, so daß eine Referenz-Nutzungsdauer in bezug
auf erwartete Auswirkungen von heißen Elektronen gebildet
ist. Infolgedessen können die Entwurfshilfsvorrichtung und
das -verfahren auch bei einer hochintegrierten Schaltung
angewandt werden, und es wird eine Schaltung mit
Entwurfs-Zuverlässigkeit hinsichtlich Freiheit von übermäßiger Ver
schlechterung durch heiße Elektronen während einer erwarte
ten Nutzungsdauer erhalten.
Eine fünfte Ausführungsform der Entwurfshilfsvorrichtung und
des -verfahrens zum Entwerfen von Halbleiterbauelementen
oder, konkreter gesagt, eines Logikschaltkreis-Synthetisier
handwerkszeugs und -prozesses für das Entwerfen von Halb
leiterbauelementen hat die gleiche Grundkonfiguration, die
in den Fig. 8 und 9 gezeigt ist, mit dem Unterschied, daß
bei der fünften Ausführungsform die Zuverlässigkeits-Bibliothek
2 eine Datei ist, in der Beziehungen der von
heißen Elektronen abhängigen Nutzungsdauer in bezug auf eine
Eingangs- und Ausgangsbelastung gespeichert sind, wie Fig. 4
zeigt.
Auf diese Weise kann ein Logikschaltkreis in kurzer Zeit
synthetisiert werden, während gleichzeitig die Ausgangs
belastung jeder Zelle begrenzt und die Verzögerungszeit des
synthetisierten Schaltkreises minimiert wird, so daß eine
erwartete Nutzungsdauer erhalten wird, die frei von den
Auswirkungen einer Verschlechterung durch heiße Elektronen
ist. Infolgedessen können die Entwurfshilfsvorrichtung und
das -verfahren auch bei einer hochintegrierten Schaltung
angewandt werden, um eine Schaltung mit einer erwarteten
Nutzungsdauer zu erhalten, die frei von den Auswirkungen
einer Verschlechterung durch heiße Elektronen ist.
Eine sechste Ausführungsform der Entwurfshilfsvorrichtung
und des -verfahrens zum Entwerfen von Halbleiterbauelementen
oder, konkreter gesagt, eines Zuverlässigkeits-Verifika
tionshandwerkszeugs und -prozesses zur Anwendung beim Ent
werfen von Halbleiterbauelementen hat dieselbe Grundkon
figuration wie die der Fig. 8 und 9 mit dem Unterschied, daß
bei der sechsten Ausführungsform die Zuverlässigkeits-Bibliothek
2 eine Datei ist, in der eine Beziehung zwischen
der von heißen Elektronen abhängigen Nutzungsdauer und der
Verzögerungszeit TpLH gemäß Fig. 6 gespeichert ist.
Auf diese Weise kann ein Logikschaltkreis in kurzer Zeit
synthetisiert werden, während gleichzeitig eine Ausgangs
belastung jeder Zelle begrenzt und die Verzögerungszeit der
synthetisierten Schaltung minimiert wird, so daß eine
erwartete Nutzungsdauer ohne Verschlechterung durch heiße
Elektronen erhalten wird. Infolgedessen können die Ent
wurfshilfsvorrichtung und das -verfahren auch bei einer
hochintegrierten Schaltung angewandt werden, so daß eine
Schaltung erhalten wird, die die erwartete Nutzungsdauer hat
und frei von den Auswirkungen einer Verschlechterung durch
heiße Elektronen ist.
Fig. 10 dient der Erläuterung einer Entwurfshilfsvorrichtung
und eines -verfahrens zur Unterstützung des Entwurfs von
Halbleiterbauelementen gemäß der siebten bis neunten Aus
führungsform. Konkreter gesagt ist Fig. 10 ein Schaubild,
das ein Logikschaltkreis-Synthetisierhandwerkszeug und einen
Logikschaltkreis-Synthetisierprozeß erläutert, die als eine
Entwurfshilfsvorrichtung und ein -verfahren zur Anwendung
beim Entwerfen von Halbleiterbauelementen gemäß der siebten
bis neunten Ausführungsform dienen. Der Grundprozeß der
Logikschaltkreis-Synthese, der bei diesen Ausführungsformen
angewandt wird, ist in Fig. 8 gezeigt. Fig. 10 zeigt die
Grundkonfiguration des Logikschaltkreis-Synthetisier
handwerkszeugs bei der siebten bis neunten Ausführungsform.
In Fig. 10 ist in einer Entwurfszellen-Bibliothek 12 eine
Datenbank von Entwurfsdaten gespeichert. Die
Entwurfs-Bibliothek 12 umfaßt eine Logiksysteminformations-Bibliothek
14 und eine Verzögerungszeitinformations-Bibliothek 15.
Ferner synthetisiert eine technische Workstation (TWS) 13
einen Logikschaltkreis. Eine erste Zuverlässigkeits-
Bibliothek 2 enthält eine Zuverlässigkeitsdatenbank einer
Beziehung zwischen der von heißen Elektronen abhängigen
Nutzungsdauer und der Ausgangsbelastung jeder Zelle. In
einer zweiten Zuverlässigkeits-Bibliothek 16 ist eine
Zuverlässigkeitsdatenbank gespeichert, die eine Steigerung
der Verzögerungszeit in bezug auf eine Ausgangsbelastung
jeder Zelle und die durch heiße Elektronen bewirkte Ver
schlechterung betrifft.
Normalerweise synthetisiert die TWS 13 einen Logikschalt
kreis, der eine gewünschte Betriebsgeschwindigkeit hat,
indem Daten genutzt werden, die in der Entwurfs-Bibliothek
12 gespeichert sind, beispielsweise Verzögerungszeitin
formation jeder Zelle und Logiksysteminformation.
Ferner ist in der in Fig. 10 gezeigten Zuverlässig
keits-Bibliothek 2 Zuverlässigkeitsinformation für jede Zelle
gespeichert. Unter Bezugnahme auf Fig. 8 beginnt die Logik
schaltkreis-Synthese in Schritt S11. Der Ablauf geht dann zu
Schritt S12, um die Grenzwerte von Größen wie der Aus
gangsbelastung oder der Anzahl von FOs jeder Zelle vorzu
geben, so daß die Zelle eine vorbestimmte Referenz-Nut
zungsdauer haben kann. Der Ablauf geht dann zu einem Schritt
S13, in dem eine Logikschaltkreis-Synthese durchgeführt
wird.
Wenn während der Logikschaltkreis-Synthese ein Logikschalt
kreis mit einer Fan-out-Zahl zu synthetisieren ist, die den
Ausgangsbelastungs-Grenzwert überschreitet, wird in Schritt
S14 eine Änderung der Verzögerungszeit, die durch zu viele
heiße Elektronen hervorgerufen wird, errechnet. Der Ablauf
geht dann zu Schritt S15 und prüft, ob die Verzögerungszeit
der aus dieser Logikschaltkreis-Synthese erhaltenen synthe
tisierten Logikschaltung einem Verzögerungszeitgrenzwert
genügt. Speziell wird in Schritt S15 im Fall der siebten bis
neunten Ausführungsform Information hinsichtlich einer Be
ziehung zwischen dem Anstieg der Verzögerungszeit (d. h. dem
Ausmaß der Verschlechterung) durch heiße Elektronen und der
Ausgangsbelastung jeder Zelle aus der Datenbank der Zuver
lässigkeits-Bibliothek 16 in Fig. 10 ausgelesen. Die Ge
samtverzögerungszeit des synthesierten Logikschaltkreises,
die eine Summe der Verzögerungszeit der Schaltkreisbahn und
der durch heiße Elektronen bewirkten Verzögerungszeit ist,
wird verifiziert, um einem Verzögerungszeit-Grenzwert hin
sichtlich einer akzeptablen Betriebszeit zu genügen. Auf
diese Weise führt die TWS 13 die Synthese eines Logik
schaltkreises auf der Grundlage von Informationen aus, die
in der Zuverlässigkeits-Bibliothek 2 gespeichert sind, wäh
rend gleichzeitig eine erwartete Nutzungsdauer unter Be
rücksichtigung der Verschlechterung durch heiße Elektronen
erhalten wird und die Verzögerungszeit des synthetisierten
Logikschaltkreises, die die Summe der Verzögerungszeit der
Schaltkreisbahn und der Verzögerungszeit ist, die aus der
durch heiße Elektronen bedingten Verschlechterung resul
tiert, minimiert wird.
Ferner wird im Fall der siebten Ausführungsform eine Datei
als die Zuverlässigkeits-Bibliothek 2 gemäß Fig. 3 verwen
det, die eine Beziehung zwischen einer von heißen Elektronen
abhängigen Nutzungsdauer und einer Ausgangsbelastung ist.
Dadurch kann ein Logikschaltkreis innerhalb kurzer Zeit
synthetisiert werden, während gleichzeitig eine Ausgangs
belastung jeder Zelle begrenzt wird, so daß sie eine Nut
zungsdauer hat, die selbst bei Verschlechterung durch heiße
Elektronen ebenso lang wie eine Referenz-Nutzungsdauer ist.
Wie oben beschrieben wird, kann ein Logikschaltkreis inner
halb kurzer Zeit synthetisiert werden, wobei eventuelle
Erhöhungen der Schaltkreis-Verzögerungszeit infolge einer
durch heiße Elektronen bewirkten Verschlechterung berück
sichtigt werden. Infolgedessen können die Entwurfshilfs
vorrichtung und das -verfahren auch bei einer hochinte
grierten Schaltung angewandt werden, und es kann eine
Schaltung mit erwünschten Charakteristiken hinsichtlich
Verzögerungszeiten und Nutzungsdauer erhalten werden. Es ist
zu beachten, daß der Einfachheit halber eine erneute Syn
thetisierung eines Logikschaltkreises infolge einer Erhöhung
einer Schaltkreis-Verzögerungszeit durch heiße Elektronen
nur bei kritischen Bahnen angewandt werden kann.
Eine achte Ausführungsform der Entwurfshilfsvorrichtung und
des -verfahrens zum Entwerfen von Halbleiterbauelementen
oder, konkreter ausgedrückt, ein Logikschaltkreis-Synthe
tisierungshandwerkszeug und -prozeß für die Synthetisierung
von Halbleiterbauelementen haben dieselbe Grundkonfiguration
wie diejenigen von Fig. 8 und 10 mit dem Unterschied, daß im
Fall der achten Ausführungsform die Zuverlässigkeits-Bibliothek
2 eine Datei ist, in der jede Beziehung einer von
heißen Elektronen abhängigen Nutzungsdauer in bezug auf eine
Eingangs- und eine Ausgangsbelastung gespeichert ist, wie
Fig. 4 zeigt.
Auf diese Weise kann ein Logikschaltkreis innerhalb kurzer
Zeit synthetisiert werden, während gleichzeitig eine Aus
gangsbelastung jeder Zelle begrenzt und die Verzögerungszeit
eines synthetisierten Schaltkreises unter Berücksichtigung
der Auswirkungen einer Verschlechterung durch heiße Elek
tronen minimiert wird. Infolgedessen können die Entwurfs
hilfsvorrichtung und das -verfahren auch bei einer hoch
integrierten Schaltung angewandt werden, und es kann eine
Schaltung erhalten werden, deren Nutzungsdauer selbst bei
gewissen Effekten von heißen Elektronen so lang wie eine
Referenz-Nutzungsdauer ist.
Eine neunte Ausführungsform der Entwurfshilfsvorrichtung und
des -verfahrens zum Entwerfen von Halbleiterbauelementen
oder, konkreter gesagt, eines Zuverlässigkeits-Verifika
tionshandwerkszeugs und -prozesses für die Synthetisierung
von Halbleiterbauelementen hat dieselbe Grundkonfiguration
wie die in den Fig. 8 und 10 gezeigte Ausführungsform mit
dem Unterschied, daß im Fall der neunten Ausführungsform die
Zuverlässigkeits-Bibliothek 2 eine Datei ist, in der eine
Beziehung zwischen einer von heißen Elektronen abhängigen
Nutzungsdauer und einer Verzögerungszeit TpLH gespeichert
ist, wie in Fig. 6 gezeigt ist.
Auf diese Weise kann ein Logikschaltkreis innerhalb kurzer
Zeit synthetisiert werden, während gleichzeitig eine Aus
gangsbelastung jeder Zelle begrenzt und eine Verzögerungs
zeit eines synthetisierten Schaltkreises unter Berück
sichtigung der Auswirkungen einer Verschlechterung durch
heiße Elektronen minimiert wird. Infolgedessen können die
Entwurfshilfsvorrichtung und das -verfahren auch bei einer
hochintegrierten Schaltung angewandt werden, und es kann ein
Schaltkreis erhalten werden, dessen Nutzungsdauer selbst
unter gewissen Auswirkungen heißer Elektronen ebenso lang
wie eine Referenz-Nutzungsdauer ist.
Die Fig. 11 und 12 sind Darstellungen zur Erläuterung einer
zwölften Ausführungsform der Entwurfshilfsvorrichtung und
des -verfahrens zum Entwerfen von Halbleiterbauelementen.
Konkreter ausgedrückt sind die Fig. 11 und 12 Diagramme, die
ein automatisches Layout/Verdrahtungs-Handwerkszeug und
einen -prozeß als Entwurfshilfsvorrichtung und -verfahren
zum Entwerfen eines Layouts und/oder einer Verdrahtung von
Halbleiterbauelementen gemäß der zehnten bis zwölften
Ausführungsform erläutern.
Fig. 11 zeigt einen Grundprozeß der Durchführung von auto
matischen Layout- und/oder Verdrahtungsoperationen, während
Fig. 12 eine Grundkonfiguration des automatischen Layout/
Verdrahtungs-Handwerkszeugs gemäß der zehnten bis zwölften
Ausführungsform zeigt. In Fig. 12 ist in einer Zuverlässig
keits-Bibliothek 2 eine Zuverlässigkeits-Datenbank gespei
chert, und in einer Layout-Bibliothek 4 ist eine
Layout-Datenbank gespeichert. Eine Entwurfszellen-Bibliothek 12
enthält eine Datenbank mit Entwurfsdaten. Ferner wird eine
technische Workstation (TWS) 13 zum automatischen Layout/
Verdrahtungs-Entwurf verwendet. Eine Verdrahtungsentwurfs
wert-Bibliothek 17 enthält Verdrahtungsentwurfsdaten wie
etwa die Zuleitungsbreiten und Lochdurchmesser.
Der automatische Layout/Verdrahtungsvorgang wird normaler
weise auf der Basis von Entwurfsdaten durchgeführt, die in
der Entwurfszellen-Bibliothek 12 gespeichert sind, wie etwa
Logikschaltkreisinformationen, die von einem Logikschalt
kreis-Synthetisierungshandwerkszeug synthetisiert sind, und
basiert ferner auf Zellenlayoutdaten von der Layout-Biblio
thek 4 und Verdrahtungsentwurfsdaten wie etwa den Zulei
tungsbreiten und Lochdurchmessern von der Verdrahtungsent
wurfswert-Bibliothek 17. Auf diese Weise wird eine Ver
drahtung entworfen, und ein Layout wird somit so festgelegt,
daß es einer gewünschten Referenz-Betriebsgeschwindigkeit
und einer Referenz-Fläche genügt.
Dabei wird der automatische Entwurf des Layouts/der Ver
drahtung in einem Schritt S21 in Fig. 11 gestartet. Der
Ablauf geht dann zu einem Schritt S22 weiter, in dem
Gesamtverdrahtungsgrenzen sämtlicher Knoten vorgegeben
werden, die bei der Logikschaltkreis-Synthetisierung oder
anderweitig zu finden sind. Der Ablauf geht dann zu Schritt
S23, um ein Layout von Zellen und Verdrahtungen innerhalb
der in Schritt S22 vorgegebenen Gesamtverdrahtungsgrenze zu
entwerfen. Dann geht der Ablauf zu Schritt S24 weiter, um zu
verifizieren, daß eine Kapazität einschließlich der Verdrah
tungsbelastung kleiner als ein Grenzwert der Ausgangsbe
lastung jeder Zelle oder einer anderen Grenze ist, die durch
Informationen aus der Zuverlässigkeits-Bibliothek 2 bestimmt
worden ist. Der Ablauf geht dann zu Schritt S25 weiter, um
zu verifizieren, daß die Verzögerungszeit des Layouts, das
aus dem so ausgeführten automatischen Layout/Verdrahtungs
entwurf resultiert, kleiner als der
Verzögerungszeit-Grenzwert ist.
Auf diese Weise kann bei dieser Ausführungsform, bei der die
Zuverlässigkeits-Bibliothek 2 vorgesehen ist, das Layout/die
Verdrahtung automatisch entworfen werden unter Nutzung von
Informationen betreffend die Zuverlässigkeit jeder Zelle,
die in der Zuverlässigkeits-Bibliothek 2 gespeichert sind,
während gleichzeitig eine kleinste vorbestimmte Nutzungs
dauer berücksichtigt wird, die relativ zu einer Verschlech
terung durch heiße Elektronen beizubehalten ist, und
gleichzeitig die Verzögerungszeit des entworfenen Logik
schaltkreises minimiert wird.
Ferner wird im Fall der zehnten Ausführungsform eine Datei
als die Zuverlässigkeits-Bibliothek 2 verwendet, die eine
Beziehung zwischen einer von heißen Elektronen abhängigen
Nutzungsdauer und einer Ausgangsbelastung entsprechend Fig.
3 enthält. Dadurch können das Layout/die Verdrahtung auto
matisch entworfen werden, indem die Ausgangsbelastung jeder
Zelle begrenzt wird, um so die kleinste geforderte vorbe
stimmte Nutzungsdauer zu erreichen, indem jede Zelle ge
genüber zu starker Verschlechterung durch heiße Elektronen
geschützt wird. Infolgedessen können die Entwurfshilfs
vorrichtung und das -verfahren auch bei einer hochintegrier
ten Schaltung angewandt werden, deren erwartete Nutzungs
dauer ebenso lang wie die kleinste vorbestimmte
Referenz-Nutzungsdauer ist, und zwar auch in Anwesenheit gewisser
Auswirkungen von heißen Elektronen.
Eine elfte Ausführungsform der Entwurfshilfsvorrichtung und
des -verfahrens zum Entwerfen von Halbleiterbauelementen
oder, konkreter ausgedrückt, eines automatischen Layout/
Verdrahtungs-Handwerkszeugs und -prozesses für den Entwurf
von Halbleiterbauelementen hat die gleiche Grundkonfigura
tion wie diejenige der Fig. 11 und 12 mit dem Unterschied,
daß im Fall der elften Ausführungsform die Zuverlässig
keits-Bibliothek 2 eine Datei ist, in der eine Beziehung zwischen
einer von heißen Elektronen abhängigen Nutzungsdauer und
Eingangs- und Ausgangsbelastungen gespeichert ist, wie Fig.
4 zeigt.
Auf diese Weise können Layout/Verdrahtung entworfen werden
durch Begrenzen von Eingangs- und Ausgangsbelastungen jeder
Zelle und Minimieren der Verzögerungszeit des Layout/Ver
drahtungs-Entwurfs, so daß eine kleinste vorbestimmte Refe
renz-Nutzungsdauer durch Schutz jeder Zelle vor übermäßiger
Verschlechterung durch heiße Elektronen gewährleistet ist.
Infolgedessen können die Entwurfshilfsvorrichtung und das
-verfahren auch bei einer hochintegrierten Schaltung an
gewandt werden, deren erwartete Nutzungsdauer so lang wie
die kleinste vorbestimmte Referenz-Nutzungsdauer ist, und
zwar auch in Anwesenheit von gewissen Auswirkungen von hei
ßen Elektronen.
Eine Entwurfshilfsvorrichtung und ein -verfahren für das
Entwerfen von Halbleiterbauelementen oder, konkreter gesagt,
ein automatisches Layout/Verdrahtungs-Handwerkszeug und ein
automatischer Layout/Verdrahtungs-Prozeß für Halbleiterbau
elemente gemäß der zwölften Ausführungsform hat die gleiche
Grundkonfiguration wie die in den Fig. 11 und 12 gezeigte
mit dem Unterschied, daß im Fall der zwölften Ausführungs
form die Zuverlässigkeits-Bibliothek 2 eine Datei ist, in
der eine Beziehung zwischen einer von heißen Elektronen
abhängigen Nutzungsdauer und einer Verzögerungszeit TpLH
gespeichert ist, wie in Fig. 6 gezeigt ist.
Auf diese Weise kann das Layout/die Verdrahtung entworfen
werden, indem die Eingangs- und Ausgangsbelastungen jeder
Zelle begrenzt und die Verzögerungszeit des Layout/Ver
drahtungs-Entwurfs minimiert werden, um der kleinsten vor
bestimmten Referenz-Nutzungsdauer zu genügen, indem die
Zelle vor übermäßiger Verschlechterung durch heiße Elek
tronen geschützt wird. Infolgedessen können die Entwurfs
hilfsvorrichtung und das Entwurfshilfsverfahren auch bei
einer hochintegrierten Schaltung mit einer erwarteten
Nutzungsdauer angewandt werden, die auch in Anwesenheit
einiger Auswirkungen von heißen Elektronen ebenso lang wie
die kleinste vorbestimmte Referenz-Nutzungsdauer ist.
Fig. 13 erläutert eine Entwurfshilfsvorrichtung und ein
-verfahren zum Entwerfen von Halbleiterbauelementen gemäß
der dreizehnten bis fünfzehnten Ausführungsform der Erfin
dung. Konkreter gesagt ist Fig. 13 eine Darstellung zur Er
läuterung eines weiteren automatischen Layout/Verdrahtungs-Hand
werkszeugs und eines automatischen Layout/Verdrahtungs-Prozesses
als Entwurfshilfsvorrichtung und -verfahren zum
Entwerfen des Layouts und/oder der Verdrahtung von Halblei
terbauelementen. Ein Grundprozeß der Durchführung der auto
matischen Layout/Verdrahtungs-Operationen bei der drei zehn
ten bis fünfzehnten Ausführungsform ist gleich dem in Fig.
11 gezeigten Prozeß.
In Fig. 13 ist in einer Layout-Bibliothek 4 eine Layoutda
tenbank gespeichert, und in einer Entwurfszellen-Bibliothek
12 ist eine Datenbank mit Entwurfsdaten gespeichert. Eine
technische Workstation (TWS) 13 ist für das automatische
Layout/die Verdrahtung vorgesehen. Eine Verdrahtungsent
wurfswert-Bibliothek 17 enthält Verdrahtungsentwurfsdaten
wie etwa die Zuleitungsbreiten und Lochdurchmesser. Ferner
ist in einer ersten Zuverlässigkeits-Bibliothek 2 eine erste
Zuverlässigkeits-Datenbank gespeichert, d. h. eine Datenbank
einer Beziehung zwischen einer von heißen Elektronen abhän
gigen Nutzungsdauer und Eingangs- und Ausgangsbelastungen
jeder Zelle, während in einer zweiten Zuverlässigkeits-Bibliothek
16 eine zweite Zuverlässigkeits-Datenbank gespei
chert ist, d. h. eine Datenbank einer Zunahme der Verzöge
rungszeit für jede Zelle entsprechend einer Ausgangsbela
stung und einer Verschlechterung durch heiße Elektronen.
Die automatische Layout- und/oder Verdrahtungs-Operation
wird normalerweise auf der Grundlage-von Entwurfsdaten
ausgeführt, die in der Entwurfs-Bibliothek 12 gespeichert
sind, z. B. einer Logikschaltkreisinformation, die durch das
Logikschaltkreis-Synthetisierungshandwerkszeug synthetisiert
ist, und basiert außerdem auf Zellenlayoutdaten von der
Layout-Bibliothek 4 und Verdrahtungsentwurfsdaten wie etwa
der Breite jeder Zuleitung und des Durchmessers jedes Lochs
aus der Verdrahtungsentwurfswert-Bibliothek 17. Somit sind
Layout und/oder Verdrahtung so bestimmt, daß sie einer ge
wünschten Referenz-Betriebsgeschwindigkeit und -Fläche
genügen.
Der automatische Entwurf des Layouts und/oder der Verdrah
tung wird in einem Schritt S21 in Fig. 11 gestartet. Der
Ablauf geht weiter zu Schritt S22, um Gesamtverdrahtungs
grenzen aller Knotenpunkte vorzugeben, die sich bei der
Logikschaltkreis-Synthetisierung oder dergleichen finden.
Der Ablauf geht dann zu Schritt S23 weiter, um ein Layout
und eine Verdrahtung einer Zelle innerhalb der in Schritt
S22 vorgegebenen Gesamtverdrahtungsgrenzen zu entwerfen.
Dann geht der Ablauf zu Schritt S24, um zu verifizieren, daß
eine Kapazität einschließlich der Verdrahtungsbelastung
kleiner als eine Belastungsgrenze jeder Zelle gemäß der
Bestimmung durch Informationen aus der Zuverlässigkeits-Bibliothek
2 ist. Der Ablauf geht dann weiter zu Schritt
S25, um zu verifizieren, daß die Verzögerungszeit des Lay
outs, die aus dem so durchgeführten automatischen Layout
und/oder Verdrahtungs-Entwurf resultiert, kleiner als die
Verzögerungszeitgrenze ist. Insbesondere wird dabei in
Schritt S25 im Fall der dreizehnten bis fünfzehnten Aus
führungsform Information in bezug auf die Zunahme der Ver
zögerungszeit (d. h. des Ausmaßes der Verschlechterung) ent
sprechend heißen Elektronen und die Ausgangsbelastung jeder
Zelle aus der Zuverlässigkeits-Datenbank der Zuverlässig
keits-Bibliothek 16, die in Fig. 13 gezeigt ist, gelesen.
Die Verzögerungszeit des Logikschaltkreises durch einen
automatischen Layout/Verdrahtungs-Entwurf, die die Summe der
Verzögerungszeit des Schaltkreiswegsund der durch heiße
Elektronen verursachten Verzögerungszeit ist, wird geprüft,
um sicherzustellen, daß sie innerhalb der Verzögerungszeit
grenze liegt. Auf diese Weise kann ein Layout/eine Ver
drahtung automatisch entworfen werden unter Nutzung von
Informationen in bezug auf die Zuverlässigkeit jeder Zelle,
die in der ersten Zuverlässigkeits-Bibliothek 2 und der
zweiten Zuverlässigkeits-Bibliothek 16 gespeichert sind,
während gleichzeitig eine kleinste vorbestimmte Referenz-Nutzungsdauer
berücksichtigt wird, die im Hinblick auf Ver
schlechterungseffekte durch heiße Elektronen beibehalten
werden soll, und gleichzeitig die Verzögerungszeit des
entworfenen Logikschaltkreises minimiert wird.
Außerdem wird im Fall der dreizehnten Ausführungsform eine
Datei als die Zuverlässigkeits-Bibliothek 2 genutzt, die
eine Beziehung zwischen einer von heißen Trägern abhängigen
Nutzungsdauer und einer Ausgangsbelastung enthält, wie Fig.
3 zeigt. Dadurch können das Layout/die Verdrahtung automa
tisch innerhalb kurzer Zeit entworfen werden, während
gleichzeitig die Ausgangsbelastung jeder Zelle begrenzt
wird, um die kleinste geforderte vorbestimmte Referenz-Nutzungsdauer
beizubehalten, indem jede Zelle vor übermä
ßigen Auswirkungen einer Verschlechterung durch heiße Elek
tronen geschützt wird.
Wie oben beschrieben wurde, ist es möglich, das Layout/die
Verdrahtung innerhalb kurzer Zeit einschließlich einer
Schaltkreis-Verzögerungszeit infolge einer durch heiße
Elektronen verursachten Verschlechterung zu entwerfen. Somit
können die Entwurfshilfsvorrichtung und das -verfahren auch
bei einer hochintegrierten Schaltung angewandt werden, deren
erwartete Nutzungsdauer so lang wie die kleinste vorbe
stimmte Referenz-Nutzungsdauer auch in Anwesenheit von
gewissen Auswirkungen einer Verschlechterung durch heiße
Elektronen ist. Es ist zu beachten, daß der Einfachheit
halber ein Neuentwurf eines Layouts und/oder einer Verdrah
tung aufgrund einer Zunahme einer Schaltkreis-Verzögerungs
zeit durch heiße Elektronen nur bei kritischen Bahnen ange
wandt werden kann.
Eine vierzehnte Ausführungsform der Entwurfshilfsvorrichtung
und des -verfahrens zum Entwerfen von Halbleiterbauelementen
oder, konkreter gesagt, eines automatischen Layout/Verdrah
tungs-Handwerkszeugs und -prozesses zum Entwerfen von Halb
leiterbauelementen hat dieselbe Grundkonfiguration wie in
den Fig. 11 und 13 mit dem Unterschied, daß im Fall der
vierzehnten Ausführungsform die Zuverlässigkeits-Bibliothek
2 eine Datei ist, in der eine Beziehung zwischen einer von
heißen Elektronen abhängigen Nutzungsdauer und Ein- und
Ausgangsbelastungen gespeichert ist, wie Fig. 4 zeigt.
Auf diese Weise können Layout und/oder Verdrahtung innerhalb
kurzer Zeit entworfen werden, während gleichzeitig die
Eingangs- und Ausgangsbelastungen jeder Zelle begrenzt und
die Verzögerungszeit des Layout- und/oder Verdrahtungs-Entwurfs
minimiert werden und gleichzeitig eine kleinste
vorbestimmte Referenz-Nutzungsdauer berücksichtigt wird, die
relativ zu einer Verschlechterung durch heiße Elektronen
beibehalten werden soll. Dazu werden Informationen über eine
Zunahme der Verzögerungszeit (d. h. des Ausmaßes der Ver
schlechterung), die auf eine Ausgangsbelastung der Zelle und
die Verschlechterung durch heiße Elektronen bezogen sind,
von der Datenbank der Zuverlässigkeits-Bibliothek 16 einge
lesen. Und ein Layout und/oder eine Verdrahtung können auto
matisch innerhalb kurzer Zeit-entworfen werden, während
gleichzeitig die Verzögerungszeit minimiert wird, die die
Summe der Verzögerungszeit des Schaltkreiswegs und der durch
heiße Elektronen verursachten Verzögerungszeit ist. Infol
gedessen können die Entwurfshilfsvorrichtung und das
-verfahren auch bei einer hochintegrierten Schaltung an
gewandt werden, deren erwartete Nutzungsdauer auch in
Anwesenheit von Verschlechterungserscheinungen durch heiße
Elektronen ebenso lang wie die kleinste vorbestimmte Refe
renz-Nutzungsdauer ist.
Eine fünfzehnte Ausführungsform der Entwurfshilfsvorrichtung
und des -verfahrens zum Entwerfen von Halbleiterbauelementen
oder, konkreter ausgedrückt, eines automatischen Layout
und/oder Verdrahtungs-Handwerkszeugs und -prozesses zum
Entwurf von Halbleiterbauelementen hat dieselbe Grundkonfi
guration wie die in den Fig. 11 und 13 gezeigte mit dem
Unterschied, daß im Fall der fünfzehnten Ausführungsform die
Zuverlässigkeits-Bibliothek 2 eine Datei ist, in der eine
Beziehung zwischen einer von heißen Elektronen abhängigen
Nutzungsdauer und einer Verzögerungszeit TpLH entsprechend
Fig. 6 gespeichert ist.
Auf diese Weise können Layout und/oder Verdrahtung entworfen
werden, während gleichzeitig die Eingangs- und Ausgangsbela
stungen jeder Zelle begrenzt und eine Verzögerungszeit des
Layout- und/oder Verdrahtungs-Entwurfs minimiert werden, um
so eine kleinste vorbestimmte Referenz-Nutzungsdauer sicher
zustellen, während gleichzeitig die Zelle vor übermäßiger
Verschlechterung durch heiße Elektronen geschützt ist. Fer
ner werden die Informationen über die Zunahme der Verzöge
rungszeit (d. h. der Grad der Verschlechterung) infolge von
heißen Elektronen und die Ausgangsbelastung der Zelle aus
der Datenbank der Zuverlässigkeits-Bibliothek 16 eingelesen.
Dann können Layout und/oder Verdrahtung automatisch inner
halb kurzer Zeit entworfen werden,, während gleichzeitig die
Verzögerungszeit minimiert wird, die die Summe der Verzöge
rungszeit einer Schaltkreisbahn und der durch heiße Elek
tronen verursachten Verzögerungszeit ist. Infolgedessen
können die Entwurfshilfsvorrichtung und das -verfahren auch
bei einer hochintegrierten Schaltung angewandt werden, so
daß sie eine kleinste erwartete Nutzungsdauer im Hinblick
auf die Vermeidung von übermäßigen Verzögerungszeiten erge
ben, die aus einer übermäßigen Verschlechterung infolge von
heißen Elektronen resultieren.
Wie vorstehend im einzelnen beschrieben wird, werden gemäß
der Erfindung eine Entwurfshilfsvorrichtung und ein -verfah
ren zum Entwerfen von Halbleiterbauelementen angegeben, die
anwendbar sind, um hochintegrierte Bauelemente zu erhalten,
die eine kleinste erwartete Nutzungsdauer vor dem Einsetzen
einer Verschlechterung durch heiße Elektronen haben.
Selbstverständlich sind viele Modifikationen und Abwandlun
gen der Erfindung im Rahmen der obigen Ausführungen möglich.
Claims (10)
1. Entwurfshilfsvorrichtung für ein Halbleiterbauelement,
das eine Vielzahl von Zellen aufweist,
gekennzeichnet durch
- - eine Entwurfszelleninformations-Bibliothek (1) des Halb leiterbauelements;
- - eine Logikschaltkreisinformations-Bibliothek (3) des Halb leiterbauelements;
- - eine Layoutinformations-Bibliothek (4) des Halbleiterbau elements;
- - eine Zuverlässigkeitsinformations-Bibliothek (2) der Zellen; und
- - eine Verarbeitungseinrichtung (5) zur Durchführung einer vorbestimmten Verarbeitung auf der Basis von Informationen von den Bibliotheken,
- - wobei die Verarbeitungseinrichtung (5) eine Ausgangsbela stung einer ausgewählten Zelle auf der Basis von Informa tionen aus der Entwurfszelleninformations-Bibliothek (1), der Logikschaltkreisinformations-Bibliothek (3) und der Layoutinformations-Bibliothek (4) errechnet;
- - eine von heißen Elektronen abhängige Nutzungsdauer eines Transistors in der Zelle unter Nutzung der errechneten Aus gangsbelastung und von Informationen der Zuverlässigkeits informations-Bibliothek (2) errechnet; und
- - die Zuverlässigkeit der Zelle durch Vergleichen der er rechneten Nutzungsdauer mit einem Referenzwert verifiziert (Fig. 2).
2. Entwurfshilfsvorrichtung für ein Halbleiterbauelement,
das eine Vielzahl von Zellen aufweist,
gekennzeichnet durch
- - eine Logiksysteminformations-Bibliothek (14) der Halb leiterbauelemente;
- - eine Verzögerungszeitinformations-Bibliothek (15) der Zellen;
- - eine Zuverlässigkeitsinformations-Bibliothek (2) der Zellen; und
- - eine Verarbeitungseinrichtung (13) zur Durchführung einer vorbestimmten Verarbeitung auf der Basis von Informationen von den Bibliotheken,
- - wobei die Verarbeitungseinrichtung (13) einen Logikschalt kreis mit einer gesicherten Bezugsgeschwindigkeit auf der Basis von Informationen von der Logiksysteminformations-Bibliothek (14) und der Verzögerungszeitinformations-Bibliothek (15) erzeugt und eine Zellen-Nutzungsdauer in dem Logikschaltkreis gegenüber einem Risiko durch heiße Elek tronen auf der Basis von Informationen von der Zuverlässig keitsinformations-Bibliothek (2) sicherstellt (Fig. 9).
3. Entwurfshilfsvorrichtung für ein Halbleiterbauelement,
das eine Vielzahl von Zellen aufweist,
gekennzeichnet durch
- - eine Entwurfs-Bibliothek (12) des Halbleiterbauelements;
- - eine Layoutinformations-Bibliothek (4) des Halbleiterbau elements;
- - eine Zuverlässigkeitsinformations-Bibliothek (2) der Zellen; und
- - eine Verarbeitungseinrichtung (13) zur Durchführung einer vorbestimmten Verarbeitung auf der Basis von Informationen von den Bibliotheken;
- - wobei die Verarbeitungseinrichtung (13) eine Verdrahtung auf der Basis von Informationen von der Layoutinformations-Bibliothek (4) bestimmt und eine Referenz-Geschwindigkeit durch Nutzung von Informationen von der Entwurfs-Bibliothek (12) sicherstellt;
- - und automatisches Layout/automatische Verdrahtung auf der Basis von Informationen von der Zuverlässigkeitsinforma tions-Bibliothek (2) zur Sicherung der Zellennutzungsdauer gegenüber einem Risiko durch heiße Elektronen durchführt (Fig. 12).
4. Entwurfshilfsvorrichtung für ein Halbleiterbauelement
nach einem der Ansprüche 1 bis 3,
dadurch gekennzeichnet,
- - daß die Zuverlässigkeitsinformations-Bibliothek (2) folgendes aufweist: eine Informations-Bibliothek, die eine Beziehung zwischen einer Ausgangsbelastung jeder Zelle und einer von heißen Elektronen abhängigen Transistor-Nutzungs dauer enthält, eine Informations-Bibliothek, die eine Be ziehung zwischen Eingangs- und Ausgangsbelastungen jeder Zelle und einer von heißen Elektronen abhängigen Transistor-Nutzungsdauer enthält, oder eine Informations-Bibliothek, die eine Beziehung zwischen einer Verzögerungszeit von einer Eingangswellenform zu einer Ausgangswellenform jeder Zelle und einer von heißen Elektronen abhängigen Transistor-Nutzungsdauer enthält (Fig. 2, 9, 12, 13).
5. Entwurfshilfsvorrichtung für ein Halbleiterbauelement
nach einem der Ansprüche 2 bis 4,
dadurch gekennzeichnet,
- - daß die Informations-Bibliothek (15), die eine Beziehung zwischen einer Verzögerungszeit von einer Eingangswellenform zu einer Ausgangswellenform jeder Zelle und einer von heißen Elektronen abhängigen Transistor-Nutzungsdauer enthält, Informationen über Zunahmen der Verzögerungszeit infolge einer durch heiße Elektronen verursachten Verschlechterung aufweist (Fig. 9, 12, 13).
6. Entwurfshilfsverfahren für Halbleiterbauelemente, die
eine Vielzahl von Zellen aufweisen,
dadurch gekennzeichnet,
daß das Verfahren die folgenden Schritte aufweist:
- - Errechnen einer Ausgangsbelastung einer ausgewählten Zelle unter Nutzung von Entwurfszelleninformation (1), Logik schaltkreisinformation (3) und Layoutinformation (4);
- - Errechnen einer von heißen Elektronen abhängigen Tran sistor-Nutzungsdauer in der Zelle unter Nutzung der errech neten Ausgangsbelastung und von Zuverlässigkeitsinformation (2) der Zelle; und
- - Vergleichen der von heißen Elektronen abhängigen Transi stor-Nutzungsdauer mit einem Referenzwert,
- - so daß die Zuverlässigkeit jeder Zelle verifiziert wird (Fig. 2).
7. Entwurfshilfsverfahren für Halbleiterbauelemente, die
eine Vielzahl von Zellen aufweisen,
gekennzeichnet durch
den folgenden Schritt:
- - Erzeugen eines Logikschaltkreises unter Nutzung von Logik systeminformation (14) und Verzögerungszeitinformation (15), um einer Referenz-Geschwindigkeit zu genügen, und Nutzung von Zuverlässigkeitsinformation (2), um die Nutzungsdauer von Zellen in dem Logikschaltkreis gegenüber einem Risiko durch heiße Elektronen zu schützen (Fig. 9).
8. Entwurfshilfsverfahren für Halbleiterbauelemente, die
eine Vielzahl von Zellen aufweisen,
gekennzeichnet durch
die folgenden Schritte:
- - Bestimmen der Verdrahtung unter Nutzung von Information aus Layoutinformationen (4), Durchführen von automatischem Layout und/oder automatischer Verdrahtung unter Nutzung von Zuverlässigkeitsinformationen (2), um die Nutzungsdauern von Zellen, die durch die Verdrahtung verbunden sind, gegenüber einem Risiko durch heiße Elektronen zu schützen, und Nutzung von Entwurfsinformationen (12) des Halbleiterbauelements, um einer Referenz-Geschwindigkeit zu genügen (Fig. 12).
9. Entwurfshilfsverfahren für Halbleiterbauelemente nach
einem der Ansprüche 6 bis 8,
dadurch gekennzeichnet,
- - daß die Zuverlässigkeitsinformationen (2) folgendes auf weisen: Informationen über eine Beziehung zwischen einer Ausgangsbelastung jeder Zelle und einer von heißen Elektro nen abhängigen Transistor-Nutzungsdauer, Informationen über eine Beziehung zwischen Eingangs- und Ausgangsbelastungen jeder Zelle und einer von heißen Elektronen abhängigen Tran sistor-Nutzungsdauer, oder Informationen über eine Beziehung zwischen einer Verzögerungszeit von einer Eingangswellenform zu einer Ausgangswellenform jeder Zelle und einer von heißen Elektronen abhängigen Transistor-Nutzungsdauer (Fig. 2, 9, 12, 13).
10. Entwurfshilfsverfahren für Halbleiterbauelemente nach
einem der Ansprüche 7 bis 9,
dadurch gekennzeichnet,
- - daß die Informationen über eine Beziehung zwischen einer Verzögerungszeit von einer Eingangswellenform zu einer Aus gangswellenform jeder Zelle und einer von heißen Elektronen abhängigen Transistor-Nutzungsdauer Informationen über Zu nahmen der Verzögerungszeit aufgrund einer durch heiße Elek tronen bewirkten Verschlechterung aufweisen.
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---|---|---|---|
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Publications (1)
Publication Number | Publication Date |
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Family Applications (1)
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6530030B1 (en) | 1999-02-16 | 2003-03-04 | Nec Corporation | Apparatus for and a method of clock tree synthesis allocation wiring |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3019020B2 (ja) * | 1997-03-28 | 2000-03-13 | 日本電気株式会社 | 回路設計方法およびシステム |
JP3085277B2 (ja) * | 1998-03-27 | 2000-09-04 | 日本電気株式会社 | 遅延解析システム |
US6278964B1 (en) * | 1998-05-29 | 2001-08-21 | Matsushita Electric Industrial Co., Ltd. | Hot carrier effect simulation for integrated circuits |
JP3092664B2 (ja) | 1998-06-24 | 2000-09-25 | 日本電気株式会社 | 設計支援方法 |
JP4095753B2 (ja) * | 2000-03-30 | 2008-06-04 | 株式会社ルネサステクノロジ | コンピュータ読み取り可能な記憶媒体、および半導体装置の設計方法 |
US7567891B1 (en) | 2000-09-29 | 2009-07-28 | Cadence Design Systems, Inc. | Hot-carrier device degradation modeling and extraction methodologies |
US7292968B2 (en) * | 2000-09-29 | 2007-11-06 | Cadence Design Systems, Inc. | Hot carrier circuit reliability simulation |
US6651230B2 (en) * | 2001-12-07 | 2003-11-18 | International Business Machines Corporation | Method for reducing design effect of wearout mechanisms on signal skew in integrated circuit design |
US6825684B1 (en) * | 2002-06-10 | 2004-11-30 | Advanced Micro Devices, Inc. | Hot carrier oxide qualification method |
US6933731B2 (en) * | 2003-10-17 | 2005-08-23 | Texas Instruments Incorporated | Method and system for determining transistor degradation mechanisms |
JP2006053712A (ja) * | 2004-08-11 | 2006-02-23 | Fujitsu Ltd | 電子回路解析装置、電子回路解析方法、電子回路解析プログラム |
JP4500338B2 (ja) * | 2007-10-04 | 2010-07-14 | シャープ株式会社 | テストパターン評価方法及びテストパターン評価装置 |
US7895029B2 (en) * | 2007-10-30 | 2011-02-22 | International Business Machines Corporation | System and method of automating the addition of RTL based critical timing path counters to verify critical path coverage of post-silicon software validation tools |
CN101842978B (zh) | 2007-10-31 | 2014-03-12 | 日本电气株式会社 | 功率放大器及控制功率放大器的方法 |
KR101023818B1 (ko) * | 2010-08-24 | 2011-03-21 | (주)크레비스파트너스 | 미리 설정된 정보에 따라 기금을 관리하기 위한 방법, 시스템 및 컴퓨터 판독 가능한 기록 매체 |
US20130042195A1 (en) * | 2011-08-08 | 2013-02-14 | Luda Svoyatsky | Managing Workflow of Multiple Dependent Processes |
CN103310028B (zh) | 2012-03-07 | 2017-08-15 | 飞思卡尔半导体公司 | 考虑器件老化的设计集成电路的方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5600578A (en) * | 1993-08-02 | 1997-02-04 | Advanced Micro Devices, Inc. | Test method for predicting hot-carrier induced leakage over time in short-channel IGFETs and products designed in accordance with test results |
US5539652A (en) * | 1995-02-07 | 1996-07-23 | Hewlett-Packard Company | Method for manufacturing test simulation in electronic circuit design |
US5737580A (en) * | 1995-04-28 | 1998-04-07 | International Business Machines Corporation | Wiring design tool improvement for avoiding electromigration by determining optimal wire widths |
-
1996
- 1996-06-10 JP JP8147624A patent/JPH09330344A/ja active Pending
- 1996-12-09 US US08/761,901 patent/US6024478A/en not_active Expired - Fee Related
-
1997
- 1997-01-09 KR KR1019970000385A patent/KR100232994B1/ko not_active IP Right Cessation
- 1997-02-07 DE DE19704658A patent/DE19704658A1/de not_active Ceased
Non-Patent Citations (1)
Title |
---|
FREY, J.: Rely: A PHYSICS-BASED CAD TOOL FOR PREDICTING TIME-DEPENDENT HOT-ELECTRON INDUCED DEGRADATION IN MOSFET'S: in: Solid-State Electronics, Vol. 36, No. 6, 1993, S. 833-842 * |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6530030B1 (en) | 1999-02-16 | 2003-03-04 | Nec Corporation | Apparatus for and a method of clock tree synthesis allocation wiring |
Also Published As
Publication number | Publication date |
---|---|
KR100232994B1 (ko) | 1999-12-01 |
JPH09330344A (ja) | 1997-12-22 |
US6024478A (en) | 2000-02-15 |
KR980005982A (ko) | 1998-03-30 |
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