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HINTERGRUND DER ERFINDUNG
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Erfindungsgebiet
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Die Erfindung betrifft ein Zellenarray und insbesondere ein Zellenarray, das durch Zellen mit hybriden Zellenhöhen gebildet wird.
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Beschreibung des Standes der Technik
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Integrierte Schaltungen (ICs) haben zunehmend an Bedeutung gewonnen. Anwendungen, die ICs verwenden, werden von Millionen von Menschen verwendet. Zu diesen Anwendungen gehören Mobiltelefone, Smartphones, Tablets, Laptops, Notebook-Computer, PDAs, drahtlose E-Mail-Terminals, MP3-Audio- und Videoplayer und tragbare drahtlose Webbrowser. Integrierte Schaltungen weisen zunehmend leistungsstarke und effiziente On-Board-Datenspeicher und -Logikschaltungen für die Signalsteuerung und -verarbeitung auf.
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Mit zunehmender Herunterskalierung der integrierten Schaltungen werden die integrierten Schaltungen kompakter. Bei verschiedenen Zellen, die häufig in integrierten Schaltungen verwendet werden, wird die Anordnung der Zellen komplizierter, wenn der Höhenunterschied der Zellen zunimmt. Daher ist ein Zellenarray mit hybrider Zellenhöhe erwünscht.
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KURZE ZUSAMMENFASSUNG DER ERFINDUNG
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Ein erster Aspekt der Erfindung betrifft eine Halbleiterstruktur gemäß Anspruch 1. Die erfindungsgemäße Halbleiterstruktur weist ein Zellenarray auf. Das Zellenarray weist mehrere erste Zellen, die in einer ersten Spalte angeordnet sind, mehrere zweite Zellen, die in einer zweiten Spalte angeordnet sind, die an die erste Spalte angrenzt, und mindestens eine dritte Zelle auf, die in der ersten Spalte angeordnet ist. Jede der ersten Zellen weist eine erste Zellenhöhe entlang einer ersten Richtung auf und ist zum Ausführen einer ersten Funktion konfiguriert. Jede der zweiten Zellen weist eine zweite Zellenhöhe entlang der ersten Richtung auf und ist zum Ausführen einer zweiten Funktion konfiguriert. Die dritte Zelle weist eine dritte Zellenhöhe entlang der ersten Richtung auf und ist zum Ausführen einer dritten Funktion konfiguriert, die sich von der ersten Funktion und der zweiten Funktion unterscheidet. Jede der zweiten Zellen ist mit einer jeweiligen ersten Zelle verbunden und in Kontakt mit dieser und so konfiguriert, dass sie mindestens ein Signal von der jeweiligen ersten Zelle empfängt und ein Ausgangssignal gemäß dem empfangenen Signal ausgibt. Die zweite Zellenhöhe ist größer als die erste Zellenhöhe, und die Anzahl der ersten Zellen ist gleich der Anzahl der zweiten Zellen. Die dritte Zellenhöhe ist proportional zur ersten Zellenhöhe.
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Ein weiterer Aspekt der Erfindung betrifft eine Halbleiterstruktur gemäß Anspruch 6, die ein Zellenarray aufweist. Das Zellenarray weist mehrere erste Zellen, die in einer ersten Spalte angeordnet sind, mehrere zweite Zellen, die in einer zweiten Spalte angeordnet sind, die an die erste Spalte angrenzt, mindestens eine dritte Zelle, die in der ersten Spalte angeordnet ist, und mindestens eine vierte Zelle auf, die in der zweiten Spalte angeordnet ist. Jede der ersten Zellen weist eine erste Zellenhöhe entlang einer ersten Richtung auf und ist zum Ausführen einer ersten Funktion konfiguriert. Jede der zweiten Zellen weist eine zweite Zellenhöhe entlang der ersten Richtung auf und ist zum Ausführen einer zweiten Funktion konfiguriert. Die dritte Zelle weist eine dritte Zellenhöhe entlang der ersten Richtung auf und ist zum Ausführen einer dritten Funktion konfiguriert, die sich von der ersten Funktion unterscheidet. Die vierte Zelle weist entlang der ersten Richtung eine halb so große Höhe wie die zweite Zellenhöhe auf und ist zum Ausführen einer vierten Funktion konfiguriert, die sich von der zweiten Funktion unterscheidet. Jede der ersten Zellen ist mit einer entsprechenden zweiten Zelle verbunden und in Kontakt mit dieser und so konfiguriert, dass sie mindestens ein Signal gemäß einem Eingangssignal an die jeweilige zweite Zelle ausgibt. Die zweite Zellenhöhe ist größer als die erste Zellenhöhe, und die Anzahl der ersten Zellen ist gleich der Anzahl der zweiten Zellen. Die Höhe der dritten Zelle ist proportional zur Höhe der ersten Zelle.
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Darüber hinaus betrifft die Erfindung ein Verfahren gemäß Anspruch 11 zum Bereitstellen eines Zellenarrays. Eine erste Zellenhöhe mehrerer erster Zellen und eine zweite Zellenhöhe mehrerer zweiter Zellen werden dabei erhalten. Die zweite Zellenhöhe ist größer als die erste Zellenhöhe. Die Arrayhöhe des Zellenarrays wird gemäß einem kleinsten gemeinsamen Vielfachen der ersten Zellenhöhe und der zweiten Zellenhöhe erhalten. Die zweiten Zellen sind in einer ersten Spalte des Zellenarrays angeordnet. Die ersten Zellen sind in einer zweiten Spalte des Zellenarrays angeordnet. Die Anzahl der ersten Zellen, die in der zweiten Spalte angeordnet sind, ist gleich der Anzahl der zweiten Zellen, die in der ersten Spalte angeordnet sind, und jede der zweiten Zellen ist mit einer jeweiligen ersten Zelle verbunden und steht mit dieser in Kontakt. In der zweiten Spalte des Zellenarrays ist mindestens eine erste zusätzliche Zelle mit einer dritten Zellenhöhe angeordnet. Jede der ersten Zellen ist zum Ausführen einer ersten Funktion konfiguriert, und jede der zweiten Zellen ist zum Ausführen einer zweiten Funktion konfiguriert, die sich von der ersten Funktion unterscheidet. Die dritte Zellenhöhe ist proportional zur ersten Zellenhöhe. Jede der ersten Zellen weist eine Interconnect-Struktur auf, die so konfiguriert ist, dass sie mit einer entsprechenden zweiten Zelle verbunden ist und mit dieser in Kontakt steht.
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Bevorzugte Ausführungsformen der Erfindung werden in den abhänggien Ansprüchen angegeben. Eine detaillierte Beschreibung wird in den folgenden Ausführungsformen unter Bezugnahme auf die beigefügten Zeichnungen gegeben.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Die Erfindung kann durch Lesen der nachfolgenden ausführlichen Beschreibung und der Beispiele mit Bezug auf die beigefügten Zeichnungen besser verstanden werden, wobei:
- 1 ein Flussdiagramm ist, das ein hierarchisches Designverfahren einer integrierten Schaltung (IC) zeigt.
- 2 ein vereinfachtes Diagramm ist, das eine erste Zelle und eine zweite Zelle mit verschiedenen Zellenhöhen eines IC gemäß einigen Ausführungsformen der Erfindung zeigt.
- 3 ein vereinfachtes Diagramm ist, das ein Zellenarray mit hybrider Zellenhöhe gemäß einigen Ausführungsformen der Erfindung zeigt.
- 4A ein vereinfachtes Diagramm ist, das die ersten Zellen und die zweiten Zellen des Zellenarrays in 3 gemäß einigen Ausführungsformen der Erfindung zeigt.
- 4B ein vereinfachtes Diagramm ist, das die Vorrichtungseinheiten der ersten Zelle und die Vorrichtungseinheiten der zweiten Zelle in 4A gemäß einigen Ausführungsformen der Erfindung zeigt.
- 5 ein vereinfachtes Diagramm ist, das ein Zellenarray mit hybrider Zellenhöhe gemäß einigen Ausführungsformen der Erfindung zeigt.
- 6 ein vereinfachtes Diagramm ist, das ein Zellenarray mit hybrider Zellenhöhe gemäß einigen Ausführungsformen der Erfindung zeigt.
- 7 ein vereinfachtes Diagramm ist, das ein Zellenarray mit hybrider Zellenhöhe gemäß einigen Ausführungsformen der Erfindung zeigt.
- 8 ein vereinfachtes Diagramm ist, das ein Zellenarray mit hybrider Zellenhöhe gemäß einigen Ausführungsformen der Erfindung zeigt.
- 9 ein Flussdiagramm eines Verfahrens zum Bereitstellen eines Zellenarrays mit hybrider Zellenhöhe gemäß einer Ausführungsform der Erfindung ist, wobei das Verfahren von 9 von einem Computer ausgeführt wird, der in der Lage ist, ein elektronisches Design-Automatisierungswerkzeug (EDA-Werkzeug) zu betreiben.
- 10 ein Computersystem gemäß einer Ausführungsform der Erfindung zeigt.
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DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
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Die folgende Beschreibung betrifft die bevorzugteste Ausführungsform der Erfindung. Diese Beschreibung dient dem Zweck, die allgemeinen Grundsätze der Erfindung zu beschreiben und ist nicht in einem einschränkenden Sinne zu verstehen. Der Umfang der Erfindung wird am besten durch Bezugnahme auf die beigefügten Ansprüche bestimmt.
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Einige Varianten der Ausführungsformen werden beschrieben. In den verschiedenen Ansichten und beispielhaften Ausführungsformen werden gleiche Bezugszeichen zum Bezeichnen gleicher Elemente verwendet. Es versteht sich, dass zusätzliche Vorgänge vor, während und/oder nach einem offenbarten Verfahren vorgesehen sein können und dass einige der beschriebenen Vorgänge für weitere Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können.
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Weiter können räumlich relative Begriffe, wie „unten“, „unter“, „unterer“, „über“, „oberer“ und ähnliche, hier der Einfachheit der Beschreibung halber verwendet werden, um die Beziehung eines Elements oder Merkmals mit einem oder mehreren anderen Elementen oder Merkmalen zu beschreiben, wie sie in den Figuren gezeigt sind.
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1 ist ein Flussdiagramm, das ein hierarchisches Designverfahren einer integrierten Schaltung (IC) zeigt. In Schritt S110 wird ein Register-Transfer-Level-Code (RTL-Code) erhalten, der die von dem IC ausgeführte Funktion beschreibt. Der RTL-Code kann widerspiegeln, dass ein Design unter Verwendung einer Sprache erfolgt, die Hardware beschreibt, beispielsweise einer Hardwarebeschreibungssprache (Hardware Description Language, HDL). In Schritt S120 wird der RTL-Code synthetisiert, um eine Netzliste zu erzeugen, die Gates (oder Zellen) des IC aufweist. Im Allgemeinen weist der IC mehrere Blöcke auf, und jeder Block stellt eine wesentliche Funktion für den IC bereit, beispielsweise einen bestimmten Prozessor (z. B. einen Anwendungsprozessor, einen Videoprozessor, einen Audioprozessor oder einen Controller), Speicher (z. B. eine SRAM-Vorrichtung) und so weiter. Außerdem weist jeder Block einen entsprechenden RTL-Code auf, und dann wird der RTL-Code jedes Blocks synthetisiert, um die entsprechende Netzliste zu erzeugen, die die Gates des Blocks aufweist. Bevor der RTL-Code synthetisiert wird, wird eine RTL-Simulation durchgeführt, um die funktionale Korrektheit des RTL-Codes zu überprüfen. Außerdem wird nach dem Erhalten der Gates des Blocks in den Netzlisten eine Simulation auf Gateebene durchgeführt, um die funktionale Korrektheit der Netzlisten zu überprüfen. In Schritt S130 wird gemäß den Gates der Blöcke in den Netzlisten ein Platzierungs- und Routing-Verfahren durchgeführt, um ein Layout ganzer Blöcke in einem Chipbereich des IC zu erzeugen. Somit wird gemäß den Platzierungen ein Chip-Platzierungs- und Routing-Verfahren durchgeführt und ein Layout erhalten. In einigen Ausführungsformen ist das Layout ein Whole-Chip-Layout (Ganz-Chip-Layout). In einigen Ausführungsformen ist das Layout Teil eines Whole-Chip-Layouts in Bezug auf einige digitale oder analoge Schaltungen des IC. In Schritt S140 wird ein Analyseverfahren durchgeführt und das Layout verifiziert, um zu überprüfen, ob das Layout irgendeine der verschiedenen Beschränkungen oder Regeln verletzt. Nachdem das Layout fertiggestellt ist, werden ein Design Rule Check (DRC), Layout Versus Schematic (LVS) und Electric Rule Check (ERC) durchgeführt. DRC ist ein Verfahren zum Prüfen, ob das Layout mit einem physisch gemessenen Raum gemäß der Designregel erfolgreich abgeschlossen wurde, und LVS ist ein Verfahren zum Prüfen, ob das Layout einem entsprechenden Schaltplan entspricht. Darüber hinaus ist ERC ein Verfahren zum Prüfen, ob Vorrichtungen und Drähte/Netze elektrisch richtig miteinander verbunden sind. Darüber hinaus wird eine Nachsimulation durchgeführt, um die funktionale Vollständigkeit des Layouts zu überprüfen, indem eine parasitäre Komponente wie beispielsweise eine parasitäre Kapazität extrahiert und simuliert wird. Wenn es keine Verletzungen im Layout gibt, wird der IC gemäß dem Layout hergestellt (bzw. implementiert) (Schritt S150). Wenn eine Verletzung im Layout vorhanden ist, muss das Layout des IC geändert werden, um die Verletzung zu beheben, bis keine Verletzungen mehr vorhanden sind.
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2 ist ein vereinfachtes Diagramm, das eine erste Zelle 10 und eine zweite Zelle 20 mit verschiedenen Zellenhöhen eines IC gemäß einigen Ausführungsformen der Erfindung zeigt. Die erste Zelle 10 weist in Y-Richtung eine Zellenhöhe H1 auf und die zweite Zelle 20 weist eine Zellenhöhe H2 auf, und die Zellenhöhe H2 ist größer als die Zellenhöhe H1, d. h. H2 > H1. Außerdem weisen die erste Zelle 10 und die zweite Zelle 20 mehrere Transistoren auf. In einigen Ausführungsformen sind die Transistoren aus einer Gruppe ausgewählt, die aus planaren Transistoren, Finnen-Feldeffekttransistoren (FinFETs), vertikalen Gate-All-Around- (GAA-), horizontalen GAA-, Nanodraht-, Nanoblatt-Transistoren oder einer Kombination davon besteht.
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In 2 werden die Transistoren in der ersten Zelle 10 durch mehrere Finnen 12 ausgebildet, die sich in X-Richtung erstrecken, und die Transistoren in der zweiten Zelle 20 werden durch mehrere Finnen 22 ausgebildet, die sich in X-Richtung erstrecken. In einer solchen Ausführungsform ist die Finnenbreite FW1 der Finnen 12 in der ersten Zelle 10 gleich der Finnenbreite FW2 der Finnen 22 in der zweiten Zelle 20, d. h. FW1 = FW2. Darüber hinaus unterscheidet sich der Finnen-Mittenabstand FP1 der Finnen 10 von dem Finnen-Mittenabstand FP2 der Finnen 20. Beispielsweise ist der Finnen-Mittenabstand FP2 größer als der Finnen-Mittenabstand FP1, d. h. FP2 > FP1.
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In einigen Ausführungsformen unterscheidet sich die Finnenbreite FW1 der Finnen 12 in der ersten Zelle 10 von der Finnenbreite FW2 der Finnen 22 in der zweiten Zelle 20. Beispielsweise ist die Breite FW1 kleiner als die Breite FW2 (d. h. FW1 < FW2). In einigen Ausführungsformen ist der Finnen-Mittenabstand FP1 der Finnen 12 gleich dem Finnen-Mittenabstand FP2 der Finnen 22. Darüber hinaus kann die Anzahl der Finnen 12 in der ersten Zelle 10 gleich der Anzahl der Finnen 22 in der zweiten Zelle 20 sein oder sich von ihr unterscheiden.
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3 ist ein vereinfachtes Diagramm, das ein Zellenarray 100A mit hybrider Zellenhöhe gemäß einigen Ausführungsformen der Erfindung zeigt. Das Zellenarray 100A weist die ersten Zellen 10_1 bis 10_6, die in der ersten Spalte COL1 angeordnet sind, und die zweiten Zellen 20_1 bis 20_6 auf, die in der zweiten Spalte COL2 angeordnet sind, die an die erste Spalte COL1 angrenzt. Wie oben beschrieben, ist die Zellenhöhe H1 der ersten Zellen 10_1 bis 10_6 kleiner als die Zellenhöhe H2 der zweiten Zellen 20_1 bis 20_6. Außerdem unterscheidet sich der Finnen-Mittenabstand FP1 der ersten Zellen 10_1 bis 10_6 von dem Finnen-Mittenabstand FP2 der zweiten Zellen 20_1 bis 20_6. Darüber hinaus können die ersten Zellen 10_1 bis 10_6 und die zweiten Zellen 20_1 bis 20_6 digitale Zellen oder analoge Zellen sein. In einigen Ausführungsformen liegt die Zellenhöhe H1 im Bereich von ungefähr 130 nm bis ungefähr 410 nm, und die Zellenhöhe H2 liegt im Bereich von ungefähr 280 nm bis ungefähr 420 nm.
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In 3 weist das Zellenarray 100A eine Arrayhöhe H_LCM1 (z. B. 3,64 µm) auf, und die Arrayhöhe H_LCM1 wird durch die Zellenhöhe H1 und die Zellenhöhe H2 bestimmt. In einigen Ausführungsformen ist die Arrayhöhe H_LCM1 das kleinste gemeinsame Vielfache (Least Common Multiple, LCM bzw. KGV) der Zellenhöhe H1 und der Zellenhöhe H2. Wenn beispielsweise die Zellenhöhe H1 260 nm beträgt und die Zellenhöhe H2 280 nm beträgt, ist die Arrayhöhe H_LCM1 das KGV von 260 nm und 280 nm, d. h. 3,64 µm. In einigen Ausführungsformen ist die Arrayhöhe H_LCM1 ein Vielfaches des KGV der Zellenhöhe H1 und der Zellenhöhe H2.
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In dem Zellenarray 100A ist jede der ersten Zellen 10_1 bis 10_6 eine Kernvorrichtung, die zum Ausführen einer ersten Funktion konfiguriert ist. Außerdem haben die ersten Zellen 10_1 bis 10_6 dieselbe Schaltungskonfiguration. In ähnlicher Weise ist jede der zweiten Zellen 20_1 bis 20_6 eine Eingabe/Ausgabe-Vorrichtung (E/A-Vorrichtung), die die zum Ausführen einer zweiten Funktion konfiguriert ist. Außerdem haben die zweiten Zellen 20_1 bis 20_6 dieselbe Schaltungskonfiguration.
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In dem Zellenarray 100A entspricht jede erste Zelle 10 in der ersten Spalte COL1 einer jeweiligen zweiten Zelle 20 in der zweiten Spalte COL2, und jede erste Zelle 10 ist mit der jeweiligen zweiten Zelle 20 verbunden, um die erste Funktion und die zweite Funktion an einem Eingangssignal auszuführen, um ein Ausgangssignal bereitzustellen. Zum Beispiel ist die erste Zelle 10_1 zum Ausführen der ersten Funktion an einem Eingangssignal IN1 so konfiguriert, dass mindestens ein Zwischensignal für die zweite Zelle 20_1 erzeugt wird. Als Reaktion auf das Zwischensignal ist die zweite Zelle 20_1 zum Ausführen der zweiten Funktion an dem Zwischensignal so konfiguriert, dass ein Ausgangssignal OUT1 bereitgestellt wird. Somit wird das Ausgangssignal OUT1 über einen Signalweg zwischen der ersten Zelle 10_1 und der zweiten Zelle 20_1 gemäß dem Eingangssignal IN1 erhalten. In ähnlicher Weise ist die erste Zelle 10_3 zum Ausführen der ersten Funktion an einem Eingangssignal IN3 so konfiguriert, dass mindestens ein Zwischensignal für die zweite Zelle 20_3 erzeugt wird. Als Reaktion auf das Zwischensignal ist die zweite Zelle 20_3 zum Ausführen der zweiten Funktion an dem Zwischensignal so konfiguriert, dass ein Ausgangssignal OUT3 bereitgestellt wird. Somit wird das Ausgangssignal OUT3 über einen Signalweg zwischen der ersten Zelle 10_3 und der zweiten Zelle 20_3 gemäß dem Eingangssignal IN3 erhalten. Insbesondere werden die Ausgangssignale OUT1 bis OUT6 gemäß den Eingangssignalen IN1 bis IN6 über die unterschiedlichen Signalwege in dem Zellenarray 100A erhalten.
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In dem Zellenarray 100A ist jede der zweiten Zellen 20_1 bis 20_6 mit der jeweiligen ersten Zelle 10 verbunden und steht mit dieser in Kontakt. Zum Beispiel ist die zweite Zelle 20_1 mit der ersten Zelle 10_1 verbunden und steht mit dieser in Kontakt, die zweite Zelle 20_2 ist mit der ersten Zelle 10_2 verbunden und steht mit dieser in Kontakt, die zweite Zelle 20_3 ist mit der ersten Zelle 10_3 verbunden und steht mit dieser in Kontakt und so weiter.
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Im Zellenarray 100A reicht die Arrayhöhe H_LCM1 nur für sechs zweite Zellen 20, nicht aber für sieben zweite Zellen 20, so dass eine vierte Zelle (d. h. eine zusätzliche Zelle) 40 mit einer Zellenhöhe H4 in die zweite Spalte COL2 eingefügt ist. In einer solchen Ausführungsform grenzt die vierte Zelle 40 an die zweite Zelle 20_1 an. Außerdem ist die Zellenhöhe H4 halb so groß wie die Zellenhöhe H2. Die vierte Zelle 40 ist zum Ausführen einer Funktion konfiguriert, die sich von der ersten Funktion der ersten Zelle 10 und der zweiten Funktion der zweiten Zelle 20 unterscheidet. In einigen Ausführungsformen ist die vierte Zelle 40 eine Dummy-Zelle oder eine Schutzringzelle. In einigen Ausführungsformen ist die vierte Zelle 40 zum Ausführen einer bestimmten Funktion einer bestimmten Schaltung konfiguriert, die sich von einer Schaltung unterscheidet, die die ersten Zellen 10_1 bis 10_6 und die zweiten Zellen 20_1 bis 20_6 aufweisen.
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Damit die Anzahl der in die zweite Spalte COL2 platzierbaren zweiten Vorrichtungen 20 erreicht wird, sind in der ersten Spalte COL1 nur sechs erste Vorrichtungen 10 angeordnet. Daher werden die dritten Zellen (d. h. die zusätzlichen Zellen) 30_1 und 30_2 mit der Zellenhöhe H3 in die erste Spalte COL1 eingefügt. Außerdem ist die Zellenhöhe H3 halb so groß wie die Zellenhöhe H1. In einer solchen Ausführungsform grenzt die dritte Zelle 30_1 an die erste Zelle 10_1 (z. B. an der Oberseite der Spalte COL1) an, und die dritte Zelle 30_2 grenzt an die ersten Zellen 10_3 und 10_4 (z. B. in der Mitte der Spalte COL1) an. Jede der dritten Zellen 30_1 und 30_2 ist zum Ausführen einer Funktion konfiguriert, die sich von der ersten Funktion der ersten Zelle 10 und der zweiten Funktion der zweiten Zelle 20 unterscheidet. In einigen Ausführungsformen ist jede dritte Zelle 30 eine Dummy-Zelle oder eine Schutzringzelle. In einigen Ausführungsformen ist die dritte Zelle 30 zum Ausführen eine bestimmten Funktion einer bestimmten Schaltung konfiguriert, die sich von einer Schaltung unterscheidet, die die ersten Zellen 10_1 bis 10_6 und die zweiten Zellen 20_1 bis 20_6 aufweisen.
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In dem Zellenarray 100A fungieren die dritten Zellen 30_1 und 30_2 als Füllzellen in der ersten Spalte COL1, und die vierte Zelle 40 fungiert als Füllzelle in der zweiten Spalte COL2. Somit ist keine Lücke (d. h. kein leerer Raum) in der ersten Spalte COL1 und der zweiten Spalte COL2 vorhanden, wodurch durch den leeren Raum verursachte DRC-Verletzungen vermieden werden.
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4A ist ein vereinfachtes Diagramm, das die ersten Zellen 10_5 und 10_6 und die zweiten Zellen 20_5 und 20_6 des Zellenarrays 100A in 3 gemäß einigen Ausführungsformen der Erfindung zeigt. Jede der ersten Zellen 10_5 und 10_6 weist mehrere Vorrichtungseinheiten 15 und eine Routing-Einheit 17 auf. In jeder ersten Zelle 10 haben die Vorrichtungseinheiten 15 und die Routing-Einheit 17 die Zellenhöhe H1 und sind in derselben Zeile angeordnet. Darüber hinaus können die Vorrichtungseinheiten 15 die gleiche oder eine unterschiedliche Schaltungskonfiguration zum Durchführen verschiedener Operationen aufweisen, und die Vorrichtungseinheiten 15 in derselben Zeile sind zum Ausführen der ersten Funktion für die erste Zelle 10 konfiguriert. In ähnlicher Weise weist jede der zweiten Zellen 20_5 und 20_6 mehrere Vorrichtungseinheiten 25 auf. Für jede zweite Zelle 20 haben die Vorrichtungseinheiten 25 die Zellenhöhe H2 und sind in derselben Zeile angeordnet. Darüber hinaus können die Vorrichtungseinheiten 25 die gleiche oder eine unterschiedliche Schaltungskonfiguration zum Durchführen verschiedener Operationen aufweisen, und die Vorrichtungseinheiten 25 in derselben Zeile sind zum Ausführen der zweiten Funktion für die zweite Zelle 20 konfiguriert.
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In 4A sind in jeder ersten Zelle 10 die Vorrichtungseinheiten 15 in einem Vorrichtungsbereich 210 angeordnet und die Routing-Einheit 17 ist in einem Routing-Bereich 220 angeordnet. Darüber hinaus sind die Vorrichtungseinheiten 25 in jeder zweiten Zelle 20 in einem Vorrichtungsbereich 230 angeordnet. Der Vorrichtungsbereich 210 ist von dem Vorrichtungsbereich 230 durch den Routing-Bereich 220 getrennt. Mit anderen Worten sind die Vorrichtungseinheiten 15 von den Vorrichtungseinheiten 25 durch die Routing-Einheiten 17 getrennt. In einigen Ausführungsformen ist in den Routing-Einheiten kein Transistor ausgebildet.
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Die Routing-Einheit 17 hat eine Einheitsbreite W1 in X-Richtung. Die Vorrichtungseinheit 15 hat eine Einheitsbreite W2 in X-Richtung, und die Einheitsbreite W2 ist größer als die Einheitsbreite W1, d. h. W2 > W1. Die Vorrichtungseinheit 25 hat eine Einheitsbreite W3 in X-Richtung, und die Einheitsbreite W3 ist ebenfalls größer als die Einheitsbreite W1, d. h. W3 > W1. In einigen Ausführungsformen können die Vorrichtungseinheiten 15, die in derselben Zeile angeordnet sind und unterschiedlichen Operationen entsprechen, unterschiedliche Einheitsbreiten aufweisen, und die Vorrichtungseinheiten 25, die in derselben Zeile angeordnet sind und unterschiedlichen Operationen entsprechen, können unterschiedliche Einheitsbreiten aufweisen. In einigen Ausführungsformen können die Vorrichtungseinheiten 15, die in derselben Zeile angeordnet sind und denselben Operationen entsprechen, dieselbe Einheitsbreite aufweisen, und die Vorrichtungseinheiten 25, die in derselben Zeile angeordnet sind und denselben Operationen entsprechen, können dieselbe Einheitsbreite aufweisen.
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In 4A ist die erste Zelle 10_5 zum Ausführen der ersten Funktion an einem Eingangssignal IN5 so konfiguriert, dass Zwischensignale SA5 und SB5 für die zweite Zelle 20_5 erzeugt werden. Nach dem Empfangen der Zwischensignale SA5 und SB5 ist die zweite Zelle 20_5 zum Ausführen der zweiten Funktion an den Zwischensignalen SA5 und SB5 so konfiguriert, dass ein Ausgangssignal OUT5 bereitgestellt wird. Somit wird das Ausgangssignal OUT5 über einen Signalweg zwischen der ersten Zelle 10_5 und der zweiten Zelle 20_5 gemäß dem Eingangssignal IN5 erhalten, und der Signalweg wird durch die Interconnect-Strukturen des Vorrichtungsbereichs 210, des Routing-Bereichs 220 und des Vorrichtungsbereichs 230 gebildet. Zum Beispiel wird das Zwischensignal SA5 der zweiten Zelle 20_5 über die Interconnect-Struktur 251 der Routing-Zelle 17 bereitgestellt, und das Zwischensignal SB5 wird der zweiten Zelle 20_5 über die Interconnect-Struktur 252 der Routing-Zelle 17 bereitgestellt.
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In den Vorrichtungseinheiten 15 der ersten Zelle 10_5 wird das Eingangssignal IN5 über eine Metallleitung 271 empfangen, und die Zwischensignale SA5 und SB5 werden den Interconnect-Strukturen 251 und 252 über die Metallleitungen 272 bzw. 273 bereitgestellt. Darüber hinaus wird das Ausgangssignal OUT5 über eine Metallleitung 274 in den Vorrichtungseinheiten 25 der zweiten Zelle 20_5 bereitgestellt. In solchen Ausführungsformen sind die Metallleitungen 271 bis 274 in einer ersten Metallschicht ausgebildet. In einigen Ausführungsformen sind die Metallleitungen 271 bis 274 in mehreren Metallschichten ausgebildet. In einigen Ausführungsformen weisen die Metallleitungen in der ersten Zelle 10_5 und der zweiten Zelle 20_5 unterschiedliche Metallbreiten auf. Beispielsweise ist eine Metallbreite MW1 der Metallleitung 271 in der ersten Zelle 10_5 kleiner als eine Metallbreite MW2 der Metallleitung 274 in der zweiten Zelle 20_5. Außerdem werden die Interconnect-Strukturen 251 und 252 durch die Metallleitungen in der ersten Metallschicht, Metallleitungen (z. B. 281) in einer zweiten Metallschicht über der ersten Metallschicht und entsprechende Durchkontaktierungen (z. B. 291) in einer Durchkontaktierungsschicht zwischen der ersten und der zweiten Metallschicht gebildet. Es sollte beachtet werden, dass die Konfigurationen der Interconnect-Strukturen 251 und 252 als Beispiel verwendet werden und die Erfindung nicht einschränken.
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In ähnlicher Weise ist die erste Zelle 10_6 zum Ausführen der ersten Funktion an einem Eingangssignal IN6 so konfiguriert, dass Zwischensignale SA6 und SB6 für die zweite Zelle 20_6 erzeugt werden. Nach dem Empfangen der Zwischensignale SA6 und SB6 ist die zweite Zelle 20_6 zum Ausführen der zweiten Funktion an den Zwischensignalen SA6 und SB6 so konfiguriert, dass ein Ausgangssignal OUT6 bereitgestellt wird. Somit wird das Ausgangssignal OUT6 über einen Signalweg zwischen der ersten Zelle 10_6 und der zweiten Zelle 20_6 gemäß dem Eingangssignal IN6 erhalten, und der Signalweg wird durch die Interconnect-Strukturen des Vorrichtungsbereichs 210, des Routing-Bereichs 220 und des Vorrichtungsbereichs 230 gebildet. Zum Beispiel wird das Zwischensignal SA6 der zweiten Zelle 20_6 über die Interconnect-Struktur 253 der Routing-Zelle 17 bereitgestellt, und das Zwischensignal SB6 wird der zweiten Zelle 20_6 über die Interconnect-Struktur 254 der Routing-Zelle 17 bereitgestellt.
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Da sich die Zellenhöhe H1 von der Zellenhöhe H2 unterscheidet, ist die erste Zelle 10_5 nicht mit der zweiten Zelle 20_5 ausgerichtet, und die erste Zelle 10_6 ist nicht mit der zweiten Zelle 20_6 ausgerichtet. Daher weisen die Routing-Zellen 17 zweier benachbarter erster Zellen 10 in der Spalte COL1 unterschiedliche Interconnect-Strukturen auf. Zum Beispiel unterscheiden sich die Interconnect-Strukturen (z. B. 251 und 252) der Routing-Zelle 17 in der ersten Zelle 10_5 von den Interconnect-Strukturen (z. B. 253 und 254) der Routing-Zelle 17 in der ersten Zelle 10_6, wie in 4A gezeigt.
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4B ist ein vereinfachtes Diagramm, das Vorrichtungseinheiten 15 der ersten Zelle 10 und Vorrichtungseinheiten 25 der zweiten Zelle 10 in 4A gemäß einigen Ausführungsformen der Erfindung zeigt.
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Im Vorrichtungsbereich 210 der ersten Zellen 10_5 und 10_6 erstrecken sich Stromleitungen 310 und 320 entlang der X-Richtung und sind abwechselnd angeordnet. Die Stromleitungen 310 und die Stromleitungen 320 zum Verbinden mit verschiedenen Stromsignalen konfiguriert. Wenn beispielsweise eine Leistungsspannung (z. B. VDD) an die Stromleitungen 310 angelegt wird, sind die Stromleitungen 320 geerdet. Wenn im Gegensatz dazu eine Leistungsspannung (z. B. VDD) an die Stromleitungen 320 angelegt wird, sind die Stromleitungen 310 geerdet.
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In der ersten Zelle 10_6 sind die Stromleitungen 310_1 und 310_2 an der unteren bzw. oberen Seite der ersten Zelle 10_6 angeordnet, und die Stromleitung 320_1 ist zwischen den Stromleitungen 310_1 und 310_2 angeordnet. Darüber hinaus sind in der ersten Zelle 10_5 die Stromleitungen 310_2 und 310_3 an der unteren bzw. oberen Seite der ersten Zelle 10_5 angeordnet, und die Stromleitung 320_2 ist zwischen den Stromleitungen 310_2 und 310_3 angeordnet. In einer solchen Ausführungsform ist ein Mittenabstand der Stromleitungen 310 gleich einem Mittenabstand der Stromleitungen 320. Zum Beispiel ist ein Abstand zwischen den Stromleitungen 310_1 und 310_2 gleich der Zellenhöhe H1, und ein Abstand zwischen den Stromleitungen 320_1 und 320_2 ist ebenfalls gleich der Zellenhöhe H1. Darüber hinaus ist in der ersten Zelle 10_6 ein Abstand zwischen der Stromleitung 310_1 und der Stromleitung 320_1 und ein Abstand zwischen der Stromleitung 320_1 und der Stromleitung 310_2 halb so groß wie die Zellenhöhe H1, d. h. gleich der Zellenhöhe H3. In ähnlicher Weise ist in der ersten Zelle 10_5 ein Abstand zwischen der Stromleitung 310_2 und der Stromleitung 320_2 und ein Abstand zwischen der Stromleitung 320_2 und der Stromleitung 310_3 halb so groß wie die Zellenhöhe H1.
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Im Vorrichtungsbereich 230 der zweiten Zellen 20_5 und 20_6 erstrecken sich Stromleitungen 315 und 325 entlang der X-Richtung und sind abwechselnd angeordnet. Die Stromleitungen 315 und die Stromleitungen 325 zum Verbinden mit verschiedenen Stromsignalen konfiguriert. Wenn beispielsweise eine Leistungsspannung (z. B. VDD) an die Stromleitungen 315 angelegt wird, sind die Stromleitungen 325 geerdet. Wenn im Gegensatz dazu eine Leistungsspannung (z. B. VDD) an die Stromleitungen 325 angelegt wird, sind die Stromleitungen 315 geerdet.
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In der zweiten Zelle 20_6 sind die Stromleitungen 315_1 und 315_2 an der unteren bzw. oberen Seite der zweiten Zelle 20_6 angeordnet, und die Stromleitung 325_1 ist zwischen den Stromleitungen 315_1 und 315_2 angeordnet. Darüber hinaus sind in der zweiten Zelle 20_5 die Stromleitungen 315_2 und 315_3 an der unteren bzw. oberen Seite der zweiten Zelle 20_5 angeordnet, und die Stromleitung 325_2 ist zwischen den Stromleitungen 315_2 und 315_3 angeordnet. In einer solchen Ausführungsform ist ein Mittenabstand der Stromleitungen 315 gleich einem Mittenabstand der Stromleitungen 325. Zum Beispiel ist ein Abstand zwischen den Stromleitungen 315_1 und 315_2 gleich der Zellenhöhe H2, und ein Abstand zwischen den Stromleitungen 325_1 und 325_2 ist ebenfalls gleich der Zellenhöhe H2. Außerdem ist in der zweiten Zelle 20_6 ein Abstand zwischen der Stromleitung 315_1 und der Stromleitung 325_1 und ein Abstand zwischen der Stromleitung 325_1 und der Stromleitung 315_2 halb so groß wie die Zellenhöhe H2, d. h. gleich der Zellenhöhe H4. In ähnlicher Weise ist in der zweiten Zelle 20_5 ein Abstand zwischen der Stromleitung 315_2 und der Stromleitung 325_2 und ein Abstand zwischen der Stromleitung 325_2 und der Stromleitung 315_3 halb so groß wie die Zellenhöhe H2.
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In 4B sind die Stromleitungen 310 und 320 und die Stromleitungen 315 und 325 in derselben Metallschicht ausgebildet. Darüber hinaus haben die Stromleitungen 310 und 320 und die Stromleitungen 315 und 325 die gleiche Breite in Y-Richtung. In einigen Ausführungsformen unterscheidet sich die Breite der Stromleitungen 310 und 320 von der Breite der Stromleitungen 315 und 325.
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Es sollte beachtet werden, dass die Konfiguration und Anordnung der Stromleitungen 310 und 320 und der Stromleitungen 315 und 325 als Beispiel verwendet wird und die Erfindung nicht einschränkt. Nimmt man die ersten Zellen 10_5 und 10_6 als Beispiel, sind in einigen Ausführungsformen mehrere Stromleitungen 320 zwischen zwei benachbarten Stromleitungen 310 angeordnet, oder mehrere Stromleitungen 310 sind zwischen zwei benachbarten Stromleitungen 320 angeordnet. In einigen Ausführungsformen ist die Stromleitung 310 nicht gleich weit von den beiden benachbarten Stromleitungen 320 entfernt. In einigen Ausführungsformen sind die Stromleitungen 310 und 320 in unterschiedlichen Schichten ausgebildet. Beispielsweise sind die Stromleitungen 310 in einer ersten Metallschicht ausgebildet, und die Stromleitungen 320 sind in einer zweiten Metallschicht über oder unter der ersten Metallschicht ausgebildet. Darüber hinaus können, müssen die Stromleitungen 310 der ersten Metallschicht die Stromleitungen 320 der zweiten Metallschicht aber nicht überlagern.
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In jeder Vorrichtungseinheit 15 sind mehrere Transistoren in einem aktiven Bereich 350 zwischen der unteren Stromleitung (z. B. 310_1) und der mittleren Stromleitung (z. B. 320_1) ausgebildet, und mehrere Transistoren sind in einem aktiven Bereich 355 zwischen der mittleren Stromleitung (z. B. 320_1) und der oberen Stromleitung (z. B. 310_2) ausgebildet. In jeder Vorrichtungseinheit 25 sind mehrere Transistoren in einem aktiven Bereich 360 zwischen der unteren Stromleitung (z. B. 315_1) und der mittleren Stromleitung (z. B. 325_1) ausgebildet, und mehrere Transistoren sind in einem aktiven Bereich 365 zwischen der mittleren Stromleitung (z. B. 325_1) und der oberen Stromleitung (z. B. 315_2) ausgebildet. In einigen Ausführungsformen sind die Transistoren FinFETs und die Finnenbreite der Transistoren im Vorrichtungsbereich 230 ist größer als die Finnenbreite der Transistoren im Vorrichtungsbereich 210.
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In jeder der ersten Zellen 10_5 und 10_6 sind mehrere Metallleitungen 330, die sich in X-Richtung erstrecken, über den Transistoren der Vorrichtungseinheiten 15 ausgebildet. Darüber hinaus sind in jeder der zweiten Zellen 20_5 und 20_6 mehrere Metallleitungen 340, die sich in X-Richtung erstrecken, über den Transistoren der Vorrichtungseinheiten 25 ausgebildet. In 4B sind die Metallleitungen 330 und 340 in derselben Metallschicht ausgebildet. Darüber hinaus weisen die Metallleitungen 330 im Vorrichtungsbereich 210 und die Metallleitungen 340 im Vorrichtungsbereich 230 unterschiedliche Metallbreiten auf. Beispielsweise ist eine Metallbreite MW3 der Metallleitung 330 in der ersten Zelle 10_5 kleiner als eine Metallbreite MW4 der Metallleitung 340 in der zweiten Zelle 20_5. Darüber hinaus unterscheidet sich der Leitungs-Mittenabstand MP1 der Metallleitungen 330 von dem Leitungs-Mittenabstand MP2 der Metallleitungen 340. Zum Beispiel ist der Leitungs-Mittenabstand MP1 kleiner als der Leitungs-Mittenabstand MP2, d. h. MP1 < MP2.
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5 ist ein vereinfachtes Diagramm, das ein Zellenarray 100B mit hybrider Zellenhöhe gemäß einigen Ausführungsformen der Erfindung zeigt. Das Zellenarray 100B weist die ersten Zellen 10_1 bis 10_6, die in der ersten Spalte COL1 angeordnet sind, und die zweiten Zellen 20_1 bis 20_6 auf, die in der zweiten Spalte COL2 angeordnet sind, die an die erste Spalte COL1 angrenzt. Wie oben beschrieben, ist die Zellenhöhe H1 der ersten Zellen 10_1 bis 10_6 kleiner als die Zellenhöhe H2 der zweiten Zellen 20_1 bis 20_6.
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Das Zellenarray 100B weist eine Arrayhöhe H_LCM1 auf, die gleich der Arrayhöhe H_LCM1 des Zellenarrays 100A in 3 ist. Verglichen mit dem Zellenarray 100A von 3 sind in dem Zellenarray 100B von 5 die dritten Zellen 30_1 und 30_2 mit der Zellenhöhe H3 in der Mitte der ersten Spalte COL1 angeordnet und die vierte Zelle 40 mit der Zellenhöhe H4 ist in der Mitte der zweiten Spalte COL2 angeordnet. Somit weist das Zellenarray 100B eine symmetrische Konfiguration im Layout entlang der Linie A-AA auf. Mit anderen Worten sind die Routing-Einheiten 17 und die Vorrichtungseinheiten 15 der ersten Zellen 10_1 und 10_6 entlang der Linie A-AA gespiegelt, die Routing-Einheiten 17 und die Vorrichtungseinheiten 15 der ersten Zellen 10_2 und 10_5 sind entlang der Linie A-AA gespiegelt, und die Routing-Einheiten 17 und die Vorrichtungseinheiten 15 der ersten Zellen 10_3 und 10_4 sind entlang der Linie A-AA gespiegelt. In ähnlicher Weise sind die Vorrichtungseinheiten 25 der zweiten Zellen 20_1 und 20_6 entlang der Linie A-AA gespiegelt, die Vorrichtungseinheiten 25 der zweiten Zellen 20_2 und 20_5 sind entlang der Linie A-AA gespiegelt und die Vorrichtungseinheiten 25 der zweiten Zellen 20_3 und 20_4 sind entlang der Linie A-AA gespiegelt.
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In einigen Ausführungsformen sind eine einzige Stromleitung 310 und eine einzige Stromleitung 320 an der unteren und der oberen Seite der dritten Zellen 30_1 bzw. 30_2 angeordnet. Außerdem ist ein Abstand zwischen den Stromleitungen 310 und 320 gleich der Zellenhöhe H3, d. h. halb so groß wie die Zellenhöhe H1. In ähnlicher Weise sind eine einzige Stromleitung 315 und eine einzige Stromleitung 325 an der unteren bzw. oberen Seite der vierten Zelle 40 angeordnet. Außerdem ist ein Abstand zwischen den Stromleitungen 315 und 325 gleich der Zellenhöhe H4, d. h. halb so groß wie die Zellenhöhe H2.
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In dem Zellenarray 100A von 3 weist die Routing-Einheit 17 in jeder der ersten Zellen 10_1 bis 10_6 aufgrund der asymmetrischen Anordnung der ersten Zellen 10 und der zweiten Zellen 20 eine eigene Layoutkonfiguration auf. Verglichen mit dem Zellenarray 100A von 3 weist das Zellenarray 100B von 5 eine symmetrische Anordnung der ersten Zellen 10 und der zweiten Zellen 20 entlang der Linie A-AA auf, wodurch Layoutkosten und Prozesskomplexität verringert werden.
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6 ist ein vereinfachtes Diagramm, das ein Zellenarray 100C mit hybrider Zellenhöhe gemäß einigen Ausführungsformen der Erfindung zeigt. Das Zellenarray 100C weist die ersten Zellen 10_1 bis 10_6, die in der ersten Spalte COL1 angeordnet sind, und die zweiten Zellen 20_1 bis 20_6 auf, die in der zweiten Spalte COL2 angeordnet sind, die an die erste Spalte COL1 angrenzt. Wie oben beschrieben, ist die Zellenhöhe H1 der ersten Zellen 10_1 bis 10_6 kleiner als die Zellenhöhe H2 der zweiten Zellen 20_1 bis 20_6.
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In 6 ähnelt die Konfiguration des Zellenarrays 100C der Konfiguration des Zellenarrays 100B in 5. Der Unterschied zwischen dem Zellenarray 100C von 6 und dem Zellenarray 100B von 5 besteht darin, dass die dritten Zellen 30_1 und 30_2 mit der Zellenhöhe H3 durch eine fünfte Zelle 50 mit der Zellenhöhe H1 ersetzt sind. Darüber hinaus weist das Zellenarray 100C eine symmetrische Anordnung im Layout entlang der Linie B-BB auf. Mit anderen Worten sind die ersten Zellen 10_1 und 10_6 entlang der Linie B-BB gespiegelt, die ersten Zellen 10_2 und 10_5 sind entlang der Linie B-BB gespiegelt und die ersten Zellen 10_3 und 10_4 sind entlang der Linie B-BB gespiegelt. In ähnlicher Weise sind die zweiten Zellen 20_1 und 20_6 entlang der Linie B-BB gespiegelt, die zweiten Zellen 20_2 und 20_5 sind entlang der Linie B-BB gespiegelt und die zweiten Zellen 20_3 und 20_4 sind entlang der Linie B-BB gespiegelt.
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Die fünfte Zelle 50 ist zum Ausführen einer Funktion konfiguriert, die sich von der ersten Funktion der ersten Zelle 10 und der zweiten Funktion der zweiten Zelle 20 unterscheidet. In einigen Ausführungsformen ist die fünfte Zelle 50 eine Dummy-Zelle oder eine Schutzringzelle. In einigen Ausführungsformen ist die fünfte Zelle 50 zum Ausführen einer bestimmten Funktion einer bestimmten Schaltung konfiguriert, die sich von einer Schaltung unterscheidet, die die ersten Zellen 10_1 bis 10_6 und die zweiten Zellen 20_1 bis 20_6 aufweisen.
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In einigen Ausführungsformen sind doppelte Stromleitungen 310 an der unteren und oberen Seite der fünften Zelle 50 angeordnet, und eine Stromleitung 320 ist zwischen den doppelten Stromleitungen 310 angeordnet. Ferner ist ein Abstand von jeder Stromleitung 310 zu der Stromleitung 320 halb so groß wie die Zellenhöhe H1.
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7 ist ein vereinfachtes Diagramm, das ein Zellenarray 100D mit hybrider Zellenhöhe gemäß einigen Ausführungsformen der Erfindung zeigt. Das Zellenarray 100D weist die ersten Zellen 10_1 bis 10_6, die in der ersten Spalte COL1 angeordnet sind, und die zweiten Zellen 20_1 bis 20_6 auf, die in der zweiten Spalte COL2 angeordnet sind, die an die erste Spalte COL1 angrenzt. Wie oben beschrieben, ist die Zellenhöhe H1 der ersten Zellen 10_1 bis 10_6 kleiner als die Zellenhöhe H2 der zweiten Zellen 20_1 bis 20_6.
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In 7 ähnelt die Konfiguration des Zellenarrays 100D der Konfiguration des Zellenarrays 100B in 5. Der Unterschied zwischen dem Zellenarray 100D von 7 und dem Zellenarray 100B von 5 besteht darin, dass die dritten Zellen 30_1 und 30_2 mit der Zellenhöhe H3 nicht in der Mitte der ersten Spalte COL1 angeordnet sind. In der ersten Spalte COL1 ist die dritte Zelle 30_1 zwischen den ersten Zellen 10_2 und 10_3 eingefügt, und die dritte Zelle 30_2 ist zwischen den ersten Zellen 10_4 und 10_5 eingefügt. In ähnlicher Weise weist das Zellenarray 100D eine symmetrische Konfiguration im Layout entlang der Linie C-CC auf. Mit anderen Worten sind die ersten Zellen 10_1 und 10_6 entlang der Linie C-CC gespiegelt, die ersten Zellen 10_2 und 10_5 sind entlang der Linie C-CC gespiegelt und die ersten Zellen 10_3 und 10_4 sind entlang der Linie C-CC gespiegelt. In ähnlicher Weise sind die zweiten Zellen 20_1 und 20_6 entlang der Linie B-BB gespiegelt, die zweiten Zellen 20_2 und 20_5 sind entlang der Linie B-BB gespiegelt und die zweiten Zellen 20_3 und 20_4 sind entlang der Linie B-BB gespiegelt.
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In einigen Ausführungsformen ist in der ersten Spalte COL1 die dritte Zelle 30_1 zwischen den ersten Zellen 10_1 und 10_2 eingefügt, und die dritte Zelle 30_2 ist zwischen den ersten Zellen 10_5 und 10_6 eingefügt.
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8 ist ein vereinfachtes Diagramm, das ein Zellenarray 400A mit hybrider Zellenhöhe gemäß einigen Ausführungsformen der Erfindung zeigt. Das Zellenarray 400A weist sechste Zellen 60, die in der ersten Spalte COL1 angeordnet sind, und siebte Zellen 70 auf, die in der zweiten Spalte COL2 angeordnet sind, die an die erste Spalte COL1 angrenzt. In solchen Ausführungsformen ist die Zellenhöhe H5 der sechsten Zellen 60 kleiner als die Zellenhöhe H6 der siebten Zellen 70. Darüber hinaus unterscheidet sich der Finnen-Mittenabstand der Finnen in der sechsten Zelle 60 von dem Finnen-Mittenabstand der Finnen in der siebten Zelle 70. Zum Beispiel ist der Finnen-Mittenabstand der sechsten Zellen 60 kleiner als der Finnen-Mittenabstand der siebten Zellen 70. In einigen Ausführungsformen liegt die Zellenhöhe H5 im Bereich von ungefähr 130 nm bis ungefähr 410 nm, und die Zellenhöhe H6 liegt im Bereich von ungefähr 280 nm bis ungefähr 420 nm.
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In 8 weist das Zellenarray 400A eine Arrayhöhe H_LCM2 auf, und die Arrayhöhe H_LCM2 wird durch die Zellenhöhe H5 und die Zellenhöhe H6 bestimmt. In einigen Ausführungsformen ist die Arrayhöhe H_LCM2 das kleinste gemeinsame Vielfache (LCM bzw. KGV) der Zellenhöhe H5 und der Zellenhöhe H6. In einigen Ausführungsformen ist die Arrayhöhe H_LCM2 ein Vielfaches des KGV der Zellenhöhe H5 und der Zellenhöhe H6.
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In dem Zellenarray 400A sind die sechsten Zellen 60 Kernvorrichtungen, die zum Ausführen einer dritten Funktion konfiguriert sind. Außerdem haben die sechsten Zellen 60 dieselbe Schaltungskonfiguration. In ähnlicher Weise sind die siebten Zellen 70 Eingabe/Ausgabe-Vorrichtungen (E/A-Vorrichtungen), die zum Ausführen einer vierten Funktion konfiguriert sind. Außerdem haben die siebten Zellen 70 dieselbe Schaltungskonfiguration.
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Jede sechste Zelle 60 in der ersten Spalte COL1 entspricht einer jeweiligen siebten Zelle 70 in der zweiten Spalte COL2, und jede sechste Zelle 60 ist mit der jeweiligen siebten Zelle 70 verbunden und steht in Kontakt mit dieser, so dass sie in Reaktion auf ein Eingangssignal die dritte Funktion und die vierte Funktion so ausführen, dass ein Ausgangssignal bereitgestellt wird. Somit werden die Ausgangssignale OUT1 bis OUT13 über die unterschiedlichen Signalwege in dem Zellenarray 400A gemäß den Eingangssignalen IN1 bis IN13 erhalten.
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In dem Zellenarray 400A können in der Arrayhöhe H_LCM2 13 siebte Zellen 70 untergebracht werden, so dass keine zusätzlichen Zellen in die zweite Spalte COL2 eingefügt werden müssen. Damit die Anzahl der siebten Zellen 70 erreicht wird, die in der zweiten Spalte COL2 platziert werden können, sind nur 13 sechste Zellen 60 in der ersten Spalte COL1 angeordnet. Daher ist eine achte Zelle 80 mit der Zellenhöhe H5 in die erste Spalte COL1 eingefügt.
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Im Zellenarray 400A fungiert die achte Zelle 80 in der ersten Spalte COL1 als Füllzelle. Somit ist in der ersten Spalte COL1 keine Lücke (d. h. kein leerer Raum) vorhanden, wodurch DRC-Verletzungen durch den leeren Raum vermieden werden.
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9 ist ein Flussdiagramm eines Verfahrens zum Bereitstellen eines Zellenarrays mit hybrider Zellenhöhe gemäß einer Ausführungsform der Erfindung, wobei das Verfahren von 9 von einem Computer ausgeführt wird, der in der Lage ist, ein elektronisches Design-Automatisierungswerkzeug (EDA-Werkzeug) zu betreiben.
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Zuerst werden in Schritt S510 die unterschiedlichen Zellenhöhen von Zellen erhalten, die in dem Zellenarray angeordnet werden sollen, beispielsweise die Zellenhöhe H1 der ersten Zellen 10, die Zellenhöhe H2 der zweiten Zellen 20, die Zellenhöhe H5 der sechsten Zellen 60 und die Höhe H6 der siebten Zellen 70.
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In Schritt S520 wird eine Arrayhöhe des Zellenarrays gemäß den in Schritt S510 erhaltenen Zellenhöhen erhalten. In einigen Ausführungsformen ist die Arrayhöhe das kleinste gemeinsame Vielfache (KGV) der verschiedenen Zellenhöhen. In einigen Ausführungsformen ist die Arrayhöhe H_LCM1 ein Vielfaches des KGV der verschiedenen Zellenhöhen. In einigen Ausführungsformen ist die Arrayhöhe H_LCM1 ein ganzzahliges Vielfaches des KGV der verschiedenen Zellenhöhen.
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In Schritt S530 werden die Zellen mit einer maximalen Zellenhöhe in einer ersten Spalte des Zellenarrays angeordnet. Die in der ersten Spalte angeordneten Zellen haben dieselbe Schaltungskonfiguration, und die Zellen sind gleiche Vorrichtungen, die zum Ausführen der gleichen Funktion konfiguriert sind. Hiermit wird die Anzahl von Zellen mit der maximalen Zellenhöhe bestimmt, die in der ersten Spalte angeordnet werden. Wenn die Arrayhöhe kein ganzzahliges Vielfaches der maximalen Zellenhöhe ist, werden eine oder mehrere zusätzliche Zellen in die erste Spalte eingefügt, um DRC-Verletzungen durch leeren Raum zu vermeiden. Wie oben beschrieben, kann die zusätzliche Zelle eine Dummy-Zelle, eine Schutzringzelle oder eine Zelle einer anderen Schaltung sein.
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In Schritt S540 werden die Zellen mit anderen Zellenhöhen in anderen Spalten des Zellenarrays angeordnet. Beispielsweise werden Zellen mit einer ersten Zellenhöhe in einer zweiten Spalte des Zellenarrays angeordnet, und die erste Zellenhöhe unterscheidet sich von der maximalen Zellenhöhe. Es sollte beachtet werden, dass die Anzahl der Zellen mit der ersten Zellenhöhe in der zweiten Spalte gleich der Anzahl der Zellen mit der maximalen Zellenhöhe in der ersten Spalte ist. In einigen Ausführungsformen werden Zellen mit einer zweiten Zellenhöhe in einer dritten Spalte des Zellenarrays angeordnet, und die zweite Zellenhöhe unterscheidet sich von der maximalen Zellenhöhe und der ersten Zellenhöhe. Darüber hinaus ist die Anzahl der Zellen mit der zweiten Zellenhöhe in der zweiten Spalte gleich der Anzahl der Zellen mit der maximalen Zellenhöhe in der ersten Spalte. Wenn, wie oben beschrieben, die Arrayhöhe des Zellenarrays kein ganzzahliges Vielfaches der ersten oder zweiten Zellenhöhe ist, werden eine oder mehrere zusätzliche Zellen in die entsprechende Spalte eingefügt, um DRC-Verletzungen zu vermeiden, die durch leeren Raum verursacht werden.
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In Schritt S550 werden Interconnect-Strukturen zwischen den Zellen in verschiedenen Spalten bereitgestellt. In einigen Ausführungsformen werden die Interconnect-Strukturen in den jeweiligen Zellen mit einer kleineren Zellenhöhe als der maximalen Zellenhöhe angeordnet und in derselben Spalte angeordnet. Wie oben beschrieben, werden die Interconnect-Strukturen in den Routing-Einheiten 17 der jeweiligen Zellen angeordnet.
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Nachdem die Interconnect-Strukturen und die Zellen mit den verschiedenen Zellenhöhen in dem Zellenarray platziert wurden, kann das Zellenarray eine asymmetrische Konfiguration (z. B. in dem Zellenarray 100A von 3 und dem Zellenarray 400A von 8) oder eine symmetrische Konfiguration (z. B. in dem Zellenarray 100B von 5, dem Zellenarray 100C von 6 und dem Zellenarray 100D von 7) im Layout aufweisen.
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10 zeigt ein Computersystem 600 gemäß einer Ausführungsform der Erfindung. Das Computersystem 600 weist einen Computer 610, eine Anzeigevorrichtung 620 und eine Benutzereingabeschnittstelle 630 auf, wobei der Computer 610 einen Prozessor 640, Speicher 650 und eine Speichervorrichtung 660 aufweist. Der Computer 610 ist mit der Anzeigevorrichtung 620 und der Benutzereingabeschnittstelle 630 verbunden, wobei der Computer 610 in der Lage ist, ein elektronisches Design-Automatisierungswerkzeug (EDA-Werkzeug) zu betreiben. Darüber hinaus ist der Computer 610 in der Lage, Eingabeanweisungen oder Informationen (z. B. Zeitbeschränkungen, RTL-Code oder Schnittstelleninformationen der Speichervorrichtung) von der Benutzereingabeschnittstelle 630 zu empfangen und Simulationsergebnisse, das Layout des IC und der Blöcke oder Schaltungen des Layouts auf der Anzeigevorrichtung 620 anzuzeigen. In einigen Ausführungsformen ist die Anzeigevorrichtung 620 ein GUI für den Computer 610. Darüber hinaus können die Anzeigevorrichtung 620 und die Benutzereingabeschnittstelle 630 in dem Computer 610 implementiert sein. Die Benutzereingabeschnittstelle 630 kann eine Tastatur, eine Maus usw. sein. In dem Computer 610 kann die Speichervorrichtung 660 die Betriebssysteme (OSs), Anwendungen, Informationen (z. B. Schaltungsfunktionsinformationen und leistungsbezogene Informationen) und Daten speichern, die von den Anwendungen benötigte Eingaben und/oder von den Anwendungen erzeugte Ausgaben enthalten. Der Prozessor 640 des Computers 610 kann eine oder mehrere Vorgänge (entweder automatisch oder mit Benutzereingabe) in jedem Verfahren ausführen, das in dieser Offenbarung implizit oder explizit beschrieben ist. Während eines Vorgangs kann der Prozessor 640 beispielsweise die Anwendungen der Speichervorrichtung 660 in den Speicher 650 laden, und dann können die Anwendungen vom Benutzer verwendet werden, um eine Platzierung, einen Floor Plan und/oder ein physisches Layout für ein Schaltungsdesign (z. B. das Zellenarray mit hybrider Zellenhöhe) zu erzeugen, anzuzeigen und/oder zu bearbeiten.
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Die in dieser Offenbarung beschriebenen Datenstrukturen und Codes können teilweise oder vollständig auf einem computerlesbaren Speichermedium und/oder einem Hardwaremodul und/oder einer Hardwarevorrichtung gespeichert werden. Ein computerlesbares Speichermedium kann aus flüchtigem Speicher, nichtflüchtigem Speicher, magnetischen und optischen Speichereinrichtungen wie Plattenlaufwerken, Magnetbändern, CDs (Compact Discs), DVDs (Digital Versatile Discs bzw. Digital Video Discs) oder anderen Medien bestehen, die jetzt bekannt sind oder später entwickelt werden und die Code und/oder Daten speichern können, ist aber nicht darauf beschränkt. Beispiele von Hardwaremodulen oder -einheiten, die in dieser Offenbarung beschrieben werden, weisen, sind aber nicht beschränkt auf, anwendungsspezifische integrierte Schaltungen (ASICs), Fieldprogrammable Gate Arrays (FPGAs), dedizierte oder gemeinsam genutzte Prozessoren und/oder andere Hardwaremodule oder -einheiten auf, die bekannt sind oder später entwickelt werden.
