DE4327652C2

DE4327652C2 - Integrierte Halbleiterschaltungsvorrichtung und Verfahren zum Entwerfen einer integrierten Halbleiterschaltungsvorrichtung

Info

Publication number: DE4327652C2
Application number: DE4327652A
Authority: DE
Inventors: Masatomi Okabe
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-08-26
Filing date: 1993-08-17
Publication date: 1997-01-16
Anticipated expiration: 2013-08-18
Also published as: US5602406A; DE4327652A1; JPH0677403A

Description

Die vorliegende Erfindung betrifft eine integrierte Halbleiter schaltungsvorrichtung und ein Verfahren zum Entwerfen einer inte grierten Halbleiterschaltungsvorrichtung.

Fig. 12 ist ein Flußdiagramm mit einem Beispiel eines Entwurfs verfahrens für integrierte Halbleiterschaltungsvor richtungen. Im allgemeinen werden bei teilweise anwenderspezi fischen Verfahren unter Benutzung von Gate-Arrays standardisierte Verfahren benutzt, und die Entwurfsprozeduren werden im wesentlichen automatisch mit Hilfe von Computern durchgeführt. Beispielsweise werden für Gate-Arrays Substrate mit Basiszellen, wie gleichmä ßig angeordneten Transistoren, vorab hergestellt (Master-Chips), und nur die Verbindungsprozedur wird mit Hilfe von CAD (Computer Aided Design = computerunterstützter Entwurf) durchgeführt, durch freies Layout von Verbindungs mustern, für eine anwenderspezifische Anpassung innerhalb kurzer Zeit.

Fig. 13 zeigt ein Beispiel eines CAD-Systems, das für den oben beschriebenen Entwurfsablauf benutzt wird. Dieses System wurde für SOG (Sea of Gates) entwickelt. In Fig. 13 be schreiben T1-T11 verschiedene Arten von Werkzeugen. Simulation, Verifizierung, Datenkonversion, Layout werden automatisch durch diese Werkzeuge auf der Basis von in einer integrierten Datenbank enthaltenen Daten durchgeführt.

Zuerst werden Informationen, wie die von einem Nutzer bereitge stellte Logik-Schaltbilder und Zeitablaufdiagramme als Design daten (Entwurfsdaten) in die Datenbank des CAD-Systems eingege ben (Schritt S1), mit den logischen Eingabewerkzeugen T1 und T2 (Schritt S2).

Dann wird die logische Verifizierung mit dem logischen Simula tionswerkzeug T4 durchgeführt, unter Benutzung eines aus den Zeitablaufdiagrammen erzeugten Testmusters, um die Korrektheit der vom Benutzer vorgegebenen Logikschaltungen zu verifizieren (Schritt S3). Wenn das System nicht normal arbeitet (NG), wird das Design (Entwurf) modifiziert. Wenn andererseits ein normaler Betrieb bestätigt wird, wird eine Zeitablaufverifizie rung (Timing-Verifizierung) weiter durchgeführt, mit dem Timing-Verifizierungswerkzeug T5 unter Benutzung von virtuellen Ver bindungslängen (Schritt S4). Wenn die Timing-Verifizierung vollständig ist, schreitet die Verarbeitung mit dem Schritt zum Plazieren und Verbinden von Zellen auf einem ausgewählten Master-Chip fort. Das Plazieren und Verbinden wird automatisch durch das Layout-Werkzeug T11 durchgeführt, wobei Bibliotheken von verschiedenen Arten von Zellen in die Entwurfs-Datenbank DB1 eingegeben worden sind (Schritt S5). Im Fall von Gate-Arrays können Verbindungen nicht immer vollständig durch automatisches Plazieren und automatische Leitungsführung realisiert werden, wenn die Ausnutzungsrate von Gates des Master-Chip hoch ist, da die Chipgröße festliegt. Dann können Daten betreffend die Leitungsführung und die gestalterische Arbeit von Hand mit dem "Conversational Art Work-Editor" modifiziert werden. Wenn die automatische Plazierung und Leitungsführung beendet ist, sind die Verbindungslängen präzise festgelegt (Schritt S6), und eine Timing-Verifizierung wird unter Benutzung von diesen realisiert (Schritt S7). Wenn ein Fehler als Ergebnis der ab schließenden Verifizierung des Betriebs-Timing auftritt, können die Logikschaltung oder das Zeitablaufdiagramm verändert werden. Wenn anschließend ein normaler Betrieb in der Timing-Verifizie rung bestätigt wird, wird der Entwurf in ein tatsächliches Mu ster umgesetzt, und eine Maske zum Bilden von Verbindungen wird unter Benutzung von diesem erzeugt (Schritt S8). Das Test muster, das aus den von dem Benutzer vorgegebenen Zeitablauf diagrammen erzeugt wird, wird für die Logik- und Timing-Verifi zierung benutzt, und wird auch in ein Format für eine Testvor richtung konvertiert, zum Testen von integrierten Halbleiter schaltungsvorrichtungen, unter Benutzung des Testerzeugungs werkzeuges T6 (Schritt S9). Über den Verbin dungsbildungsprozeß mit Hilfe der Masken hergestellte Wafer werden mit dem Testmuster getestet, und die Prozedur erzeugt fertige Produkte. In Fig. 12 stellen die gestrichelten Linien das CAD-System und die Benutzerbeziehungen zum CAD-System dar.

Nachfolgend wird das automatische Plazieren und die automatische Leitungsführung (routing) im Detail unter Bezug auf die Fig. 14 bis 24 beschrieben. Fig. 14 ist eine Draufsicht mit einem Beispiel des Aufbaus eines Master-Chip, der ausgewählt wird, nachdem die Timing-Verifizierung (Schritt S4), in Fig. 12 ge zeigt, beendet ist. In der Figur bezeichnet das Bezugszeichen 50 ein Master-Chip eines Gate-Array LSI, 52 bezeichnet I/O-Puffer bereiche am Rand (Peripherie) des LSI zum Eingeben/Ausgeben von Signalen, 53 bezeichnet einen internen Gatterbereich (Gate- Bereich), in welchem interne Gatter (Gates) angeordnet sind, bezeichnet Vor-Treiberzellen, einschließlich Vor-Treibern zum Ausgeben von Taktsignalen, die um den internen Gate-Bereich 53 herum bereitgestellt werden, und 55 bezeichnet Haupt-Treiber zellen, die Haupt-Treiber umfassen, zum Ausgeben und Verteilen von Taktsignalen zum internen Gate-Bereich 53, die um den in ternen Gate-Bereich 53 herum vorgesehen sind. Der interne Gate-Bereich 53 kann in eine Mehrzahl von Einheitsflächen aufgeteilte werden, und eine derartige Einheitsfläche ist in Fig. 15 ge zeigt. Fig. 15 ist eine vergrößerte Draufsicht eines Einheits bereichs Ar2. In der Figur bezeichnet das Referenzzeichen 2 Gateelektroden von PMOS-Transistoren, 2a bezeichnet eine N⁺-Diffusionsschicht, die eine Reihe von PMOS-Transistoren bildet, 3 bezeichnet Gateelektroden von NMOS-Transistoren, und 3a be zeichnet eine P⁺-Diffusionsschicht, die eine Reihe von NMOS-Tran sistoren bildet. Der Pfeil in der oberen linken Seite der Figur bezeichnet eine Einheit einer Basiszelle.

Nachfolgend zeigen die Fig. 16 und 17 Zellen ("slice cells") zum Realisieren des Anlegens von zweiphasigen Taktsi gnalen an den internen Gate-Bereich 53. Fig. 16 zeigt eine Zel le, die zum Bilden einer Taktleitung zum Anlegen eines ersten Taktsignals CLKA benutzt wird, und Fig. 17 zeigt eine Zelle, die zum Bilden einer Taktleitung zum Anlegen eines zweiten Taktsignals CLKB benutzt wird. In Fig. 16 bezeichnet 60 eine Zelle ("slice cell") mit einer Taktleitung ("clock ring"), 62 bezeichnet eine Vor-Treiber-Eingabeleitung zum Bereitstellen von Taktsi gnalen CLKA, die von außen angelegt wurden, an Eingänge von Vor-Treibern, 63 bezeichnet eine Vor-Treiber-Ausgabeleitung zum An legen von Ausgängen der Vor-Treiber an Eingabeanschlüsse von Haupttreibern, und 64A und 64B bezeichnen Haupt-Treiber-Ausga beleitungen zum Anlegen von Ausgängen der Haupt-Treiber an den Taktring. Das Layout dieser Verbindungen gestattet eine Auswahl, wieviele Vor-Treiber und Haupt-Treiber zum Anlegen der ersten Taktsignale CLKA vorgesehen sind. 61a-61c und 65a, 65b bezeich nen die Taktleitung bildende Al-Leitungen. 61a-61c stellen Al-Ver bindungen einer zweiten Schicht dar, und 65a, 65b stellen Al- Verbindungen einer ersten Schicht dar. Die Takt leitungen sind auf diesen Aufbau nicht beschränkt. Beispielsweise können vier oder mehr Al-Leitungen in der zweiten Schicht vor gesehen sein, obwohl drei Al-Leitungen der zweiten Schicht in dieser Zelle geschaffen sind. Das heißt, Zellen können gemäß verschiedenen Anwendungsgebieten vorbereitet werden. Auf dieselbe Weise bezeichnet in Fig. 17 ein Bezugszei chen 70 eine Zelle mit einer Taktleitung zum Anlegen von zweiten Taktsignalen CLKB, 72 bezeichnet eine Vor-Treiber-Ein gabeleitung zum Anlegen von Taktsignalen CLKB, die von außen angelegt würden, an Eingänge von Vor-Treibern, 73 bezeichnet eine Vor-Treiber-Ausgabeleitung zum Anlegen von Ausgängen der Vor-Treiber an Eingabeanschlüsse von Haupttreibern, und 74A und 74B bezeichnen Haupt-Treiber-Ausgabeleitungen zum Bereitstellen von Ausgabesignalen der Haupt-Treiber an die Taktleitung. Bei die sem Aufbau werden Ausgänge von drei Vor-Treibern gemeinsam an Eingänge von drei Haupt-Treibern angelegt.

Fig. 18 zeigt den in Fig. 14 gezeigten Master-Chip und die dar auf plazierten Zellen aus Fig. 16 und 17. Wie aus Fig. 18 zu ersehen ist, sind, da die Taktleitung zum Anlegen der ersten Taktsignale CLKA aus Fig. 16 und die Taktleitung zum Anlegen der zweiten Taktsignale CLKB aus Fig. 17 eine verschiedene Größe aufweisen, die Taktsignalleitungen nicht in derselben einander überlappenden Verbindungsschicht gebildet. Die Taktleitungen sind im Umfangsbereich des internen Gate-Bereichs 53 gebildet, und die Taktsignalleitungen 61a und 71a sind ebenfalls im mittleren Be reich des Gate-Bereichs gebildet. Dieser Aufbau kann das Auf treten einer Taktverzerrung (clock skew) unterdrücken. Ferner können Verbindungen leicht hergestellt werden, so daß Zwei- Phasen-Taktsignale effektiv an den internen Gate-Bereich 53 aus dessen Umfangsbereich angelegt werden können.

Folglich werden Basis-Makrozellen zum Realisieren der gewünsch ten Funktionen plaziert und miteinander verbunden. Um nachfol gend die Beschreibung zu vereinfachen, wird eine Beschreibung am Beispiel der Beziehung zwischen dem zweiten Taktsignal CLKB und den Makrozellen vorgenommen. Fig. 19 zeigt einen Master-Chip mit VDD-Spannungsversorgungsleitungen 76a-78a und GND-Versorgungs leitungen (Erdleitungen) 76b-78b, mit der in Fig. 17 gezeigten Slice-Zelle. Fig. 20 zeigt eine Basis-Makrozelle. In Fig. 20 bezeichnet das Bezugszeichen 4 eine VDD-Versorgungsspannungs leitung zum Anlegen eines Potentials VDD, und 5 bezeichnet eine GND-Versorgungsleitung zum Anlegen eines GND-Potentials (Erde). Die VDD-Versorgungsspannungsleitung 4 ist in einem Endbereich der Zelle parallel mit der Reihe von Gate-Elektroden 2 der PMOS-Transistoren vorgesehen, die entlang eine Linie angeordnet sind, und die. GND-Versorgungsleitung 5 ist im anderen Endbereich der Zelle parallel mit der Reihe von Gate-Elektroden 3 der NMOS-Tran sistoren vorgesehen, die entlang einer Linie angeordnet sind.

Fig. 21 zeigt den in Fig. 19 gezeigten Master-Chip und die in Fig. 20 gezeigten Basismakrozellen, oder die Basismakrozellen mit den darin geschaffenen Verbindungen, die auf dem Master-Chip plaziert sind.

Nachdem die Lagen der Taktleitungen und der Takttreiberzellen, wie Vor-Treiberzellen und Haupt-Treiberzellen, festgelegt wurden, werden Positionierungen von internen Zellen zeilen, d. h. Zeilen, in welche Zeilen des internen Gate-Berei ches 53 der Makrozellen plaziert werden sollen, festgelegt. Beispielsweise werden bei der integrierten Halbleiterschal tungsvorrichtung aus Fig. 21 die Makrozellen in die zweite Zei le, die fünfte Zeile und die achte Zeile plaziert. Die Makro zellen können in sequentielle Schaltungen 35a, die das Anlegen der zweiten Taktsignale CLKB benötigen, und Kombinationsschal tungen 36a eingeteilt werden, die nicht das Anlegen von Taktsi gnalen benötigen. Mit den darin plazierten Makrozellen werden die VDD-Versorgungsspannungsleitung 4 und die GND-Versorgungs spannungsleitung 5 nicht in Bereichen der internen Zellenzeilen verbunden, wo keine Makrozellen vorliegen, und die VDD-Versor gungsspannungsleitung 4 und die GND-Versorgungsspannungsleitung 5 werden in Bereichen angeschlossen, wo die Makrozellen in einer Zeile verbunden sind. Nachdem die Plazierung von Makrozellen in die internen Zellenzeilen fertiggestellt ist, werden Makrozellen mit nur den Versorgungsleitungen 4 und 5 auf individuelle in terne Zellenzeilen plaziert und mit den Versorgungsleitungen 4 und 5 in den internen Zellenzeilen verbunden, wo die internen Zellen vom linken zum rechten Ende des internen Gate-Bereiches 53 angeordnet sind. Fig. 22 zeigt derartige plazierte Makrozel len. Eine Fläche Ar3 in Fig. 22 besitzt keine Transistorverbin dung und dient daher nicht als aktive Schaltung. Allerdings existieren die Versorgungsspannungsleitungen 4 und 5 in dieser Fläche, und daher sind die Versorgungsspannungsleitungen 4 und 5 in dieser internen Versorgungsleitung von der Versorgungsspan nungsleitung 78a am linken Ende entlang bis hin zur Versor gungsspannungsleitung 77a am rechten Ende entlang des gesamten Weges verbunden.

Anschließend wird eine Bestimmung dahingehend vorgenommen, ob die Signalleitungen in Verbindungsflächen gezogen werden sollen, wo keine Makrozellen existieren, und Al-Verbindungen der ersten Schicht werden geschaffen zum Verteilen von Taktsignalen von der Taktleitung zu betreffenden Makrozellen. Fig. 23 zeigt den Master-Chip mit darin geschaffenen Verbindungen für die zweiten Takt signale CLKB. In Fig. 23 bezeichnet 6 Taktsignalleitungen der Al-Verbindungen der ersten Schicht, 38 bezeichnet Taktsignal leitungen von Al-Verbindungen der zweiten Schicht, und 39 be zeichnet durchgehende Löcher zum Verbinden der Al-Leitungen der zweiten Schicht 71a-71c, die die Taktleitung bilden, mit den Taktsignal leitungen 6.

Schließlich werden Verbindungen für normale Signale anders als die Taktsignalleitungen plaziert. Dies ist in Fig. 24 gezeigt. In Fig. 24 bezeichnet das Bezugszeichen 40 Signalleitungen. Das Plazieren von Signalleitungen 40 wird unter Benutzung von Ver bindungsflächen im internen Gate-Bereich 53 realisiert, die nicht Zellenzeilen mit darin liegenden Makrozellen sind. Bei spielsweise werden in Flächen Ar4 und Ar5 im internen Gate- Bereich 53 die Signalleitung 40 und die Taktsignalleitung 6 parallel und in einem beträchtlichen Abstand plaziert.

Bekannte integrierte Halbleiterschaltungsvor richtungen sind wie oben beschrieben aufgebaut. Bei einem der artigen Aufbau kann beispielsweise Übersprechen ("cross-talk", gegenseitige Beeinflussung) zwischen der Signalleitung 40 und der Taktsignalleitung 6 in den Flächen Ar4 und Ar5 durch die Kapazität zwischen den Verbindungen entstehen. In den letzten Jahren, mit der Entwicklung zu immer dünneren und feineren Strukturen von integrierten Halbleiterschaltungsvorrichtungen steigen die durch gegenseitige Beeinflussung zwischen den Ver bindungen bewirkten Probleme an. Wenn ein Normalsignal mit einem auf der Taktsignalleitung 6 fortschreitenden Taktsignal CLKB gemischt wird, entsteht Rauschen. Wenn andererseits das auf der Taktsignalleitung 6 fortschreitende Taktsignal CLKB in ein auf der Signalleitung 40 laufendes normales Signal eingemischt wird, tritt es als Rauschen auf. Um dieses Problem zu lösen, ist es not wendig, im wesentlichen das Layout der Taktsignalleitung 6 und der Signalleitung 40 so zu wählen, daß diese nicht zueinander parallellaufen. Mit automatischer Plazierung und Leitungsfüh rung (routing) im CAD-System ist es schwierig, ein Layout so durchzuführen, daß Taktsignalleitungen und Normalleitungen zu einander nicht parallel verlaufen. Folglich werden Eingriffe von Hand (Modifikationen) in Bereichen notwendig, bei denen derar tiges Übersprechen dicht auftritt, um derartiges Rauschen zu verringern, was zu einem zeitaufwendigem Entwurf führt. Daher führte dies zu dem Nachteil, daß der Entwurf von Gate-Arrays nicht im mer in der gewünschten kurzen Zeit durchgeführt werden konnte.

Aufgabe der Erfindung ist es daher, eine integrierte Halbleiterschal tungsvorrichtung und ein Entwurfsverfahren für eine integrierte Halbleiterschaltungsvorrichtung zu schaffen, bei denen durch automatisches Plazieren und automatische Leitungsführung derartiges störendes Rauschen verringert ist, und bei denen die Ent wurfszeit verkürzt werden kann.

Die Aufgabe wird durch die integrierte Halbleiterschaltungsvor richtung nach dem Patentanspruch 1 und das Entwurfsverfahren nach dem Patentanspruch 19 gelöst.

Vorteilhafte Weiterbildungen sind in den Unteransprüchen be schrieben.

Wenn bei der integrierten Halbleiterschaltungsvorrichtung die Makrozellen automatisch plaziert und verdrahtet werden, wird die in der Makrozelle vorgesehene Taktsignalleitung durch die Ver sorgungsspannungsleitungen vom Äußeren der Makrozelle abge schirmt, so daß eine Koppelkapazität der Taktleitung und einer Signalleitung klein ist, selbst wenn eine beliebige Signallei tung danach in einem Verbindungsbereich geschaffen wird, und daher ist das Erzeugen von Übersprechen unwahrscheinlich. Daher kann bei der integrierten Halbleiterschaltungsvorrichtung Rau schen durch gegenseitige Beeinflussung (Interference-Rauschen) zwischen Taktsignalen und anderen Signalen verringert werden, was zu Betrieb mit hoher Geschwindigkeit und stabilen Bedingun gen führt.

Im Ergebnis kann eine integrierte Halbleiterschaltungsvorrich tung erhalten werden, die für einen stabilen Betrieb mit hohem Signalspannungsabstand geeignet ist und bezüglich einer Änderung des Versorgungsspannungspotentials in den Versorgungsspannungs leitungen unempfindlich ist.

Dabei wird die Taktsignalleitung durch Versorgungsspannungs leitungen auf niedrigem Potential (niedrige Potentialseite) ab geschirmt, so daß Rauschen durch Spannungsänderungen in den Versorgungsspannungsleitungen nicht mit Wahrscheinlichkeit erzeugt wird.

Mit anderen Worten kann beim Schritt des Plazierens und Verdrahtens der Makrozelle die Taktsignalleitung automatisch plaziert und verdrahtet werden, wobei sie von anderen Signal leitungen abgeschirmt ist, und dies mit dem herkömmlichen CAD-System.

Im Ergebnis kann eine integrierte Halbleiterschaltungsvorrich tung, die für einen stabilen Betrieb mit hohem Rauschspannungs abstand geeignet ist, innerhalb eines kurzen Zeitraums entworfen werden.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein Schema des Aufbaus einer Basis-Makrozelle einer Ausführungsform;

Fig. 2 ein Schaubild des Aufbaus der Basis-Makrozelle der Ausführungsform gemäß Fig. 1;

Fig. 3 ein weiteres Schema des Aufbaus der Basis-Makrozelle der Ausführungsform;

Fig. 4 ein weiteres Schema des Aufbaus der Basis-Makrozelle der Ausführungsform;

Fig. 5 eine Darstellung einer Zelle, die in der Ausführungsform benutzt wird;

Fig. 6 ein Konzeptdiagramm der Zelle, die in der Ausführungsform benutzt wird;

Fig. 7 ein Konzeptdiagramin einer integrierten Halbleiter schaltungsvorrichtung zum Illustrieren der in den Fig. 5 und 6 gezeigten, auf einem Master-Chip plazierten Zelle;

Fig. 8 ein Konzeptdiagramm einer integrierten Schaltungsvor richtung zum Darstellen des in Fig. 7 gezeigten Master-Chip, der zusätzlich mit Versorgungsspannungsleitungen versehen ist;

Fig. 9 ein Konzeptdiagramm einer integrierten Halbleiter schaltungsvorrichtung mit dem in Fig. 8 gezeigten Master-Chip, der ferner mit Makrozellen versehen ist;

Fig. 10 ein Konzeptdiagramm einer integrierten Halbleiter schaltungsvorrichtung mit dem in Fig. 9 gezeigten Master-Chip, der ferner mit Versorgungsspannungslei tungen und Taktsignalleitungen der internen Zellzeilen versehen ist;

Fig. 11 ein Konzeptdiagramm einer integrierten Halbleiter schaltungsvorrichtung mit dem in Fig. 10 gezeigten Master-Chip, der ferner mit Signalleitungen versehen ist;

Fig. 12 ein Flußdiagramm mit dem Ablauf von Entwurfsprozeduren für Gate-Arrays;

Fig. 13 ein Blockschaltbild des Aufbaus eines CAD-Systems zum Durchführen des Entwurfs von Gate-Arrays;

Fig. 14 ein Konzeptdiagramm mit einem Beispiel des Aufbaus eines Master-Chip;

Fig. 15 ein Schaubild des Aufbaus eines internen Gate-Bereichs des in Fig. 14 gezeigten Master-Chip;

Fig. 16 ein Konzeptschaltbild einer Zelle, die beim herkömmlichen Entwurf von integrierten Halbleiter schaltungsvorrichtungen benutzt wird;

Fig. 17 ein Konzeptdiagramm von Zellen, die beim herkömmlichen Entwurf von integrierten Halbleiter schaltungsvorrichtungen benutzt werden;

Fig. 18 ein Konzeptdiagramm einer integrierten Halbleiter schaltungsvorrichtung, das die in den Fig. 16 und 17 gezeigten Zellen auf dem Master-Chip plaziert darstellt;

Fig. 19 ein Konzeptdiagramm einer integrierten Halbleiter schaltungsvorrichtung mit dem in Fig. 18 gezeigten Master-Chip, der zusätzlich mit Versorgungsspannungs leitungen versehen ist;

Fig. 20 ein Konzeptdiagramm des Aufbaus einer herkömmlichen Basis-Makrozelle;

Fig. 21 ein Konzeptdiagramm einer integrierten Halbleiter schaltungsvorrichtung mit dem in Fig. 19 gezeigten Master-Chip, der zusätzlich mit Basis-Makrozellen versehen ist;

Fig. 22 ein Konzeptdiagramm einer integrierten Halbleiter schaltungsvorrichtung zum Verdeutlichen des in Fig. 21 gezeigten Master-Chip, der zusätzlich mit Versorgungs spannungsleitungen für die internen Zellenzeilen ver sehen ist;

Fig. 23 ein Konzeptdiagramin einer integrierten Halbleiter schaltungsvorrichtung zum Verdeutlichen des in Fig. 22 gezeigten Master-Chip, der zusätzlich mit Taktsignal leitungen versehen ist;

Fig. 24 ein Konzeptdiagramm einer integrierten Halbleiter schaltungsvorrichtung mit dem in Fig. 23 gezeigten Master-Chip, der zusätzlich mit Signalleitungen verse hen ist;

Fig. 25 ein Konzeptdiagramm des Aufbaus einer Basis-Makrozelle gemäß einer Ausführungsform;

Fig. 26 ein Konzeptdiagramm des Aufbaus einer Basis-Makrozelle der Ausführungsform;

Fig. 27 ein Konzeptdiagramm einer Basis-Makrozelle der Ausführungsform;

Fig. 28 ein Konzeptdiagramm des Aufbaus einer Basis-Makrozelle gemäß der Ausführungsform; und

Fig. 29 ein Konzeptdiagramm des in Fig. 7 gezeigten Master-Chip, der mit Verbindungen einschließlich Signallei tungen versehen ist.

Nachfolgend wird eine Ausführungsform unter Bezug auf die Figuren dargestellt. Die Fig. 1, 2, 3 und 25 bis 28 sind Draufsichten mit dem Aufbau von Basis-Makrozellen gemäß der be vorzugten Ausführungsform. In Fig. 1 bezeichnet das Bezugszei chen 1a eine Basis-Makrozelle, 6a bezeichnet eine Taktsignal leitung, die in derselben Verbindungsschicht wie die Versor gungsspannungsleitungen 4 und 5 gebildet sind, 4a bezeichnet eine VDD-Versorgungsspannungsleitung, die zusammen mit der Ver sorgungsspannungsleitung 4 die Taktsignalleitung 6a zwischen sich führt, in einem auswärtigen Bereich der Basis-Makrozelle 1a, und die anderen Bezugszeichen bezeichnen entsprechende Teile in Fig. 20.

Fig. 2 ist ein Schaubild mit einer Basis-Makrozelle, bei der eine Taktsignalleitung zwischen GND-Versorgungsleitungen geführt wird, im Gegensatz zu Fig. 1. In Fig. 2 bezeichnet 1b eine Basis-Makrozelle, 5a bezeichnet eine GND-Versorgungsspannungs leitung, die außerhalb der Taktsignalleitung 6b gebildet ist und zusammen mit der GND-Versorgungsspannung 5 auf beiden Seiten der Taktsignalleitung 6b liegt, und weitere Bezugszeichen entspre chen denen aus Fig. 20.

Fig. 3 ist ein Schaubild mit einer Basis-Makrozelle, bei welcher zwei Taktsignalleitungen zwischen VDD-Versorgungsleitungen und zwischen GND-Versorgungsleitungen jeweils geführt werden, im Gegensatz zu Fig. 1 bzw. 2. In Fig. 3 bezeichnet 1c eine Basis-Makrozelle, 6a und 6b bezeichnen Taktsignalleitungen, die in derselben Verbindungsschicht wie die Versorgungsleitungen 4 und 5 gebildet sind, 4a bezeichnet eine VDD-Versorgungsleitung, die zusammen mit der Versorgungsleitung 4 auf beiden Seiten der Taktsignalleitung 6a liegt, in einem äußeren Bereich der Takt signalleitung 6a in der Basis-Makrozelle 1c, 5a bezeichnet eine GND-Versorgungsleitung, die zusammen mit der Versorgungsleitung 5 auf beiden Seiten-der Taktsignalleitung 6b liegt, in einem äußeren Bereich der Taktsignalleitung 6b der Basis-Makrozelle 1c, und die weiteren Bezugszeichen entsprechen denen aus Fig. 20.

Die Fig. 25 bis 27 zeigen Basis-Makrozellen, bei denen Takt signalleitungen zwischen VDD-Versorgungsleitungen bzw. GND-Ver sorgungsleitungen liegen. In den Fig. 25 bis 27 bezeichnen 1e-1g Basis-Makrozellen, 4a, 5a, 4b und 5b bezeichnen VDD-Ver sorgungsspannungsleitungen und GND-Versorgungsspannungsleitun gen, die die Taktsignalleitungen 6 zusammen mit der GND-Versor gungsspannung 5 umgebend gebildet sind, oder VDD-Versorgungs spannungsleitungen 4 in äußeren Bereichen der Basis-Makrozellen 1e-1g.

Fig. 28 ist ein Schaubild mit einem Beispiel, bei welchem ein Satz von Versorgungsspannungsleitungen zum Abschirmen einer Taktleitung miteinander in derselben Verbindungsschicht verbun den ist.

Nachfolgend wird ein Beispiel eines Verfahrens zum Anlegen von Taktsignalen an jeweilige Transistoren bei einer Makrozelle unter Bezug auf Fig. 4 dargestellt. In der Basis-Makrozelle 1 bezeichnet 7 Al-Leitungen einer zweiten Schicht, die senkrecht zu einer Versorgungsspannungsleitung 4, einer Taktsignalleitung 6 und dergleichen gebildet sind, die Verbindungen einer ersten Schicht sind. Die VDD-Versorgungsspannungsleitungen 4 und 4a und die Al-Leitung 7 der zweiten Schicht sind über Löcher 8 verbun den. Die Potentialwerte der VDD-Versorgungsspannungsleitungen 4 und 4a können daher dieselben sein, unabhängig von Einflußgrö ßen, wie Verbindungswiderständen. Die Taktsignalleitung 6 und die Al-Leitung 7 der zweiten Schicht, sowie die Al-Leitung 7 der zweiten Schicht und die Al-Leitung 9 der ersten Schicht sind über Löcher 8 verbunden. Die Al-Leitung 9 der ersten Schicht ist mit Gate-Elektroden 2 und 3 von Transistoren über Kontaktlöcher 10 verbunden. Auf diese Weise werden Taktsignale von der Takt signalleitung 6 an die Gate-Elektroden der Transistoren ange legt.

Nachfolgend wird unter Bezug auf die Fig. 5 bis 11 die auto matische Plazierung und Verdrahtung (Leitungsführung) unter Be nutzung von Makrozellen im Detail beschrieben. Ein Master-Chip entsprechend der bekannten integrierten Halbleiterschaltungs vorrichtung gemäß Fig. 14 wird benutzt. Die Fig. 5 und 6 zeigen Zellen ("slice cells") zum Realisieren des An legens von Zwei-Phasen-Taktsignalen an den internen Gatebereich des Master-Chip. Fig. 5 zeigt eine Zelle, die zum Bilden einer Taktleitung zum Anlegen eines ersten Taktsignals CLKB benutzt wird. Fig. 6 zeigt eine Zelle, die zum Bilden einer Taktleitung zum Anlegen eines zweiten Taktsignals CLKA benutzt wird. In den Fig. 5 und 6 bezeichnen 11 und 20 Zellen, 13 und 22 bezeichnen Vor-Treiber-Eingangsleitungen zum Übertragen von ex tern angelegten Taktsignalen CLKB und CLKA zu Eingängen von Vor-Treibern, 14 und 23 bezeichnen Vor-Treiber-Ausgangsleitungen zum Übertragen von Ausgangssignalen der Vor-Treiber an Eingabean schlüsse von Haupt-Treibern, und 15a, 15b, 24a und 24b bezeich nen Haupt-Treiber-Ausgabeleitungen zum Übertragen von Ausgangs signalen der Haupt-Treiber an Taktleitungen 12a-12c und 21a-21c bezeichnen Al-Leitungen der zweiten Schicht, die Taktleitungen bil den, und 16a-16b und 26a-26b bezeichnen Al-Leitungen der ersten Schicht, die Taktleitungen bilden. Die Zellen 11 und 20 unterscheiden sich von den in den Fig. 16 und 17 gezeigten Zellen dadurch, daß sie mit Versorgungsspannungslei tungen 18a-18c und Versorgungsleitungen 28a-28c versehen sind. Der Zweck im Vorsehen dieser Leitungen liegt darin, durch Ab schirmen ein Übersprechen ("cross-talk") zwischen den Taktsi gnalleitungen 12a-12c und 21a-21c und anderen Signalleitungen zu verhindern.

Fig. 7 zeigt die in Fig. 14 gezeigte Masterzelle mit den darauf plazierten Zellen aus den Fig. 5 und 6. In Fig. 7 ergibt sich, daß die Taktleitungen nicht überlappen, und genauso wenig überlappen die Versorgungsspannungsleitungen 18a-18c bzw. die Versorgungsspannungsleitungen 28a-28c mit den Taktleitungen in derselben Verbindungsschicht. Zwei-Phasen-Taktsignale- können unter Benutzung der Taktleitungen, die den bekannten entsprechen, angelegt werden, aber Versorgungsspannungsleitungen zum Ab schirmen können in den Zellen enthalten sein, wie in den Fig. 5 und 6 gezeigt.

Daraufhin werden die Basis-Makrozellen plaziert und verdrahtet, zum Realisieren der gewünschten Funktionen. Nachfolgend wird eine Beschreibung des Zusammenhangs zwischen ersten Taktsignalen CLKB und den Basis-Makrozellen vorgenommen, um die Beschreibung zu vereinfachen. Fig. 8 zeigt einen Master-Chip mit Versor gungsspannungsleitungen 31a-31c mit der darauf plazierten Zelle aus Fig. 5. Aus Gründen der Vereinfachung sind die GND-Versorgungsleitungen nicht gezeigt. Nachdem das Ver drahten (Leitungsführung) der Taktleitungs- und der Takttreiberzelle durchgeführt wird, wird eine Positionierung in internen Zell zeilen vorgenommen, das heißt, die Zeilen, in welchen Makrozel len vorzusehen sind. Bevor Signalleitungen erzeugt werden, wer den die VDD-Versorgungsspannungsleitungen 31a-31c der zweiten Schicht und die GND-Versorgungsleitungen 18a-18c der zweiten Schicht vorab plaziert, wie in Fig. 8 gezeigt. Flächen, in wel che Taktsignalleitungen 12a-12c, Versorgungsspannungsleitungen 31a-31c oder dergleichen zu plazieren sind, werden als Flächen behandelt, in welchen das Vorsehen von internen Gates und Ver sorgungsleitungen der zweiten Schicht durch das Verdrahtungs programm "verboten" ist, so daß das Plazieren von normalen Si gnalleitungen durch das Verdrahtungsprogramm nicht beeinträch tigt wird. Entsprechend werden die Plazierungsflächen der Takt signalleitungen 16a und 16b vorab vorgenommen, und die Flächen werden als Flächen betrachtet, für welche das Vorsehen von in ternen Zellen und Signalleitungen durch die erste Schicht ver boten ist, wodurch das Plazieren von normalen Signalleitungen nicht nachteilig beeinflußt wird.

Fig. 9 zeigt den Master-Chip aus Fig. 8 mit den in Fig. 1 ge zeigten Basis-Makrozellen, oder mit Makrozellen, die vorgegebene Funktionen aufweisen, und die entsprechend plaziert worden sind. In der Figur zeigt das Bezugszeichen 35 eine sogenannte "se quentielle Schaltung", die das Anlegen des ersten Taktsignals CLKB benötigt, und 36 bezeichnet eine sogenannte "Kombinations schaltung", die nicht das Anlegen von Taktsignalen benötigt. Wenn die Makrozellen plaziert sind, ist die Plazierung der Ver sorgungsspannungsleitungen 4, 5 und der Taktsignalleitungen 6 fast beendet. Keine Makrozellen existieren allerdings in einigen Flächen in den internen Zellzeilen, wo die Versorgungsspan nungsleitungen 4 und 5 und die Taktsignalleitungen 6 nicht ver bunden sind. Um Verbindungen in den Flächen herzustellen, wo Makrozellen nicht in einer Linie verbunden sind, werden Makro zellen, die nur Versorgungsspannungsleitungen 4 und 5 und Takt signalleitungen 6 aufweisen, die sich vom linken Ende zum rech ten Ende des internen Gatebereichs 53 erstrecken, in jeweilige Makrozellzeilen plaziert, zum Verbinden der Versorgungsspan nungsleitungen 4, 5 und der Taktsignalleitungen 6 der internen Zellzeilen vom linken zum rechten Ende. In Fig. 10 sind derar tige Makrozellen vorgesehen. Beispielsweise weist die Fläche Ar1 in Fig. 10 keine Verbindung von Transistoren auf und dient nicht als aktive Schaltung, aber Versorgungsspannungsleitungen 4, 5 und eine Taktsignalleitung 6 existieren in dieser Fläche. Folg lich sind die Versorgungsspannungsleitungen 4, 5 und die Takt signalleitung 6 in der internen Zellzeile von der Versorgungs spannungsleitung 31a am linken Ende zur Versorgungsspannungs leitung 31b am rechten Ende ohne Unterbrechung verbunden. Zu diesem Zeitpunkt werden Verbindungen mit den Taktsignalleitungen 6 über zweite Al-Leitungen 38, und Verbindungen zwischen den Taktsignalleitungen 6 und der Taktleitung über durchgehende Löcher 39 simultan eingerichtet. Es wird darauf verwiesen, daß die Al-Leitungen 38 der zweiten Schicht mit der kürzesten Entfernung verbunden sind, da sie alle in den sequentiellen Schaltungen 35 verbunden sind.

Die Basis-Makrozellen existieren als Einträge "Bibliothek" in der Datenbank DB1, wie in Fig. 13 gezeigt, und das Layout wird unter Benutzung des Layout-Werkzeugs T11 für SOG durchgeführt. Zu diesem Zeitpunkt wird eine Taktverzerrung ebenfalls ge steuert.

Schließlich werden Verbindungen für normale Signale, die keine Taktsignalleitungen sind, hergestellt. Bei dem Schaubild aus Fig. 11 sind Signalleitungen, die keine Taktsignalleitungen sind, geschaffen. In der Figur werden Signalleitung 40, die in den Verbindungsflächen vorgesehen sind, parallel mit den Takt signalleitungen 6 über lange Entfernungen in den Flächen Ar6 und Ar7 geschaffen, sind allerdings durch die Versorgungsleitungen 4a abgeschirmt. Daher sind die Koppelkapazitäten zwischen Takt signalleitungen 6 und normalen Signalleitungen 40 sehr klein, was die Möglichkeit des Auftretens von Übersprechen verringert.

Bei der oben beschriebenen bevorzugten Ausführungsform wird die Plazierung und Verdrahtung (Leitungsführung) unter Benutzung der in Fig. 1 gezeigten Makrozellen 1a durchgeführt, oder derselben Art von Makrozellen als Basis-Makrozellen. Allerdings können die Basis-Makrozellen 1b-1h aus den Fig. 2, 3, 25 und 26 als Basis-Makrozellen benutzt werden, oder sie können in gemischter Form auf einem Master-Chip benutzt werden.

Bei der Benutzung der oben beschriebenen Basis-Makrozellen 1a-1g tritt beispielsweise eine Änderung im Potential von Versor gungsspannungsleitungen auf, wie eine Erzeugung von Rauschim pulsen von etwa 1 V entsprechend dem Schalten einer Schaltung in einem LSI, wie einer CMOS-Schaltung. Beispielsweise bei einer CMOS-Schaltung, wenn ein Ausgang dieser Schaltung sich von "L" auf "H" ändert, werden negative Rauschimpulse hauptsächlich auf VDD-Versorgungsspannungsleitungen erzeugt, und wenn sich der Ausgang von "H" auf "L" ändert, werden positive Rauschimpulse hauptsächlich auf GND-Versorgungsspannungsleitungen erzeugt. Wenn daher beispielsweise hauptsächlich Flip-Flop-Schaltungen vom positiven kantengetriggerten Typ (flankengetriggerten Typ) oder Verriegelungsschaltungen vom Hochaktivierungstyp benutzt werden, ist es vorteilhaft, derartige Arten von Basis-Makrozel len 1a zu benutzen, bei welchen Abschirmungen durch VDD-Versor gungsspannungsleitungen bewirkt werden, mit einer niedrigeren Wahrscheinlichkeit des Erzeugens von positiven Triggerimpulsen, wie in Fig. 11 gezeigt. Andererseits ist es vorteilhaft, derar tige Typen als Basis-Makrozellen 1b zu benutzen, wobei die Ab schirmungen durch GND-Versorgungsspannungsleitungen bewirkt werden, auf welchen negative Triggerimpulse nicht leicht erzeugt werden, wie in Fig. 29 gezeigt, wenn hauptsächlich Flip-Flop-Schal tungen vom negativen kantengetriggerten Typ (flankenge triggerten Typ), Verriegelungsschaltungen vom niedrigen Akti vierungstyp oder dergleichen benutzt werden.

Claims

1. Integrierte Halbleiterschaltungsvorrichtung, die durch auto matisches Plazieren und Verdrahten von mindestens einem Teil von Makrozellen (1, 1a, 1b, 1c) mit jeweils einer Mehrzahl von logischen Elementen mittels eines CAD-Systems gebildet wird, und die eine mit voneinander verschiedenen angelegten Versorgungspotentialen (VDD, GND) betriebene Schaltung sowie eine in Synchronisation mit einem Taktsignal (CLKA, CLKB) betriebene Schaltung aufweist, wobei die Makrozelle aufweist:
eine in einer betreffenden Verbindungsschicht von Mehrschicht-Ver bindungen gebildete Taktsignalleitung (6, 6a, 6b) zum Übertragen des Taktsignals, und
mindestens eine Gruppe von Versorgungsleitungen (4, 5) zum Anlegen der Versorgungspotentiale (VDD, GND), die benachbart der Taktsignalleitung auf beiden Seiten der Taktsignalleitung in der betreffenden Verbindungsschicht gebildet sind, wobei eine Versorgungsleitung zwischen der Taktsignalleitung und der Mehrzahl von logischen Elementen ein Spannungspotential von hohem Pegel aufweist.

2. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Gruppe von Versorgungsspannungsleitungen (4, 5) Versorgungsspannungsleitungen desselben Spannungsversorgungspotentials (VDD, GND) aufweist.

3. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß Potentiale der Gruppe von Versorgungsspannungsleitungen (4, 4a, 4b) ein Spannungsversorgungspotential (VDD) von hohem Pegel aufweisen.

4. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 3, gekennzeichnet durch eine Schaltung, die betrieben wird, wenn ein eingegebenes Signal sich von einem niedrigen auf einen hohen Pegel ändert.

5. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 4, gekennzeichnet durch eine Schaltung, die betrieben wird, wenn ein eingegebenes Signal einen hohen Pegel aufweist.

6. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Potentiale der Gruppe von Ver sorgungsleitungen (5, 5a, 5b) Spannungsversorgungspotential auf niedrigem Potentialpegel (GND) aufweisen.

7. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 6, gekennzeichnet durch eine Schaltung, die betrieben wird, wenn ein eingegebenes Signal sich von einem hohen auf einen niedrigen Pegel ändert.

8. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 7, gekennzeichnet durch eine Schaltung, die betrieben wird, wenn ein eingegebenes Signal einen niedrigen Pegel aufweist.

9. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Makrozellen eine Makrozelle (1g) aufweisen, die eine Mehrzahl von Gruppen von Versorgungsspan nungsleitungen (4, 5a; 5, 4a) aufweisen, die benachbart der Taktsignalleitung auf beiden Seiten der Taktsignalleitung in der betreffenden Verbindungsschicht gebildet sind, zum Anlegen von Versorgungspotential (VDD, GND).

10. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß die Makrozellen eine Makrozelle (1) aufweisen, die eine Verbindungsschicht (7) aufweist, die in einer von der betreffenden Verbindungsschicht verschiedenen Verbindungsschicht gebildet ist, zum Verbinden der Gruppe von Versorgungsleitungen (4, 4a) miteinander.

11. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß die Makrozellen eine Makrozelle (1f) aufweisen, die eine Verbindung zum Verbinden der Gruppe von Versorgungsleitungen (4, 4a) miteinander aufweist und die in der betreffenden Verbindungsschicht gebildet ist.

12. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß die Gruppe von Versorgungsleitungen Versorgungsleitungen (4, 4a; 5, 5a) aufweist, deren Leitungs breiten untereinander verschieden sind.

13. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, daß die Makrozellen eine Makrozelle zum Erzeugen von Verbindungen in einem Gate-Array (53) aufweisen.

14. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 13, dadurch gekennzeichnet, daß das Gate-Array (53) ein Gate-Array mit CMOS-Transistoren ist.

15. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 13, dadurch gekennzeichnet, daß das Gate-Array (53) vom "Sea-of-Gates-(SOG)"-Typ ist.

16. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 15, dadurch gekennzeichnet, daß die Makrozellen eine Makrozelle (1) aufweisen, die eine Verbindung (7) aufweist, die in einer Schicht verschieden von der betreffenden Verbindungsschicht ge bildet ist und die die Taktsignalleitung (6) mit einer Gate-Elektrode (2, 3) verbindet.

17. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 13, dadurch gekennzeichnet, daß die Makrozellen eine Makrozelle aufweisen, die eine Taktsignalleitung (6) aufweist, wobei die Versorgungsleitungen parallel mit einer Zeile des Gate-Arrays (53) gebildet sind.

18. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 17, dadurch gekennzeichnet, daß eine Mehrzahl der Makrozellen in einer- Linie parallel mit einer Zeile des Gate-Arrays (53) ange ordnet sind.

19. Verfahren zum Entwerfen einer integrierten Halbleiterschal tungsvorrichtung nach Anspruch 1, wobei der Entwurf über ein CAD-System ausgeführt wird, mit den Schritten:

(a) einem Schritt zum Vorbereiten einer Makrozelle (1, 1a, 1b, 1c) mit einer Mehrzahl von logischen Elementen mit einer in einer betreffenden Verbindungsschicht von Mehrschicht-Ver bindungen gebildeten Taktsignalleitung (6, 6a, 6b) und einer Gruppe von Versorgungsleitungen (4, 5), die benachbart der Taktsignalleitung auf beiden Seiten der Taktsignalleitung in der betreffenden Verbindungsschicht gebildet sind, und
(b) einem Schritt zum automatischen Plazieren und Verdrahten der Makrozelle.

20. Verfahren nach Anspruch 19, dadurch gekennzeichnet, daß der Schritt (a) zum Vorbereiten der Makrozelle aufweist:

(c) einen Schritt (S1) zum Eingeben der Makrozelle in eine Datenbank des CAD-Systems.

21. Verfahren nach Anspruch 20, dadurch gekennzeichnet, daß der Schritt (b) (S5) zum automati schen Plazieren und Verdrahten der Makrozelle aufweist:

(d) einen Schritt zum Bestimmen einer Zellenzeile, in welche die Makrozelle plaziert wird.

22. Verfahren nach Anspruch 21, dadurch gekennzeichnet, daß der Schritt (b) (S5) zum automati schen Plazieren und Verdrahten der Makrozelle aufweist:

(e) einen Schritt zum Plazieren der Makrozelle in die Zellzeile.

23. Verfahren nach Anspruch 22, dadurch gekennzeichnet, daß der Schritt (a) zum Vorbereiten der Makrozelle aufweist:

(f) einen Schritt zum Eingeben einer Makrozelle in die Daten bank, die nur die in der betreffenden Verbindungsschicht ge bildete Taktsignalleitung (6) aufweist, sowie eine Gruppe von Versorgungsleitungen (4, 5), die benachbart der Taktsignalleitung auf beiden Seiten derselben in der betreffenden Verbindungsschicht gebildet sind.

24. Verfahren nach Anspruch 23, dadurch gekennzeichnet, daß der Schritt (b) (S5) zum automati schen Plazieren und Verdrahten der Makrozelle aufweist:

(g) einen Schritt zum Plazieren der im Schritt (f) eingegebenen Makrozelle in die Zellzeile.

25. Verfahren nach Anspruch 24, gekennzeichnet durch

(h) einen Schritt zum Erzeugen einer Taktleitung (12a-12c, 21a-21c; 16a-16b; 26a-26b), die in einer Verbindungsschicht ver schieden von der betreffenden Verbindungsschicht gebildet ist und mit einem Takttreiber verbunden ist, zum Bereitstellen des Taktsignals (CLKA, CLKB) an die Taktsignalleitung.

26. Verfahren nach Anspruch 25, gekennzeichnet durch

(i) einen Schritt zum Verbinden der Taktsignalleitung (6) und der Taktleitung (12a-12c; 21a-21c; 16a-16b; 26a-26b) über ein durchgehendes Loch.

27. Verfahren nach Anspruch 26, gekennzeichnet durch

(j) einen Schritt zum Verbinden einer Steuerelektrode (2, 3) eines Transistors und der Taktsignalleitung (6) zum Anlegen des Taktsignals (CLKA, CLKB) an den Transistor.

28. Verfahren nach Anspruch 27, gekennzeichnet durch

(k) einen Schritt zum automatischen Plazieren und Verdrahten einer normalen Signalleitung (40) unter Benutzung einer Fläche außerhalb der Zellzeile.

29. Verfahren nach Anspruch 28, gekennzeichnet durch

(l) einen Schritt zum Bestimmen von Verbindungslängen der Takt signalleitung (6) und der normalen Signalleitung (40) und zum Durchführen einer Zeitablauf-Verifizierung (S7) der integrierten Halbleiterschaltungsvorrichtung unter Benutzung der Verbindungslängen.