DE3630388C2 - - Google Patents

Description

Die Erfindung betrifft eine programmierbare logische Anordnung gemäß dem Oberbegriff des Anspruchs 1.

Eine derartige programmierbare logische Anordnung (PLA) ist aus US-Z "IBM Technical Disclosure Bulletin", Vol. 24, No. 5, October 1981, S. 2424 u. 2425 bekannt. Dabei verlaufen die Eingangsleitungen parallel zu den Spalten der PLA und verbinden jeweils die Gateelektroden der Transistoren einer Spalte miteinander. Die Ausgangsleitungen sind zeilenparallel, d. h. rechtwinklig zu den Eingangsleitungen, angeordnet. Auf­ grund dieser versetzten Anordnung ist es nicht möglich, mehre­ re Logikmatrizen auf einem Halbleiterbaustein platzsparend anzuordnen, da einerseits eine aufwendige Verdrahtung er­ forderlich ist und andererseits zwangsläufig Lücken zwischen Logikmatrizenpaaren entstehen.

Dementsprechend liegt der Erfindung die Aufgabe zugrunde, eine programmierbare logische Anordnung zu schaffen, bei der die Packungsdichte einer integrierten Halbleiterschal­ tung erhöht ist und die Verdrahtungen vereinfacht sind.

Die Lösung dieser Aufgabe erfolgt durch die im Patent­ anspruch 1 angegebenen Merkmale. Die Unteransprüche be­ treffen vorteilhafte Ausgestaltungen der Erfindung.

Da sich bei der erfindungsgemäßen Einrichtung die Eingangs- und Ausgangsleitungen der Logikmatrizen in dieselbe Rich­ tung erstrecken, können die Logikmatrizen in einfacher Wei­ se linear hintereinandergeschaltet und platzsparend auf der Chipfläche angeordnet werden, so daß der Schaltungs­ aufwand vermindert und die Packungsdichte erhöht ist.

Ausführungsformen der Erfindung werden anhand der Zeichnungen erläutert.

Fig. 1 ist ein Blockdiagramm, das die Anordnung einer konventionellen PLA zeigt.

Fig. 2A ist eine schematische Darstellung einer Spalten­ einheit einer PLA gemäß einer ersten Ausführungsform der Erfindung.

Fig. 2B ist ein Ersatzschaltplan der in Fig. 2A gezeigten Spalteneinheit.

Fig. 3 ist ein Schaltplan einer PLA aus drei Spalten­ einheiten der ersten Ausführungsform.

Fig. 4 ist eine schematische Darstellung einer Ausfüh­ rungsform einer integrierten Halbleiterschaltung aus einer Anzahl von PLA's der Fig. 3.

Fig. 5A ist eine Plandarstellung einer Spalteneinheit gemäß einer zweiten Ausführungsform der vorliegenden Er­ findung.

Fig. 5B ist ein Ersatzschaltplan der in Fig. 5A darge­ stellten Spalteneinheit.

Fig. 6 ist ein Schaltplan einer PLA aus drei Spaltenein­ heiten der zweiten Ausführungsform; und

Fig. 7 ist ein Blockdiagramm einer Ausführungsform einer integrierten Halbleiterschaltung aus einer An­ ordnung von PLA's gemäß Fig. 6.

Fig. 1 ist ein Blockdiagramm zur Erläuterung der Struktur einer programmierbaren logischen Anordnung (im folgenden als PLA) bezeichnet, wie sie in konven­ tionellen integrierten Halbleiterschaltungen verwendet wird. Bezugnehmend auf Fig. 1 beinhaltet die PLA zum Beispiel zwei logische Matrizen, d. h. eine AND-Matrix 1 und eine OR-Matrix 2. Ein Eingangssignal 3 aus c Daten­ signalen wird den Zeilen der AND-Matrix 1 eingegeben. Die AND-Matrix 1 gibt d Produkttermsignale 4 in ihren Spal­ ten aus und gibt sie den Spalten der OR-Matrix 2 ein. Ein Ausgangssignal 5 aus e Datensignalen kann aus den Zeilen der OR-Matrix 2 erhalten werden.

Falls in einer konventionellen PLA die Größe der Schal­ tung sich in Abhängigkeit von der Anzahl der Eingaben c, der Anzahl der Produktterme d und der Anzahl der Aus­ gaben e ändert, so ändert sich ihre Form zweidimensional. Wenn eine Mehrzahl von PLA's auf einem Chip angeordnet sind, werden häufig Lücken zwischen ihnen ausgebildet, was folglich eine hohe Integration erschwert und zu komplexen Verbindungen von Eingabe-/Ausgabesignalleitungen und der Spannungsquelle führt.

Fig. 2A ist eine Plandarstellung einer Spalteneinheit, die aus einer MOSFET-Spalte 10, einem Lastelement 20 und einer MOSFET-Spalte 30 zusammengesetzt ist.

Fig. 2B zeigt die Ersatzschaltungen 10′, 20′ und 30′ der MOSFET-Spalte 10, des Lastelementes 20 bzw. der MOSFET-Spal­ te 30. Die MOSFET-Spalte 10, das Lastelement 20 und die MOSFET-Spalte 30 sind linear auf einem Substrat 200 an­ geordnet, so daß die vertikalen Mittellinien dieser Ele­ mente 10, 20 und 30 mit einer Linie 300 fluchten.

In der in Fig. 2A gezeigten MOSFET-Spalte 10 bezeichnen die Bezugszeichen 11 und 12 gemeinsame Polysilizium-Gate­ elektroden, 13 Kontaktfenster zum Anschluß der entspre­ chenden MOSFET's an die Verdrahtung, 14 eine gemeinsame Sourceelektrode mit einer Diffusionsschicht und 16 ₁ bis 16 _n und 17 ₁ bis 17 _n (n ist eine ganze Zahl) Drainelektroden der entsprechenden MOSFETs.

In dem in Fig. 2A gezeigten Lastelement 20 bezeichnen die Bezugszeichen 21, 22 und 23 Drainelektroden der ent­ sprechenden MOSFETs, 24 und 25 gemeinsame Polysilizium- Gateelektroden, 26 eine gemeinsame Sourceelektrode und 27 Verdrahtungskontaktfenster.

In der in Fig. 2A dargestellten MOSFET-Spalte 30 bezeich­ nen die Bezugszeichen 31 und 32 gemeinsame Polysilizium- Gateelektroden, 33 eine gemeinsame Sourceelektrode, 34 ₁ bis 34 _m und 35 ₁ bis 35 _m (m ist eine ganze Zahl) Drainelektroden der entsprechenden MOSFETs und 36 Verdrahtungskontaktfenster.

Die entsprechenden Bereiche der Fig. 2A sind durch die gleichen Bezugszeichen gekennzeichnet wie in dem Ersatz­ schaltplan der Fig. 2B.

Fig. 3 zeigt eine Ausführungsform der PLA, in welcher drei Spalteneinheiten, von denen jede aus einer vertikalen An­ ordnung der MOSFET-Spalten 10 und 30 und dem Lastelement 20 zusammengesetzt ist, parallel ausgerichtet sind und über eine Verdrahtung verbunden sind.

Bezugnehmend auf Fig. 3 bezeichnet das Bezugszeichen 60 eine AND-Matrix, 61 eine Lasteinheit und 62 eine OR-Matrix. Die Bezugszeichen 63 ₁ bis 63 ₆ bezeichnen Polysiliziumeingangs­ leitungen, 64 eine Anzahl von NMOSFETs, die eine logische Schaltung in der AND-Matrix 60 bilden, 65 ₁ bis 65 ₄ Produktterm­ leitungen, die aus einer ersten Aluminiumschicht, die mit den Drains der NMOSFETs 64 verbunden ist, gebildet werden, 66 ₁ bis 66 ₄ Kontaktfenster zum Verbinden der ersten und der zweiten Aluminiumschicht, 67 ₁ bis 67 ₄ Produkttermleitungen, die aus der zweiten Aluminiumschicht ge­ bildet werden, 68 Spannungsversorgungsklemmen, 69 ₁ bis 69 ₈ Lastelemente aus PMOSFETs, deren Gates geerdet sind, 70 ₁ bis 70 ₄ Polysiliziumeingangsleitungen für die OR-Matrix 62, 71 ₁ bis 71 ₄ Knoten zum Anschluß der Ausgangsleitungen (Pro­ dukttermleitungen) 67 ₁ bis 67 ₄ der AND-Matrix 60 an die ent­ sprechenden Eingangsleitungen 70 ₁ bis 70 ₄ der OR-Matrix 62, 72 NMOSFETs, die eine logische Schaltung in der OR-Matrix 62 ausbilden, 73 ₁ bis 73 ₄ Ausgangsleitungen, die aus der ersten Aluminiumschicht gebildet werden, die an die Drains der NMOSFETs 72 angeschlossen ist, 74 ₁ bis 74 ₄ Ausgangslei­ tungen, die aus der zweiten Aluminiumschicht gebildet sind und 75 ₁ bis 75 ₄ Kontaktfenster zum Anschluß der Ausgangsleitungen 73 ₁ bis 73 ₄ an die entsprechenden Ausgangsleitungen 71 ₁ bis 74 ₄. Es soll festgestellt werden, daß Fig. 3 dazu dient, die elektrischen Verbindungen auf­ zuzeigen und MOSFETs und Kontaktfenster, die getrennt von den Signalleitungen liegen, deshalb weggelassen wurden.

Fig. 4 ist eine Darstellung einer integrierten Halblei­ terschaltung, die eine Anzahl von PLA's verwendet. Bezug­ nehmend auf Fig. 4 bezeichnen die Bezugszeichen 80 ₁, 80 ₂ bzw. 80 ₃ Eingangsleitungen, die aus f, i bzw. l Leitungen ge­ bildet sind, 81, 82 und 83 AND-Matrizen, die an die Ein­ gangsleitungen 80 ₁, 80 ₂ bzw. 80 ₃ angeschlossen sind, 84 ₁, 84 ₂ und 84 ₃ Ausgangsleitungen (Produkttermleitungen) der AND-Matrizen 81, 82 und 83, die aus g, j bzw. m Leitungen zusammengesetzt sind, 85, 86 und 87 OR-Matrizen, die an die Produkttermleitungen 84 ₁, 84 ₂ bzw. 84 ₃ angeschlossen sind, 88 ₁, 88 ₂ und 88 ₃ Ausgangsleitungen der OR-Matrizen 85, 86 bzw. 87 bestehend aus h, k bzw. n Leitungen.

In Fig. 4 sind drei PLA's aneinander angrenzend angeordnet, und es kann so realisiert werden, daß die in Fig. 1 gezeig­ ten Spalteneinheiten parallel zu einander ausgerichtet werden und darauf zwei Aluminiumschichten ausgebildet wer­ den.

Wie oben beschrieben, sind die Spalteneinheiten, die je­ weils aus einer vertikalen Anordnung von MOSFET-Spalten gemäß der vorliegenden Erfindung gebildet sind, parallel zueinander ausgerichtet, um ein PLA mit gleichförmiger Höhe zu bilden. Aufgrund dessen kann, wenn ein LSI ge­ staltet wird, der eine große Anzahl von PLA's verwendet, die Anordnung vereinfacht werden und die zum Design be­ nötigte Zeit verkürzt werden. Bezüglich der Ausbildung von Lücken zwischen den PLA's können sie, selbst wenn die Anzahlen der Eingänge f, i und l der entsprechenden PLA's, wie in Fig. 4 gezeigt, voneinander verschieden sind, ausgerichtet werden, ohne Lücken zwischen ihnen auszubilden, wodurch die besetzte Fläche der PLA's auf dem IC-Chip redu­ ziert wird.

Zusätzlich können, da die Positionen der Spannungsversorgungs­ leitungen und der Taktleitungen standardisiert werden können, die Verbindung zwischen den PLA's einfach hergestellt werden.

Fig. 5A ist eine Plandarstellung einer Spalteneinheit gemäß einer anderen Ausführungsform der vorliegenden Erfindung. In Fig. 5A sind jedoch die Verdrahtungsbereiche nicht dargestellt.

In Fig. 5A weist ein Lastelement 100 zwei MOSFETs auf. Bezugs­ zeichen 102 bezeichnet eine gemeinsame Gateelektrode aus Poly­ silizium, 103 und 104 Drainelektroden der MOSFETs und 105 Kon­ taktfenster. Die Bezugszeichen 110, 120 und 130 bezeichnen MOSFET-Spalten, die die gleiche Anordnung haben und eine ge­ meinsame Sourceelektrode 106 aufweisen. In der MOSFET-Spalte 110 bezeichnen die Bezugszeichen 111 und 112 gemeinsame Polysilizium- Gateelektroden, 113 bis 118 Drainelektroden der MOSFETs und 119 Kontaktfenster. Die MOSFET-Spalten 120 und 130 haben die gleiche Anordnung wie die MOSFET-Spalte 110. In einem Last­ element 140 bezeichnen die Bezugszeichen 141 und 142 Drainelek­ troden, 143 eine gemeinsame Gateelektrode, 144 eine gemein­ same Sourceelektrode und 145 Kontaktfenster.

Das Lastelement 100, die MOSFET-Spalten 110, 120 und 130, die über die gemeinsame Sourceelektrode 106 verbunden sind und das Lastelement 140 sind vertikal auf einer Mittellinie 500 ausgerichtet und bilden auf diese Wei­ se eine Spalteneinheit.

Fig. 5B zeigt die Ersatzschaltungen 100′, 110′, 120′, 130′ und 140′, die dem Lastelement 100, den MOSFET-Spal­ ten 110, 120 und 130 und dem Lastelement 140 entsprechen.

Fig. 6 zeigt eine Ausführungsform einer PLA, in welcher drei der oben beschriebenen Spalteneinheiten parallel zuein­ ander ausgerichtet sind. Bezugnehmend auf Fig. 6 bezeichnet das Bezugszeichen 160 eine Lasteinheit, 161 und 162 AND- Matrixen, 163 eine OR-Matrix, 164 eine Lasteinheit, 165 ₁ bis 165 ₆ Polysilizium-Eingangsleitungen, 166 Spannungs­ versorgungsklemmen und 167 Lastelemente aus P-MOSFETs, deren Gates geerdet sind.

In den AND-Matrizen 161 und 162 bezeichnen die Bezugs­ zeichen 168 ₁ bis 168 ₆ Produkttermleitungen, die aus einer zweiten Aluminiumschicht gebildet sind, 169 ₁ bis 169 ₃ Pro­ dukttermleitungen, die aus einer ersten Aluminiumschicht gebildet sind, 170 NMOSFETs, die eine logische Schaltung in der AND-Matrix 161 und 162 bilden, 171 ₁ bis 171 ₆ Ver­ bindungsleitungen, die durch die erste Aluminiumschicht gebildet sind zum Verbinden der Eingangsleitungen der AND-Matrizen 161 und 162, 172 ₁ bis 172 ₆ Kontakt­ fenster zur Verbindung der Produkttermlei­ tungen 168 ₁ bis 168 ₆, die durch die zweite Aluminium­ schicht gebildet sind, mit den entsprechenden Produkt­ termleitungen 169 ₁ bis 169 ₆, die durch die erste Alu­ miniumschicht gebildet sind.

In der OR-Matrix 163 bezeichnen die Bezugszeichen 174 ₁ bis 174 ₆ Polysiliziumeingangsleitungen, 173 ₁ bis 173 ₆ Verbindungsleitungen, die durch die erste Aluminium­ schicht gebildet sind, zur Verbindung der Produktterm­ leitungen 168 ₁ bis 168 ₆, die den AND-Matrizen 161 und 162 gemein sind mit den entsprechenden Eingangsleitungen 174 ₁ bis 174 ₆ der OR-Matrix 163, 175 ₁ bis 175 ₃ Aus­ gangsleitungen, die durch die erste Aluminiumschicht gebildet sind, 176 eine Anzahl von NMOSFETs, die eine logische Schaltung in der OR-Matrix 163 bilden, 178 ₁ bis 178 ₃ Ausgangsleitungen der OR-Matrix 163, die durch die zweite Aluminiumschicht gebildet werden und 177 ₁ bis 177 ₃ Kontaktfenster zum Verbinden der Ausgangsleitungen 175 ₁ bis 175 ₃, die durch die erste Aluminiumschicht gebildet werden, mit den entsprechen­ den Ausgangsleitungen 178 ₁ bis 178 ₃, die durch die zweite Aluminiumschicht gebildet werden.

Das Bezugszeichen 179 bezeichnet Lastelemente der OR-Matrix, die aus PMOSFETs an der OR-Matrixseite gebildet sind, deren Gates geerdet sind und die an die Ausgangsleitungen 178 ₁ bis 178 ₃ angeschlossen sind. Es sollte festgestellt werden, daß Fig. 6 dazu dient, die elektrischen Verbindungen aufzuzeigen und MOSFETs und Kontaktfenster abseits der Si­ gnalleitungen deshalb weggelassen wurden.

Gemäß Fig. 7 bezeichnen die Bezugszeichen 181 und 182 AND-Matrizen und 184 und 185 OR-Matrizen. Bezugszei­ chen 181 ₁ und 181 ₂ bezeichnen Eingangsleitungen zu den AND-Matrizen 181 bzw. 182 aus p bzw. q Leitungen, 183 ₁ und 183 ₂ Eingangsleitungen zu den OR-Matrizen 184 und 185, die r bzw. s Leitungen aufweisen und 186 ₁ und 186 ₂ Ausgangsleitungen der OR-Matrizen 184 und 185, die u bzw. v Leitungen aufweisen. Die integrierte Halblei­ terschaltung kann so ausgeführt werden, daß die in Fig. 5A dargestellten Spalteneinheiten parallel zu­ einander ausgerichtet werden und zwei Aluminiumschich­ ten darauf ausgebildet werden. In der in Fig. 7 darge­ stellten Schaltung ist in der linken PLA aus der AND-Ma­ trix 181 und der OR-Matrix 184 die horizontale Dimen­ sion der AND-Matrix 181 durch die Anzahl p der Ein­ gangsleitungen festgelegt, und die vertikale Dimen­ sion der AND-Matrix 181 und die horizontale Dimension der OR-Matrix 184 sind durch die Anzahl r der Produkt­ termleitungen festgelegt, und die vertikale Dimension der OR-Matrix 184 ist durch die Anzahl u der Ausgangs­ leitungen festgelegt. Da die linke PLA eine kleine An­ zahl r von Produkttermleitungen und eine große Anzahl u von Ausgangsleitungen aufweist, ist die vertikale Dimen­ sion der AND-Matrix 181 klein, und die vertikale Dimen­ sion der OR-Matrix 184 ist groß. Andererseits ist in der rechten PLA die maximale horizontale Dimension durch die Anzahl q der Eingangsleitungen oder die Anzahl s der Produkttermleitungen festgelegt. Da jedoch die Anzahl s der Produkttermleitungen größer ist als die Anzahl v der Ausgangsleitungen, ist die vertikale Dimension der AND-Matrix 182 größer als die der OR-Matrix 185.

In den obigen Ausführungsformen wurde die PLA als Pseudo- CMOS-Schaltung unter Verwendung von NMOSs als AND- und OR-Matrizen und PMOSs als Lastelement beschrieben. Die gesamte Schaltung kann auch nur aus NMOS oder PMOS zusammen­ gesetzt werden und eine dynamische Schaltung sein, in der ein Taktsignal an das Gate des Lastelementes angeschlossen ist.

Gemäß der vorliegenden Erfindung, wie sie oben beschrieben wurde, werden Spalteneinheiten, in denen MOSFET-Spalten vertikal ausgerichtet sind, vertikal parallel zueinander ausgerichtet, um eine PLA mit einer gleichförmigen Dicke auszubilden. Aufgrund dessen kann, wenn ein LSI mit einer großen Anzahl von PLAs gestaltet wird, die Anordnung der PLAs vereinfacht werden, und die Zeit für das Design kann verkürzt werden. Aneinandergrenzende PLAs können, wie in Fig. 7 dargestellt ist, ausgerichtet werden, ohne Lücken dazwischen auszubilden, und die Anzahl der MOSFETs an den AND- und OR-Matrixseiten kann wie gewünscht ver­ größert oder verkleinert werden, wodurch der durch die PLAs belegte Bereich auf dem IC-Chip verringert wird. Da die Positionen der Spannungsversorgungsleitungen und der Taktleitungen standardisiert werden können, wird eine einfache Verbindung zwischen den PLAs ermöglicht.

Bei der Entwicklung eines IC-Chips kann eine Master­ slicetechnik angewendet werden, wobei ein Chip auf den Spalteneinheiten gemäß der vorliegenden Erfindung ausge­ richtet ist, im voraus hergestellt werden, und eine Aluminiumverdrahtungsschicht wird auf den notwendigen Bereichen entsprechend der Schaltungsfunktion ausge­ bildet. Aufgrund dessen kann eine Abnahme der Entwicklungs­ zeit erwartet werden.

Claims (5)

1. Programmierbare logische Anordnung mit einer Anzahl logischer Matrizen mit jeweils einer Anzahl von parallel zueinander angeordneten Spalteneinheiten aus MOS-Feld­ effekttransistoren, einer Anzahl von den Spalten zu­ geordneten Eingangsleitungen, wobei die Gateelektroden der in einer Spalte angeordneten Transistoren über eine Ein­ gangsleitung miteinander verbunden sind, und einer Anzahl von in einer ersten Verdrahtungsschicht ausgebildeten zeilen­ parallelen Verknüpfungsleitungen, dadurch gekenn­ zeichnet, daß in einer zweiten Verdrahtungsschicht spaltenparallele Leitungen (67 ₁ . . . 67 ₄, 168 ₁ . . . 168 ₆) ausgebildet sind, die mit den Verknüpfungsleitungen (65 ₁ . . . 65 ₄, 169 ₁ . . . 169 ₆) über Kontaktfenster (66 ₁ . . . 66 ₄, 172 ₁ . . . 172 ₆) verbunden sind und als Ausgangsleitungen dienen.

2. Programmierbare logische Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Ausgangs­ leitungen einer logischen Matrix mit den Eingangsleitun­ gen einer anderen logischen Matrix verbunden sind, wobei sich die Ausgangsleitungen der ersten logischen Matrix in dieselbe Richtung erstrecken wie die Eingangsleitungen der zweiten logischen Matrix.

3. Programmierbare logische Anordnung nach Anspruch 1 oder 2, gekennzeichnet durch eine Anzahl von MOSFET-Schaltungen als Lasteinrichtungen (20), die mit den entsprechenden Ausgangsleitungen verbunden sind.

4. Programmierbare logische Anordnung nach einem der Ansprüche 1 bis 3, gekennzeichnet durch eine lineare Source-Elektrode (14), die zwei der Spalten­ einheiten aus MOS-Feldeffekttransistoren gemein ist.

5. Programmierbare logische Anordnung nach Anspruch 4, dadurch gekennzeichnet, daß die gemein­ same Source-Elektrode (14) geerdet ist.