DE3900536A1 - Integrierte halbleitervorrichtung mit ein-/ausgangspufferzellen - Google Patents
Integrierte halbleitervorrichtung mit ein-/ausgangspufferzellenInfo
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Description
Die Erfindung betrifft eine integrierte Halbleitervorrich
tung, und im besonderen eine integrierte Halbleitervorrichtung
mit Ein-/Ausgangspufferzellen, von denen jede eine Mehrzahl
von Transistorbereichen aufweist, die in einer einzelnen Linie
angeordnet sind.
Mit der Erhöhung der Integrationsdichte von integrierten
Logik-Bauelementen ergaben sich Probleme hinsichtlich einer
erhöhten Entwicklungsdauer und einem Anstieg der Entwick
lungskosten. Um diese Probleme zu lösen, wurde vor kurzem
ein sogenanntes Gate-Array zur Bildung einer gewünschten
Logikschaltung, wie z.B. ein LSI (Large-Scale Integrated
Circuit) verwendet. Das Gate-Array wird durch ein Herstel
lungsverfahren vom Masterslice-Typ hergestellt, welches
einen vorhergehenden Prozeß (als Master-Prozeß bezeichnet)
und einen nachfolgenden Prozeß (als Slice-Prozeß bezeichnet)
aufweist. In einem Chip werden zuerst beim Master-Prozeß
Basisschaltungen, wie z.B. ein Transistor, eine Diode oder
ein Register gebildet, und Verbindungen für Signalleitungen
und Versorgungsleitungen werden entsprechend dem gewünschten
Bauelement bei Slice-Prozeß vorgenommen.
Daher weist ein kundenspezifisch hergestelltes LSI-Chip einen
inneren Logikgatterbereich, einen Verbindungsbereich und
einen Ein-/Ausgangspufferbereich auf. Der innere Logikgatter
bereich ist ein Bereich, in dem Gatter (Elementarzellen)
gleichmäßig angeordnet sind, ein Verbindungsbereich ist ein
Bereich zum Verbinden der Gatter untereinander, und der
Ein-/Ausgangspufferbereich ist ein Bereich, in dem Ein-/Aus
gangspufferzellen angeordnet sind, die als eine Schnittstelle
zwischen einer im inneren Logikgatterbereich vorgesehenen
Logikschaltung und einem Bauelement außerhalb des LSI ar
beitet.
Im Ein-/Ausgangspufferbereich wird ein Transistor mit einer
höheren Treibereigenschaft als der eines im inneren Logik
gatterbereich verwendeten Transistors gebildet, um ein wei
teres Bauelement außerhalb des LSI zu treiben. Da der Ein-/
Ausgangspufferbereich, wie oben beschrieben, als eine
Schnittstelle arbeiten muß, muß dieser zusätzlich ein Signal
auf einem TTL-(Transistor-Transistorlogik)-Pegel oder einem
CMOS-(Complimentary Metal Oxide Semiconductor)-Pegel empfan
gen. Daher wird im Ein-/Ausgangspufferbereich ein Transistor
mit bestimmter Größe gebildet.
Fig. 1 zeigt schematisch einen Aufbau einer integrierten
komplementären MOS-Halbleiterschaltung, die ein Gate-Array
bildet. Gemäß Fig. 1 sind am Rand eines Halbleiter-Chips
1 Kontaktierungsflächen 2 angeordnet, und ein innerer Logik
gatterteil 3 ist im mittleren Abschnitt des Halbleiter-Chips
1 angeordnet. Der innere Logikgatterteil 3 ist durch gleich
förmiges Anordnen von Elementarzellen aufgebaut, von denen
jede ein Paar eines MOS-Transistors vom P-Typ und eines MOS-
Transistors vom N-Typ in einer Matrixanordnung aufweist.
Zwischen den Kontaktierungsflächen 2 und dem inneren Logik
gatterteil 3 sind Ein-/Ausgangspuffer 4 derartig vorgesehen,
daß diese den inneren Logikgatterteil 3 umgeben, um eine
Schnittstelle zwischen dem inneren Logikgatterteil 3 und
dem Äußeren des Chip vorzusehen.
Fig. 2 zeigt schematisch einen detaillierten Aufbau des Ein-/
Ausgangspuffers 4 und der peripheren Teile. Gemäß Fig. 2
ist der Ein-/Ausgangspuffer 4 in Ein-/Ausgangspufferzellen
5 geteilt, deren Anzahl die gleiche wie die der Kontaktie
rungsflächen 2 beträgt. Die Kontaktierungsflächen 2 und die
Ein-/Ausgangspufferzellen 5 stehen in einem Eins-zu-Eins-
Verhältnis zueinander. Jede dieser Ein-/Ausgangspufferzellen
5 weist einen MOS-Transistorbereich vom P-Typ für einen Aus
gang (im folgenden als Ausgangs-P-MOS-Teil bezeichnet) 6,
einen MOS-Transistorbereich vom N-Typ für den Ausgang (im
folgenden als Ausgangs-N-MOS-Teil bezeichnet) 7, einen MOS-
Transistorbereich vom P-Typ für den Eingang und die Logik
funktion (im folgenden als Eingangs/Logik-P-MOS-Teil bezeich
net) 8 und einen MOS-Transistorbereich vom N-Typ für den
Eingang und die Logikfunktion (im folgenden als Eingangs/-
Logik-N-MOS-Teil bezeichnet) 9 auf, die jeweils entsprechend
den Treibereigenschaften oder dergleichen, wie oben be
schrieben, vorgegebene Größen aufweisen.
Ein P-Typ-Bereich PA und ein N-Typ-Bereich NA sind in dieser
Reihenfolge in Richtung von den Kontaktierungsflächen 2 zum
inneren Logikgatterteil 3 (im folgenden als Zellrichtung
bezeichnet) angeordnet. Im P-Typ-Bereich PA sind der Aus
gangs-P-MOS-Teil 6 und der Eingangs-Logik-P-MOS-Teil 8 in
der Richtung angeordnet, in der die Kontaktierungsflächen
2 angeordnet sind (im folgenden als Kontaktierungsrichtung
bezeichnet). Andererseits sind im N-Typ-Bereich NA der Aus
gangs-N-MOS-Teil 7 und der Eingangs/Logik-N-MOS-Teil 9 je
weils entsprechend dem Ausgangs-P-MOS-Teil 6 und dem Ein
gangs/Logik-P-MOS-Teil 8 angeordnet. Bis zum Master-Prozeß
wird diese Ein-/Ausgangspufferzelle 5 so aufgebaut, daß sie
aus der jeweiligen Funktion eines Eingangspuffers, eines
Ausgangspuffers, eines Tristate-Ausgangspuffers und eines
bidirektionalen Ein-/Ausgangspuffers ausgewählt werden kann.
Falls die Ein-/Ausgangspufferzelle als Eingangspuffer ver
wendet wird, werden zuerst der Eingangs/Logik-P-MOS-Teil
8 und der Eingangs/Logik-N-MOS-Teil 9 miteinander verbunden,
und die anderen Teile 6 und 7 werden nicht benutzt. Wenn
die Ein-/Ausgangspufferzelle 5 als Ausgangspuffer benutzt
wird, werden dann der Ausgangs-P-MOS-Teil 6 und der Ausgangs-
N-MOS-Teil 7 miteinander verbunden, und die anderen Teile
8 und 9 werden nicht benutzt. Wenn die Ein-/Ausgangspuffer
zelle 5 als Tristate-Ausgangspuffer bzw. bidirektionaler
Ein-/Ausgangspuffer verwendet wird, wird der Ausgangs-P-MOS-
Teil 6 sowohl mit dem Ausgangs-N-MOS-Teil 7 als auch mit
dem Eingangs/Logik-P-MOS-Teil 8 verbunden, bzw. der Ein
gangs/Logik-N-MOS-Teil 9 wird sowohl mit dem Ausgangs-N-MOS-
Teil 7 als auch mit dem Eingangs/Logik-P-MOS-Teil 8 verbun
den. Bei Betrachtung der Verbindungen zwischen den Bereichen
ergibt sich daher die in Fig. 2 gezeigte Anordnung der Ein-/
Ausgangspufferzelle 5.
Die Ein-/Ausgangspufferzelle 5 ist wie in Fig. 2 gezeigt
angeordnet, so daß die Größe La der Ein-/Ausgangspufferzelle
5 in Kontaktierungsrichtung größer als die Größe Lb der Kon
taktierungsfläche 2 in Kontaktierungsrichtung ist. In dieser
integrierten Halbleitervorrichtung ist zusätzlich eine Ein-/
Ausgangspufferzelle 5 entsprechend einer Kontaktierungsfläche
2 vorgesehen. Aus dem Vorhergehenden ergibt sich, daß die
maximale Anzahl von Eingangsanschlüssen, die auf einem Halb
leiter-Chip vorgesehen werden kann, in Abhängigkeit von der
Größe der Ein-/Ausgangspufferzelle 5 in Kontaktierungsrich
tung festgelegt ist.
Mit dem Fortschritt der Miniaturisierungstechniken wurde
die Integration eines inneren Logikgatters kürzlich verbes
sert. Dementsprechend muß die Anzahl der Ein-/Ausgangsan
schlüsse erhöht werden. Da jedoch die integrierte Halblei
tervorrichtung wie oben beschrieben aufgebaut ist, muß die
Anzahl der Ein-/Ausgangspufferzellen 5 um dieselbe Größen
ordnung erhöht werden, um die Anzahl der Ein-/Ausgangsan
schlüsse aus den oben genannten Gründen zu erhöhen. Aus der
Betrachtung der Größe der Ein-/Ausgangspufferzelle 5 in Kon
taktierungsrichtung weist die Anzahl der Ein-/Ausgangspuffer
zellen 5, die auf einem Halbleiter-Chip 1 angeordnet werden
können, einen Grenzwert auf. Falls darüberhinaus die Anzahl
der Ein-/Ausgangspufferzellen 5 oberhalb des Grenzwertes
erhöht wird, wird die Größe des Halbleiter-Chips 1 beträcht
lich erhöht.
Da des weiteren die Transistoren für den Ausgang in der
Ein-/Ausgangspufferzelle 5 jeweils in festgelegten Größen
gebildet sind, können lediglich bestimmte konstante Treiber
eigenschaften erhalten werden. Falls die Kombination von
Elementarzellen im inneren Logikgatterteil geändert wird,
müssen die Größen der Transistoren in der Ein-/Ausgangspuf
ferzelle 5 entsprechend geändert werden.
Da des weiteren die Transistoren für den Eingang in der
Ein-/Ausgangspufferzelle 5 jeweils in festgelegten Größen
gebildet sind, kann lediglich eine Schnittstelle bei einem
konstanten Pegel erhalten werden.
Aufgabe der Erfindung ist es, eine integrierte Halbleiter
vorrichtung vorzusehen, die viele Ein-/Ausgangsanschlüsse
aufweist, während der Anstieg in der Chipgröße unterdrückt
wird, ohne die Qualität eines Ein-/Ausgangspuffers zu ver
schlechtern.
Aufgabe der Erfindung ist es ferner, eine integrierte Halb
leitervorrichtung vorzusehen, die verschiedene Variations
möglichkeiten von Ausgangstreibern ausführen kann.
Aufgabe der Erfindung ist es schließlich, eine integrierte
Halbleitervorrichtung vorzusehen, die eine Variation von Ein
gangsschnittstellen vorsehen kann.
Die Aufgabe wird durch eine integrierte Halbleitervorrichtung
dieser Erfindung gelöst. Die erfindungsgemäße Halbleitervor
richtung weist auf: einen inneren Logikgatterteil, der im
zentralen Teil eines Halbleiter-Chips vorgesehen ist, einen
Ein-/Ausgangspuffer, in dem eine Mehrzahl von Ein-/Ausgangs
pufferzellen vorgesehen sind, die den inneren Logikgatterteil
umgeben, und eine Mehrzahl von Kontaktierungsflächen, die
jeweils in den peripheren Abschnitten des Halbleiter-Chips
entsprechend der Mehrzahl der Ein-/Ausgangspufferzellen vor
gesehen sind. Jede der Ein-/Ausgangspufferzellen weist einen
Transistorbereich eines ersten Leitfähigkeitstyps für den
Ausgang, einen Transistorbereich eines zweiten Leitfähig
keitstyps für den Ausgang, einen Transistorbereich des
ersten Leitfähigkeitstyps für den Eingang und die Logikfunk
tion und einen Transistorbereich des zweiten Leitfähigkeits
typs für den Eingang und die Logikfunktion auf, wobei die
Bereiche in einer einzigen Linie in der oben genannten Zell
richtung angeordnet sind.
In einer weiteren Ausführung ist eine Mehrzahl von Transistoren in einem
Transistorbereich eines ersten Leitfähigkeitstyps für den
Ausgang und eine Mehrzahl von Transistoren in dem Transistor
bereich eines zweiten Leitfähigkeitstyps für den Ausgang
gleichmäßig in der oben beschriebenen Zellrichtung oder der
oben beschriebenen Kontaktierungsrichtung angeordnet, wobei
die Transistoren miteinander gepaart sind.
In einer weiteren Ausführung ist eine Mehrzahl von Transistoren in einem Transi
storbereich eines ersten Leitfähigkeitstyps für den Eingang
und die Logikfunktion und eine Mehrzahl von Transistoren
in einem Transistorbereich eines zweiten Leitfähigkeitstyps
für den Eingang und die Logikfunktion gleichförmig in der
oben beschriebenen Kontaktierungsrichtung angeordnet, wobei
die Transistoren miteinander gepaart sind.
Da jede der Ein-/Ausgangspufferzellen den Transistorbereich
des ersten Leitfähigkeitstyps für den Ausgang, den Transi
storbereich des zweiten Leitfähigkeitstyps für den Ausgang,
den Transistorbereich des ersten Leitfähigkeitstyps für den
Eingang und die Logikfunktion, und den Transistorbereich
des zweiten Leitfähigkeitstyps für den Eingang und die Logik
funktion aufweist, wobei die Bereiche in der oben beschrie
benen Zellrichtung angeordnet sind, wird entsprechend dieser
Erfindung die Größe der Ein-/Ausgangspufferzelle in der oben
beschriebenen Kontaktierungsrichtung verringert, so daß viele
Kontaktierungsflächen vorgesehen werden können. Da ein Be
reich für den Ausgang durch Anordnen einer Mehrzahl von Ele
mentarzellen aufgebaut ist, von denen jede ein Paar eines
Transistors des ersten Leitfähigkeitstyps und eines Transi
stors des zweiten Leitfähigkeitstyps aufweist, kann des wei
teren ein Ausgangspuffer mit gewünschten Treibereigenschaften
durch Ändern einer Maskenstrukturierung, die in einem Slice-
Prozeß verwendet wird, strukturiert werden. Da ein Transi
storbereich für den Eingang und die Logikfunktion durch An
ordnen einer Mehrzahl von Elementarzellen angeordnet ist,
von denen jede ein Paar des Transistors des ersten Leitfähig
keitstyps und des Transistors des zweiten Leitfähigkeitstyps
aufweist, kann ferner ein Eingangspuffer bei einem gewünsch
ten Eingangspegel und ein Puffer mit verschiedenen Logik
schaltungen durch Ändern einer Maskenstrukturierung im Slice-
Prozeß strukturiert werden.
Weitere Merkmale und Zweckmäßigkeiten dieser Erfindung er
geben sich aus der Beschreibung der Ausführungsbeispiele
anhand der Figuren. Von den Figuren zeigen:
Fig. 1 einen schematischen Aufbau einer inte
grierten Halbleitervorrichtung, die
ein Gatearray bildet;
Fig. 2 schematisch einen detaillierten Aufbau
eines Ein-/Ausgangspuffers und der peri
pheren Abschnitte aus Fig. 1;
Fig. 3 schematisch den ganzen Aufbau einer
integrierten Halbleitervorrichtung ent
sprechend einem Ausführungsbeispiel
dieser Erfindung;
Fig. 4 schematisch einen detaillierten Aufbau
eines Ein-/Ausgangspuffers und der peri
pheren Abschnitte aus Fig. 3;
Fig. 5 schematisch einen Aufbau eines in Fig. 4
gezeigten Bereiches für den Ausgang;
Fig. 6 eine vergrößerte Ansicht des in Fig. 5
gezeigten Bereiches für den Ausgang;
Fig. 7A, 8A und 9A Diagramme eines Beispieles eines Aus
gangspuffers, der Elementarzellen in
dem in Fig. 6 gezeigten Bereich für
den Ausgang benutzt;
Fig. 7B eine vergrößerte Ansicht eines in Fig.
7A gezeigten Bereiches S;
Fig. 7C eine Schnittansicht, genommen entlang
einer Linie C-C aus Fig. 7B;
Fig. 7D eine Schnittansicht, genommen entlang
einer Linie D-D aus Fig. 7D;
Fig. 7E, 8B und 9B Diagramme einer äquivalenten Schaltung
des in Fig. 7A, 8A und 9A gezeigten
Ausgangspuffers;
Fig. 10 schematisch einen Aufbau eines Ein-/
Ausgangspuffers mit Elementarzellen,
die eine von der der in Fig. 5 gezeigten
Elementarzellen unterschiedliche Anord
nung aufweisen;
Fig. 11 schematisch einen Aufbau eines Bereiches
für den Eingang/Logikfunktion entspre
chend eines weiteren Ausführungsbeispie
les dieser Erfindung;
Fig. 12 schematisch einen Aufbau des in Fig. 11
gezeigten Bereiches für den Eingang/
Logik;
Fig. 13A schematisch ein Beispiel eines Eingangs
puffers, der Elementarzellen in dem
in Fig. 12 gezeigten Bereich für den
Eingang/Logik verwendet;
Fig. 13B ein Diagramm einer äquivalenten Schal
tung des in Fig. 13A gezeigten Eingangs
puffers;
Fig. 14 schematisch einen Aufbau eines Ein-/
Ausgangspuffers entsprechend eines wei
teren Ausführungsbeispiels dieser Er
findung; und
Fig. 15 ein Diagramm zur Erläuterung eines modi
fizierten Beispieles einer Anordnung
einer Mehrzahl von Transistorbereichen
im Ein-/Ausgangspuffer.
Unter Bezugnahme auf die Fig. 3 bis 6 erfolgt nun die
Beschreibung eines Aufbaus einer integrierten Halbleitervor
richtung entsprechend einem Ausführungsbeispiel dieser Erfin
dung.
Ein-/Ausgangspuffer 4 zwischen Kontaktierungsflächen 2 und
einem inneren Logikgatterteil 3 weisen einen Bereich 10 für
den Ausgang und einen Bereich 11 für die Eingangs/Logikfunk
tion auf. Der Bereich 10 für den Ausgang weist einen Aus
gangs-P-MOS-Teil 6 und einen Ausgangs-N-MOS-Teil 7 auf, und
der Bereich 11 für die Eingangs-/Logikfunktion weist einen
Eingangs/Logik-P-MOS-Teil 8 und einen Eingangs/Logik-N-MOS-
Teil 9 auf. Wie in Fig. 5 gezeigt, sind der Ausgangs-N-MOS-
Teil 6, der Ausgangs-P-MOS-Teil 7, der Eingangs/Logik-N-MOS-
Teil 8 und der Eingangs/Logik-P-MOS-Teil 9 in dieser Reihen
folge in Zellrichtung, wie durch einen Pfeil A dargestellt
ist, angeordnet. Im Ausgangs-P-MOS-Teil 6 ist eine Mehrzahl
von beispielsweise 8 P-Typ-Zellen 60 für den Ausgang regel
mäßig in Zellrichtung angeordnet. Im Ausgangs-N-MOS-Teil
7 ist eine Mehrzahl von beispielsweise 8 N-Typ-Zellen 70
für den Ausgang regelmäßig in Zellrichtung angeordnet. Die
P-Typ-Zellen 60 für den Ausgang und die N-Typ-Zellen 70 für
den Ausgang stehen in einer Eins-zu-Eins-Beziehung zueinander
in der Reihenfolge der Anordnung, wobei eine der P-Typ-Zellen
60 für den Ausgang und die entsprechende N-Typ-Zelle 70 für
den Ausgang eine einzelne Elementarzelle 80 bilden.
Des weiteren sind in einem Halbleiter-Chip 1 Oxidfilme in
den jeweiligen Bereichen zwischen den Kontaktierungsflächen
und dem Ausgangs-P-MOS-Teil 6, zwischen dem Ausgangs-P-MOS-
Teil 6 und dem Ausgangs-N-MOS-Teil 7, zwischen dem Ausgangs-
N-MOS-Teil 7 und dem Eingang/Logik-P-MOS-Teil 8, zwischen
dem Eingang/Logik-P-MOS-Teil 8 und dem Eingang/Logik-N-MOS-
Teil 9, und zwischen dem Eingang/Logik-N-MOS-Teil 9 und dem
inneren Logikgatterteil 3 zur Trennung der Bereiche vorgese
hen.
Wie in Fig. 6 gezeigt, weist eine P-Typ-Zelle 60 für den
Ausgang eine Gateelektrode 61 und Source/Drain-Gebiete 62,
die Verunreinigungsdiffusionsgebiete vom P-Typ sind,
auf. Source/Drain-Gebiete, außer die Source/Drain-Gebiete
62 a und 62 i in beiden Enden des Ausgangs-P-MOS-Teiles 6, sind
zwischen benachbarten zwei P-Typ-Zellen für den Ausgang ge
teilt angeordnet. Analog zur P-Typ-Zelle 60 für den Ausgang
weist die N-Typ-Zelle 70 für den Ausgang eine Gateelektrode
71 und Source/Drain-Gebiete 72, die Verunreinigungsdiffu
sionsgebiete vom N-Typ sind, auf. Eine Leistungsversorgungs
leitung 15 ist auf dem Ausgangs-P-MOS-Teil 6 entlang der
Kontaktierungsrichtung, die durch einen Pfeil B dargestellt
ist, vorgesehen, und eine Masseleitung 16 ist auf dem Aus
gangs-N-MOS-Teil 7 entlang der Kontaktierungsrichtung vorge
sehen.
Bei der Bildung eines Ausgangspuffers ist es notwendig, bei
spielsweise ein Kontaktloch 17, das durch eine runde Marke
in Fig. 7A dargestellt ist, ein Durchgangsloch 19, das durch
eine quadratische Marke dargestellt ist, und Verbindungen
31, 32, 33 und 34 vorzusehen. Unter Bezugnahme auf die Fig.
7A bis 7D erfolgt nun die Beschreibung eines Aufbaus
des Ausgangs-P-MOS-Teiles 6. Ein Halbleitersubstrat 41 vom z.B.
P-Typ wird als Substrat verwendet. Oxidfilme zur Trennung
werden auf der Oberfläche des Substrates 41 gebildet. Ein
in Fig. 7C gezeigter Oxidfilm 42 ist zwischen einer Kontak
tierungsfläche 2 und einem Ausgangs-P-MOS-Teil 6 vorgesehen.
Eine N-Typ-Wanne 43 wird auf der Oberfläche des Halbleiter
substrates zwischen dem Oxidfilm zwischen der Kontaktierungs
fläche 2 und dem Ausgangs-P-MOS-Teil 6 und dem Oxidfilm zwi
schen dem Ausgangs-P-MOS-Teil 6 und einem Ausgangs-N-MOS-Teil 7
gebildet. Gateisolierfilme 44 und Gateelektroden 61 werden
auf der Wanne 43 bei vorbestimmten Abständen gebildet.
Source/Drain-Gebiete 62 vom P-Typ werden in der Oberfläche
der Wanne 43 zwischen dem Oxidfilm 42 und den Gateelektroden
61 und zwischen den Gateelektroden gebildet. Das Source/
Drain-Gebiet 62 a ist mit der Verbindung 33 auf den Kontakt
löchern 171 a und 171 b elektrisch verbunden, wobei die Ver
bindung 33 über das Durchgangsloch 19 mit der Leistungsver
sorgungsleitung 15 verbunden ist. Zusätzlich ist das Source/
Drain-Gebiet 62 b elektrisch mit der Verbindung 34 auf Kon
taktlöchern 172 a, 172 b, 172 c und 172 d verbunden. Die Verbin
dung 34 ist mit der Verbindung 31 entlang der Zellrichtung
auf dem Kontaktloch 172 d verbunden. Die Bezugszeichen 45,
46 und 47 in Fig. 7C bezeichnen Isolierfilme. Wie in Fig.
7D gezeigt, sind die Gateelektroden 61 a, 61 b und 61 c elek
trisch mit der Verbindung 32 in Zellrichtung jeweils auf
den Kontaktlöchern 173 a, 173 b und 173 c verbunden. In dem
in Fig. 7A gezeigten Ausgangs-P-MOS-Teil 6 ist die jeweilige
Verbindungsstrukturierung der Source/Drain-Gebiete 62 a und
62 b abwechselnd gebildet.
Ein Ausgangs-N-MOS-Teil 7 weist denselben Aufbau wie der Aus
gangs-P-MOS-Teil 6 auf, außer daß die Wanne 43 nicht gebildet
ist, ein Source/Drain-Gebiet von einem N-Typ ist, und die
Leistungsversorgungsleitung 15 durch eine Masseleitung 16
ersetzt ist. Daher wird dessen Beschreibung weggelassen.
Ein wie in Fig. 7A gezeigt durch Vorsehen von Verbindungen
gebildeter Ausgangspuffer weist acht Inverterschaltungen
90 auf, von denen jede eine P-Typ-Zelle 60 für den Ausgang
und eine N-Typ-Zelle 70 für den Ausgang aufweist, die paral
lel verbunden sind.
Falls die Treiberfähigkeit ungefähr einhalb von der des
in Fig. 7A gezeigten Ausgangspuffers beträgt, ist es notwen
dig, eine wie in Fig. 8B gezeigte Schaltung mit der Hälfte
von Elementarzellen im Bereich 10 für den Ausgang aufzubauen.
Wenn zusätzlich ein Logik/Ausgangspuffer, wie z.B. ein
2-Eingangs-NAND-Gatter gebildet werden soll, ist es notwen
dig, Verbindungen wie in Fig. 9A gezeigt zu bilden, um eine
wie in Fig. 9B gezeigte Schaltung aufzubauen.
Obwohl in der oben beschriebenen Ausführungsform die P-Typ-
Zelle 60 für den Ausgang und die N-Typ-Zelle 70 für den Aus
gang in Richtung von der Kontaktierungsfläche 2 zum inneren
Logikgatterteil 3 angeordnet sind, können die P-Typ-Zelle
60 für den Ausgang und die N-Typ-Zelle 70 für den Ausgang
in Kontaktierungsrichtung, wie durch den in Fig. 10 gezeigten
Pfeil B gezeigt, angeordnet sein und sich gegenüberstehen.
Da der Abstand zwischen der P-Typ-Zelle 60 für den Ausgang
und der dazu entsprechenden N-Typ-Zelle 70 für den Ausgang
kleiner als der in Fig. 5 gezeigte wird, wird die Eingangs
kapazität verringert. Wenn des weiteren die P-Typ-Zelle 60
für den Ausgang und die N-Typ-Zelle 70 für den Ausgang wie
in Fig. 5 gezeigt angeordnet sind, schneidet die Verbindung
31 zur Kontaktierungsfläche 2 hin die oben beschriebenen
Zellen, wie in Fig. 7A gezeigt, so daß die Verbindung 34
den Kontakt mit dem Source/Drain-Gebiet herstellt. Wenn die
Zellen andererseits wie in Fig. 10 gezeigt angeordnet sind,
schneidet die Verbindung 31 senkrecht die Zellen, so daß
der Kontakt mit dem Source/Drain-Gebiet leicht hergestellt
wird. Damit kann die Anzahl von Kontaktlöchern erhöht werden,
so daß die Lesegeschwindigkeit von Ladungen verbessert werden
kann.
Es folgt die Beschreibung eines weiteren Ausführungsbeispie
les dieser Erfindung, bei dem ein Gatearray für den Bereich
11 für die Eingabe/Logikfunktion verwendet wird. Wie in Fig.
11 gezeigt, sind in Zellrichtung ein Ausgangs-P-MOS-Teil 6,
ein Ausgangs-N-MOS-Teil 7 und eine Elementarzelle 12 für den
Eingang/Logikfunktion angeordnet. Wie in dem oben beschrie
benen Ausführungsbeispiel sind des weiteren auf einem Halb
leiter-Chip 1 Oxidfilme in den jeweiligen Bereichen zwischen
einer Kontaktierungsfläche 2 und einem Ausgangs-P-MOS-Teil 6,
zwischen dem Ausgangs-P-MOS-Teil 6 und einem Ausgangs-N-MOS-Teil
7, zwischen dem Ausgangs-N-MOS-Teil 7 und einer Elementarzelle
12 für den Eingang/Logikfunktion, und zwischen der Elementar
zelle 12 für den Eingang/Logikfunktion und einem inneren
Logikgatterteil 3 zur Trennung der Bereiche vorgesehen.
Gemäß Fig. 12 weist eine Elementarzelle 12 für den Eingang/
Logikfunktion ein Paar eines P-MOS 13 für den Eingang/Logik
funktion und eines N-MOS 14 für den Eingang/Logikfunktion
auf. Der P-MOS 13 für den Eingang/Logikfunktion weist eine
Gateelektrode 131 und Gate/Drain-Gebiete 132, die Verunreini
gungsdiffusionsgebiete vom P-Typ sind, auf, und der N-MOS
14 für den Eingang/Logikfunktion weist eine Gateelektrode
141 und Gate/Drain-Gebiete 142, die Verunreinigungsdiffu
sionsgebiete vom N-Typ sind, auf. Die Elementarzellen 12
sind in Kontaktierungsrichtung zwischen einem Ausgangs-N-
MOS-Teil 7 und einem inneren Logikgatterteil 3 gleichmäßig
angeordnet. Eine Leistungsversorgungsleitung 15 bzw. eine
Masseleitung 16 verläuft auf dem P-MOS 13 für den Eingang/
Logikfunktion bzw. dem N-MOS 14 für den Eingang/Logikfunktion
entlang der Kontaktierungsrichtung.
Falls eine Eingangspufferschaltung aufgebaut wird, ist es
notwendig, ein Kontaktloch 17, eine erste Aluminiumverbin
dungsschicht 18, ein Durchgangsloch 19 und eine zweite Alu
miniumverbindungsschicht 20, wie z.B. in Fig. 13A gezeigt,
vorzusehen. Damit wird ein wie in Fig. 13B gezeigter Ein
gangspuffer aufgebaut. Gemäß Fig. 13B stellt der Schaltungs
teil 30 im Eingangspuffer einen Inverter mit einem einzelnen
P-MOS 13 und vier parallel verbundenen N-MOS 14 dar, der
eine Schnittstelle mit einem TTL-Pegel liefert. Der Schal
tungsteil 40 stellt einen Inverter mit zwei parallel verbun
denen P-MOS 13 und zwei parallel verbundenen N-MOS 14 dar,
der ein inneres Gatter treibt.
Fig. 14 zeigt schematisch ein weiteres Ausführungsbeispiel
dieser Erfindung, bei dem ein Gatearray sowohl für einen
Bereich 10 für den Ausgang als auch einen Bereich 11 für
den Eingang/Logikfunktion verwendet wird. Gemäß Fig. 14 ist
ein Ausgangspuffer unter Verwendung von Elementarzellen 80
aufgebaut, von denen jede eine P-Typ-Zelle 60 für den Ausgang
in einem Ausgangs-P-MOS-Teil 6 und eine N-Typ-Zelle 70 für
den Ausgang in einem Ausgangs-N-MOS-Teil 7 aufweist. Ein
Eingangspuffer mit einer Logikschaltung ist unter Verwendung
einer Elementarzelle 12 im Bereich 11 für den Eingang/Logik
funktion aufgebaut.
Obwohl in dem oben beschriebenen Ausführungsbeispiel die
Beschreibung eines Falles erfolgte, bei dem der Bereich 11
für den Eingang/Logikfunktion in dem Randbereich des inneren
Logikgatters 3 vorgesehen ist, der Bereich 10 für den Ausgang
in dessen Peripherie vorgesehen ist, und die Kontaktierungs
fläche 2 in dessen Peripherie vorgesehen ist, kann der Be
reich 10 in der Peripherie des inneren Logikgatters 3 vorge
sehen sein, der Bereich 11 für den Eingang/Logikfunktion
kann in dessen Peripherie vorgesehen sein, und die Kontaktie
rungsfläche 2 kann in dessen Peripherie vorgesehen sein,
wie in Fig. 15 gezeigt. Zusätzlich können bei jedem der in
Fig. 4 und 15 gezeigten Ein-/Ausgangspuffern der Ausgangs-
P-MOS-Teil 6 und der Ausgangs-N-MOS-Teil 7 vertauscht zuein
ander angeordnet sein. Ferner können ein Eingangs/Logik-P-
MOS-Teil 8 und ein Eingangs/Logik-N-MOS-Teil 9 miteinander
vertauscht angeordnet sein.
Falls die wie oben aufgebaute Ein-/Ausgangspufferzelle 5
als Eingangspuffer verwendet wird, sind der Eingangs/Logik-
P-MOS-Teil 8 und der Eingangs/Logik-N-MOS-Teil 9 miteinander
verbunden. Wenn die Ein-/Ausgangspufferzelle 5 andererseits
als ein Ausgangspuffer verwendet wird, sind der Ausgangs-
P-MOS-Teil 6 und der Ausgangs-N-MOS-Teil 7 miteinander ver
bunden. Wenn die Ein-/Ausgangspufferzelle 5 des weiteren
als ein Tristate-Ausgangspuffer und ein bidirektionaler
Ein-/Ausgangspuffer verwendet wird, wird der Ausgangs-P-MOS-
Teil 6 sowohl mit dem Ausgangs-N-MOS-Teil 7 als auch mit
dem Eingangs/Logik-P-MOS-Teil 8 verbunden, und der Eingangs/
Logik-N-MOS-Teil 9 ist sowohl mit dem Ausgangs-N-MOS-Teil
7 als auch mit dem Eingangs/Logik-P-MOS-Teil 8 verbunden.
Bei dem oben beschriebenen Aufbau ist die Größe der Ein-/Aus
gangspufferzelle 5 in Kontaktierungsrichtung im Vergleich
zu früheren Lösungen verringert, so daß die Anzahl von Kon
taktierungsflächen 2 entsprechend erhöht werden kann, wodurch
ein Ansteigen der Chipgröße mit dem Anstieg der Anzahl der
Ein-/Ausgangsanschlüsse vermieden werden kann.
Des weiteren wird eine Metallverbindung durch Ändern einer
im Slice-Prozeß verwendeten Masken-Strukturierung gebildet,
so daß ein Ausgangspuffer mit gewünschten Treibereigenschaf
ten und/oder ein Eingangspuffer mit einem gewünschten Ein
gangspegel und ein Puffer mit verschiedenen logischen Schal
tungen aufgebaut werden kann.
Claims (16)
1. Integrierte Halbleitervorrichtung mit einem inneren Logik
gatterteil (3), der im zentralen Teil eines Halbleiter-Chips
(1) vorgesehen ist, einem Ein-/Ausgangspuffer (4), in dem
eine Mehrzahl von Ein-/Ausgangspufferzellen (5) vorgesehen
sind, die den inneren Logikgatterteil (3) umgeben, und einer
Mehrzahl von Kontaktierungsflächen (2), die jeweils in den
peripheren Abschnitten des Halbleiterchips (1) entsprechend
der Mehrzahl der Ein-/Ausgangspufferzellen (5) vorgesehen
sind,
wobei jede der Ein-/Ausgangspufferzellen (5) einen Transi
storbereich (6) eines ersten Leitfähigkeitstyps zur Ausgabe,
einen Transistorbereich (7) eines zweiten Leitfähigkeitstyps
zur Ausgabe, einen Transistorbereich (8) des ersten Leit
fähigkeitstyps zur Eingabe und Logikfunktion, und einen Tran
sistorbereich des zweiten Leitfähigkeitstyps zur Eingabe
und Logikfunktion aufweist, und die Bereiche (6 bis 9) in
einer Linie in Richtung von den Kontaktierungsflächen (2)
zum Logikgatterteil (3) angeordnet sind.
2. Integrierte Halbleitervorrichtung nach Anspruch 1,
dadurch gekennzeichnet, daß der Transistorbereich (6) des
ersten Leitfähigkeitstyps zur Ausgabe, der Transistorbereich
(7) des zweiten Leitfähigkeitstyps zur Ausgabe, der Transi
storbereich (8) des ersten Leitfähigkeitstyps zur Eingabe
und Logikfunktion, und der Transistorbereich (9) des zweiten
Leitfähigkeitstyps zur Eingabe und Logikfunktion in dieser
Reihenfolge in einer einzelnen Linie in der Richtung von den Kontaktie
rungsflächen (2) zum inneren Logikgatterteil (3) angeordnet
sind.
3. Integrierte Halbleitervorrichtung nach Anspruch 2,
dadurch gekennzeichnet, daß der Transistorbereich (6) des
ersten Leitfähigkeitstyps zur Ausgabe und der Transistor
bereich (7) des zweiten Leitfähigkeitstyps zur Ausgabe mit
einander vertauscht angeordnet sind.
4. Integrierte Halbleitervorrichtung nach Anspruch 2 oder 3,
dadurch gekennzeichnet, daß der Transistorbereich (8) des
ersten Leitfähigkeitstyps zur Eingabe und Logikfunktion und
der Transistorbereich (9) des zweiten Leitfähigkeitstyps
zur Eingabe und Logikfunktion miteinander vertauscht ange
ordnet sind.
5. Integrierte Halbleitervorrichtung nach Anspruch 1,
dadurch gekennzeichnet, daß der Transistorbereich (8) des
ersten Leitfähigkeitstyps zur Eingabe und Logikfunktion,
der Transistorbereich (9) des zweiten Leitfähigkeitstyps
zur Eingabe und Logikfunktion, der Transistorbereich (6)
des ersten Leitfähigkeitstyps zur Ausgabe, und der Transi
storbereich (7) des zweiten Leitfähigkeitstyps zur Ausgabe
in dieser Reihenfolge in einer Linie in Richtung von den
Kontaktierungsflächen (2) zum inneren Logikgatterteil (3)
angeordnet sind.
6. Integrierte Halbleitervorrichtung nach Anspruch 5,
dadurch gekennzeichnet, daß der Transistorbereich (8) des
ersten Leitfähigkeitstyps zur Eingabe und Logikfunktion und
der Transistorbereich (9) des zweiten Leitfähigkeitstyps
zur Eingabe und Logikfunktion miteinander vertauscht ange
ordnet sind.
7. Integrierte Halbleitervorrichtung nach Anspruch 5 oder 6,
dadurch gekennzeichnet, daß der Transistorbereich (6) des
ersten Leitfähigkeitstyps zur Ausgabe und der Transistorbe
reich (7) des zweiten Leitfähigkeitstyps zur Ausgabe mitein
ander vertauscht angeordnet sind.
8. Integrierte Halbleitervorrichtung mit einem inneren Logik
gatterteil (3), der im zentralen Teil eines Halbleiter-Chips
(1) vorgesehen ist, einem Ein-/Ausgangspuffer (4), in dem
eine Mehrzahl von Ein-/Ausgangspufferzellen (5) vorgesehen
sind, die den inneren Logikgatterteil (3) umgeben, und einer
Mehrzahl von Kontaktierungsflächen (2), die jeweils in den
peripheren Abschnitten des Halbleiterchips (1) entsprechend
der Mehrzahl der Ein-/Ausgangspufferzellen (5) vorgesehen
sind,
wobei jede der Ein-/Ausgangspufferzellen (5) einen Transi
storbereich (6) eines ersten Leitfähigkeitstyps zur Ausgabe,
einen Transistorbereich (7) eines zweiten Leitfähigkeitstyps
zur Ausgabe, einen Transistorbereich (8) des ersten Leit
fähigkeitstyps zur Eingabe und Logikfunktion, und einen Tran
sistorbereich (9) des zweiten Leitfähigkeitstyps zur Eingabe
und Logikfunktion aufweist, und die Bereiche (6 bis 9) in
einer ersten Richtung von den Kontaktierungsflächen (2) zum
inneren Logikgatterteil (3) angeordnet sind,
einer Mehrzahl von Transistoren (60) in dem ersten Transi
storbereich (6) des ersten Leitfähigkeitstyps zur Ausgabe
und einer Mehrzahl von Transistoren (70) in dem Transistor
bereich (7) des zweiten Leitfähigkeitstyps zur Ausgabe, die
regelmäßig in der ersten Richtung angeordnet sind, wobei
die Transistoren (60, 70) miteinander gepaart sind.
9. Integrierte Halbleitervorrichtung nach Anspruch 8,
dadurch gekennzeichnet, daß sämtliche in dem Transistorbe
reich (6) des ersten Leitfähigkeitstyps zur Ausgabe und dem
Transistorbereich (7) des zweiten Leitfähigkeitstyps zur
Ausgabe gebildeten Transistoren (60, 70) dieselbe Form auf
weisen.
10. Integrierte Halbleitervorrichtung nach Anspruch 8 oder 9,
dadurch gekennzeichnet, daß eine Mehrzahl von in dem Tran
sistorbereich (6) des ersten Leitfähigkeitstyps zur Ausgabe
und dem Transistorbereich (7) des zweiten Leitfähigkeitstyps
zur Ausgabe gebildeten Transistoren (60, 70) über metallische
Verbindungen miteinander verbunden sind.
11. Integrierte Halbleitervorrichtung mit einem inneren Lo
gikgatterteil (3), der im zentralen Teil eines Halbleiter-
Chips (1) vorgesehen ist, einem Ein-/Ausgangspuffer (4),
in dem eine Mehrzahl von Ein-/Ausgangspufferzellen (5) vorge
sehen sind, die den inneren Logikgatterteil (3) umgeben,
und einer Mehrzahl von Kontaktierungsflächen (2), die jeweils
in den peripheren Abschnitten des Halbleiterchips (1) ent
sprechend der Mehrzahl der Ein-/Ausgangspufferzellen (5)
vorgesehen sind,
wobei jede der Ein-/Ausgangspufferzellen (5) einen Transi
storbereich (6) eines ersten Leitfähigkeitstyps zur Ausgabe,
einen Transistorbereich (7) eines zweiten Leitfähigkeitstyps
zur Ausgabe, einen Transistorbereich (8) des ersten Leit
fähigkeitstyps zur Eingabe und Logikfunktion, und einen Tran
sistorbereich (9) des zweiten Leitfähigkeitstyps zur Eingabe
und Logikfunktion aufweist, und die jeweiligen Bereiche (6
bis 9) in einer ersten Richtung von den Kontaktierungsflächen
(2) zum inneren Logikgatterteil (3) angeordnet sind, und
eine Mehrzahl von Transistoren (60) in dem Transistorbereich
(6) des ersten Leitfähigkeitstyps zur Ausgabe und eine Mehr
zahl von Transistoren (70) in dem Transistorbereich (7) des
zweiten Leitfähigkeitstyps zur Ausgabe in einer zweiten Rich
tung, die die erste Richtung senkrecht schneidet, regel
mäßig angeordnet sind, und die Transistoren (60, 70) mitein
ander gepaart sind.
12. Integrierte Halbleitervorrichtung mit einem inneren Lo
gikgatterteil (3), der im zentralen Teil eines Halbleiter-
Chips (1) vorgesehen ist, einem Ein-/Ausgangspuffer (4),
in dem eine Mehrzahl von Ein-/Ausgangspufferzellen (5) vorge
sehen sind, die den inneren Logikgatterteil (3) umgeben,
und einer Mehrzahl von Kontaktierungsflächen (2), die jeweils
in den peripheren Abschnitten des Halbleiterchips (1) ent
sprechend der Mehrzahl der Ein-/Ausgangspufferzellen (5)
vorgesehen sind,
wobei jede der Ein-/Ausgangspufferzellen (5) einen Transi
storbereich (6) eines ersten Leitfähigkeitstyps zur Ausgabe,
einen Transistorbereich (7) eines zweiten Leitfähigkeitstyps
zur Ausgabe, einen Transistorbereich (8) des ersten Leit
fähigkeitstyps zur Eingabe und Logikfunktion, und einen Tran
sistorbereich (9) des zweiten Leitfähigkeitstyps zur Eingabe
und Logikfunktion aufweist, und die jeweiligen Bereiche
(6 bis 9) in einer ersten Richtung von den Kontaktierungs
flächen (2) zum inneren Logikgatterteil (3) angeordnet sind,
eine Mehrzahl von Transistoren in dem Transistorbereich (8)
des ersten Leitfähigkeitstyps zur Eingabe und Logikfunktion
und eine Mehrzahl von Transistoren in dem Transistorbereich
(9) des zweiten Leitfähigkeitstyps zur Eingabe und Logik
funktion regelmäßig in einer zweiten Richtung, die die erste
Richtung senkrecht schneidet, angeordnet sind, und die Tran
sistoren miteinander gepaart sind.
13. Integrierte Halbleitervorrichtung nach Anspruch 12,
dadurch gekennzeichnet, daß sämtliche der Transistoren in
dem Transistorbereich (8) des ersten Leitfähigkeitstyps zur
Eingabe und Logikfunktion und dem Transistorbereich (9) des
zweiten Leitfähigkeitstyps zur Eingabe und Logikfunktion
die gleiche Form aufweisen.
14. Integrierte Halbleitervorrichtung nach Anspruch 12
oder 13,
dadurch gekennzeichnet, daß eine Mehrzahl der in dem Transi
storbereich (8) des ersten Leitfähigkeitstyps zur Eingabe
und Logikfunktion und dem Transistorbereich (9) des zweiten
Leitfähigkeitstyps zur Eingabe und Logikfunktion gebildeten
Transistoren miteinander über metallische Verbindungen ver
bunden sind.
15. Integrierte Halbleitervorrichtung mit einem inneren Lo
gikgatterteil (3), der im zentralen Teil eines Halbleiter-
Chips (1) vorgesehen ist, einem Ein-/Ausgangspuffer (4),
in dem eine Mehrzahl von Ein-/Ausgangspufferzellen (5) vorge
sehen sind, die den inneren Logikgatterteil (3) umgeben,
und einer Mehrzahl von Kontaktierungsflächen (2), die jeweils
in den peripheren Abschnitten des Halbleiterchips (1) ent
sprechend der Mehrzahl der Ein-/Ausgangspufferzellen (5)
vorgesehen sind,
wobei jede der Ein-/Ausgangspufferzellen (5) einen Transi
storbereich (6) eines ersten Leitfähigkeitstyps zur Ausgabe,
einen Transistorbereich (7) eines zweiten Leitfähigkeitstyps
zur Ausgabe, einen Transistorbereich (8) des ersten Leit
fähigkeitstyps zur Eingabe und Logikfunktion, und einen Tran
sistorbereich (9) des zweiten Leitfähigkeitstyps zur Eingabe
und Logikfunktion aufweist, und die jeweiligen Bereiche (6
bis 9) in einer ersten Richtung von den Kontaktierungsflä
chen (2) zum inneren Logikgatterteil (3) angeordnet sind,
eine Mehrzahl von Transistoren (60) in dem Transistorbereich
(6) des ersten Leitfähigkeitstyps zur Ausgabe und eine Mehr
zahl von Transistoren (70) in dem Transistorbereich (7) des
zweiten Leitfähigkeitstyps zur Ausgabe regelmäßig in der
ersten Richtung angeordnet sind, und die Transistoren mitein
ander gepaart sind, eine Mehrzahl von Transistoren in dem
Transistorbereich (8) des ersten Leitfähigkeitstyps zur Ein
gabe und Logikfunktion und eine Mehrzahl von Transistoren
in dem Transistorbereich (9) des zweiten Leitfähigkeitstyps
zur Eingabe und Logikfunktion regelmäßig in einer zweiten
Richtung, die die erste Richtung senkrecht schneidet, ange
ordnet sind.
16. Integrierte Halbleitervorrichtung mit einem inneren Lo
gikgatterteil (3), der im zentralen Teil eines Halbleiter-
Chips (1) vorgesehen ist, einem Ein-/Ausgangspuffer (4),
in dem eine Mehrzahl von Ein-/Ausgangspufferzellen (5) vorge
sehen sind, die den inneren Logikgatterteil (3) umgeben,
und einer Mehrzahl von Kontaktierungsflächen (2), die jeweils
in den peripheren Abschnitten des Halbleiterchips (1) ent
sprechend der Mehrzahl der Ein-/Ausgangspufferzellen (5)
vorgesehen sind,
wobei jede der Ein-/Ausgangspufferzellen (5) einen Transi
storbereich (6) eines ersten Leitfähigkeitstyps zur Ausgabe,
einen Transistorbereich (7) eines zweiten Leitfähigkeitstyps
zur Ausgabe, einen Transistorbereich (8) des ersten Leit
fähigkeitstyps zur Eingabe und Logikfunktion, und einen Tran
sistorbereich (9) des zweiten Leitfähigkeitstyps zur Eingabe
und Logikfunktion aufweist, und die jeweiligen Bereiche (6
bis 9) in einer ersten Richtung von den Kontaktierungsflächen
(2) zum inneren Logikgatterteil (3) angeordnet sind,
eine Mehrzahl von Transistoren (60) in dem Transistorbereich
(6) des ersten Leitfähigkeitstyps zur Ausgabe und eine Mehr
zahl von Transistoren (70) in dem Transistorbereich (7) des
zweiten Leitfähigkeitstyps zur Ausgabe regelmäßig in einer
zweiten Richtung, die die erste Richtung senkrecht schneidet,
angeordnet sind, und die Transistoren miteinander gepaart
sind,
eine Mehrzahl von Transistoren in dem Transistorbereich (8)
des ersten Leitfähigkeitstyps zur Eingabe und Logikfunktion
und eine Mehrzahl von Transistoren in dem Transistorbereich
(9) des zweiten Leitfähigkeitstyps zur Eingabe und Logikfunk
tion gleichmäßig in der zweiten Richtung angeordnet sind.
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