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Die vorliegende Erfindung betrifft
ein Verfahren zum Entwerfen komplexer Schaltungsdesigns und insbesondere,
aber nicht ausschließlich,
ein Verfahren zum Umordnen einer Abtastkette auf der Basis der Ergebnisse
der Verteilung eines Taktsignals, um eventuelle Abtastketten-Haltezeitfehler
zu eliminieren und für
die Abtastkette benötigtes
Chipflächen-Overhead
zu minimieren.
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Integrierte Schaltungen arbeiten
mit einem Taktsignal zum Zeitsteuern der darin enthaltenen Kombinations-
(Gattern) und Sequenz- (Signalspeicher, Flipflops) Schaltungselemente.
Dieses Taktsignal muss die verschiedenen Elemente, die physikalisch über die
integrierte Schaltung verteilt sind, im Idealfall zum selben Zeitpunkt
erreichen. Wenn sich die Elemente in verschiedenen Entfernungen
von der Taktsignalquelle befinden, dann erreicht das Taktsignal
die Elemente über
die Metallverbindungsleitungen zu verschiedenen Zeitpunkten. Dies
ist eine Ursache für
ein Phänomen,
das als Taktversatz bekannt ist. Taktversatz kann auch durch den
Widerstand und die Kapazität
entstehen, die das Taktsignal an den verschiedenen Elementen erfährt. Techniken
zum Kompensieren dieser Taktversatzursache beinhalten das Entwerfen
der Metallleitungen auf eine solche Weise, dass sie eine äquivalente
Länge haben,
und das kapazitive Belasten einiger der Metallleitungen, um die
Kapazität über den
Taktbaum auszugleichen.
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Eine weitere Technik zum Minimieren
von Taktversatz arbeitet mit mehreren Puffern, um den Widerstand
und die Kapazität
anzusteuern, die das Taktsignal erfährt. Diese Puffer erhöhen jedoch
die Ausbreitungsverzögerung,
was ebenfalls Taktversatz verursacht.
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Mit den in integrierten Schaltungen
verwendeten höheren
Betriebsfrequenzen ist es notwendig, den Takt genau zu steuern,
indem die kapazitive Belastung aufgrund der Metallleitungen und
das Puffern der Taktsignale gesteuert werden. Darüber hinaus
ist Widerstand, da Methoden zur Herstellung von integrierten Schaltungen
immer kleinere Bauelemente und Metallleitungen in der integrierten
Schaltung vorsehen, bei der Entstehung von Taktversatz von größerer Bedeutung.
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Im Bereich integrierter Schaltungen
ist es im Vergleich zum Testen von Kombinationsschaltungselementen
häufig
schwierig, sequentielle Schaltungselemente in der Logik einer integrierten
Schaltung zu testen. Daher wurden viele Designs für Testbarkeitsmethoden
angewendet. Ein solches Testbarkeitsdesign ist ein Prüfbahnverfahren,
mit dem Prüfvektoren direkt
auf sequentielle Schaltungselemente angewendet werden können. Die
sequentiellen Schaltungselemente sind seriell zu einer Prüfbahn zusammengeschaltet.
Ein Prüfvektor
wird von einem Eingangspin an das erste sequentielle Schaltungselement
der Prüfbahn
angelegt. Ein Takt- (Freigabe-) Signal speichert den Wert des Prüfvektors,
während sich
dieser durch die sequentiellen Schaltungselemente ausbreitet. Im
Wesentlichen fungieren die sequentiellen Schaltungselemente als
Schieberegister. Der Ausgang vom letzten sequentiellen Schaltungselement
wird mit einem erwarteten Wert verglichen. Um den Schiebevorgang
des Prüfbahneingangsvektors
durchzuführen,
dürfen
die Taktsignale benachbarter sequentieller Schaltungselemente nicht
gleichzeitig aktiv sein.
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Bei einem solchen herkömmlichen
Prüfbahnverfahren
entstehen Probleme wie beispielsweise durch Taktversatz verursachte
falsche Prüfvektorausgänge. Der
Taktversatz wird durch das ungleichmäßige Layout von Metallleitungen
für jedes
sequentielle Schaltungselement des Schieberegisters, die zum Kompensieren
der unzureichenden Ansteuerungsfähigkeit
des Taktsignals eingefügten
Puffer, usw. verursacht. Somit lesen die sequentiellen Schaltungselemente
den Eingangsvektor zu unterschiedlichen Zeiten, so dass sie nicht
richtig als Schieberegister arbeiten können.
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Die Prüfbahn wird typischerweise während des
Entwurfsvorgangs umgeordnet, um Chipflächen-Overhead durch Hinzufügen der
Prüfbahn
zum Design minimal zu halten. Beispiele für eine solche Umordnung sind
in der US-A-5,307,286 von Rusu et al. mit dem Titel "METHOD FOR OPTIMIZING
AUTOMATIC PLACE AND ROUTE LAYOUT FOR FULL SCAN CIRCUITS" und in der US-A-5,212,651
von Yabe mit dem Titel "SCAN
PATH GENERATION WITH FLIP-FLOP REARRANGEMENT ACCORDING TO GEOMETRY
OF LOGIC CIRCUIT" offenbart.
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Die US-A-5,307,286 offenbart eine
integrierte Schaltung mit Flipflop-Schaltungen, die in Reihen mit
Puffern angeordnet sind, die Signale zu diesen Flipflops senden.
Während
des Entwerfens der integrierten Schaltung werden die Flipflops in
Reihen mit ähnlichen
Signalspeichern und Puffern auf eine Weise gruppiert, dass Prüffreigabesignalklemmen,
Taktleitungen und andere globale Signalleitungen zwischen benachbarten
Flipflops durch Aneinandergrenzen verbunden sind. Dann werden Pufferwerte zum
Wählen
der richtigen Puffer berechnet, die in den Reihen mit den Flipflops
platziert werden.
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Es gibt Nachteile beim Anordnen der
Flipflops in Reihen gemäß der Offenbarung
in der US-A-5,307,286. Erstens, die Ausrichtung der Flipflops reduziert
zwar das Prüfbahnanschluss-Overhead
der Chipfläche,
kann aber das Verbindungs-Overhead für Verbindungen zwischen den Flipflops
und der Kombinationslogik erhöhen.
So kann beispielsweise die Verbindungslänge zwischen einem Kombinationselement
und einem benachbarten Flipflop zunehmen, wenn der Flipflop auf
andere Flipflops ausgerichtet wird.
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Zweitens kann es Taktversatzprobleme
zwischen Reihen von Flipflops geben, die zusammengeschaltet sind.
Zunächst
werden die Reihen vor der Verteilung des Taktsignals gebildet. Benachbarte Reihen
von Flipflops können
dann zu einem Teil der Prüfbahn
zusammengeschaltet werden. Die Prüfbahnverbindungen gehen direkt
von einem sequentiellen Schaltungselement zum anderen. Die Elemente in
der Prüfbahn
sind aufgrund von Taktversatz bedingt durch die Länge der
Direktverbindungen zwischen den Abtastelementen für Haltezeitfehler
anfällig.
Darüber
hinaus kann ein an die Puffer in einer Flipflopreihe angelegtes
Taktsignal in Bezug auf ein Taktsignal versetzt sein, das an die
Puffer einer direktverbundenen Flipflopreihe angelegt wird. Die Taktsignale
kommen in diesem Fall beispielsweise von verschiedenen Taktpuffern
des Taktbaums.
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Die US-A-5,212,651 offenbart ein
Verfahren zur Prüfbahnerzeugung.
Das Verfahren setzt Flipflops in eine zweidimensionale Ebene gemäß ursprünglichen
Prüfbahndaten,
die eine Sequenz je nach dem repräsentieren, wie die Flipflops
ursprünglich
in der Prüfbahn
geschaltet würden.
Die Flipflops werden dann in einer Folge verbunden, die geometrische
Designanforderungen an eine Logikschaltung erfüllt.
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Die Umordnung der Prüfbahnflipflops
gemäß der US-A-5,212,651
reduziert einfach die Länge
der Prüfbahnverbindungen.
Taktversatz zwischen den Flipflops wird in der US-A-5,212,651 nicht
berücksichtigt.
Der Taktversatz zwischen den Flipflops kann jedoch durch die in
der US-A-5,212,651 offenbarte Umordnung verschlimmert werden, wenn
die neue Anordnung Flipflops sequenziert, die nicht mit demselben
gepufferten Taktsignal getaktet werden.
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Ein symmetrischer Taktbaum ist ein übliches Verfahren
zum Bereitstellen einer versatzarmen Taktverteilung. Aber selbst
bei einer versatzarmen Taktverteilung kommen Haltezeitfehler in
der Prüfbahn vor.
Ein Haltezeitfehler tritt dann auf, wenn der Taktversatz zwischen
zwei Prüfelementen
größer ist
als die Ausbreitungsverzögerung
minus der Haltezeit der Prüfelemente.
Dies wird zu einer signifikanten Frage beim Testen von integrierten
Schaltungen, weil die Bauelementausbreitungsverzögerungen reduziert werden und
RC-induzierte Taktversätze
mit Submikron-Technologien zunehmen. Es entsteht somit ein erhebliches
Problem in Bezug auf die Fähigkeit,
eine Prüfbahn
in einem integrierten Schaltungsdesign einzusetzen.
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Die US-A-5,459,736 von Nakamura mit
dem Titel "SCAN
PATH CIRCUIT FOR TESTING MULTI-PHASE CLOCKS FROM SEQUENTIAL CIRCUITS" und die US-A-5,337,321 von Ozaki
mit dem Titel "SCAN
PATH CIRCUIT WITH CLOCK SIGNAL FEEDBACK, FOR SKEW AVOIDANCE" befassen sich mit
Taktversatz in Bezug auf Prüfbahnen.
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Die US-A-5,459,736 offenbart eine
Prüfbahnschaltung,
die wenigstens zwei Prüftaktsignale und
zusätzliche
Logik verwendet, um eine Fehlfunktion während der Abtastprüfung aufgrund
von Taktversatz zu vermeiden. Ein offensichtlicher Nachteil der
in der US-A-5,459,736 offenbarten Vorrichtung ist, dass die zusätzliche
Logik und die mehreren Taktsignale die Komplexität beim Implementieren von Abtastprüfungen erhöhen. Die
zusätzliche
Logik und Verdrahtung der beiden Prüftaktsignale erhöhen die Menge
an Chipfläche,
die f einer integrierten Schaltung benötigt wird. Die Komplexität der Zeitsteuerung der
zusätzlichen
Logik und der mehreren Signale nimmt ebenfalls zu. Auch wird die
Herstellung der integrierten Schaltung komplexer, da die zusätzliche Logik
und die Verdrahtung für
die mehreren Prüftaktsignale
komplexere Masken und zusätzliche
Herstellungsschritte erfordern können.
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Die US-A-5,337,321 offenbart eine
Reihe von Prüfbahnflipflops,
die durch ein Gegen-Daten-Richtung-Taktsignal getaktet werden. Ein
Abtastprüftaktsignal
wird an einen Selektor in Verbindung mit dem letzten Flipflop in
der Prüfbahn
angelegt. Der Selektor gibt ein verzögertes Abtastprüftaktsignal aus,
das an den letzten Flipflop und an einen anderen Selektor in Verbindung
mit einem vorherigen Flipflop der Prüfbahn angelegt wird. Der andere
Selektor gibt ein weiteres verzögertes
Abtastprüftaktsignal
aus, das an den vorherigen Flipflop und an noch einen anderen Selektor
in Verbindung mit einem nächsten vorherigen
Flipflop der Prüfbahn
angelegt wird. Diese zunehmende Verzögerung des Abtastprüftaktsignals erfolgt
für jeden
Flipflop, der in der Prüfbahn
verbleibt.
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Ein deutlicher Nachteil des Gegenstandes der
US-A-5,337,321 ist, dass die Verzögerungen der Selektoren in
Bezug auf die Zahl der Flipflops in der Prüfbahn und die Frequenz des
Taktsignals ermittelt werden müssen.
Diese Ermittlung erfordert einen zusätzlichen Schritt in der Schaltungsentwurfsphase. Darüber hinaus
erhöht
die Logik der Selektoren die Menge an Chipfläche, die auf einer integrierten Schaltung
benötigt
wird, sowie die Komplexität
der Zeitsteuerung der zusätzlichen
Logik.
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Es ist daher Aufgabe der vorliegenden
Erfindung, ein Verfahren und eine zugehörige Vorrichtung mit Vorteilen
gegenüber
bekannten Verfahren und Vorrichtungen bereitzustellen. Es besteht
insbesondere Bedarf an einer Umordnung einer Abtastkette während des
Entwurfs, wobei Taktversatz in Bezug auf Taktverteilung und Abstand
zwischen Abtastkettenelementen berücksichtigt werden. Es besteht
ferner Bedarf an einer solchen Umordnung, die keine Zunahme der
Chipfläche
aufgrund von zusätzlicher Logik,
Taktsignalen usw. erfordert und die die Zeitsteuerung der Abtastkettenelemente
nicht komplexer macht. Es besteht ferner Bedarf an einer solchen Umordnung,
die Zeit und Kosten für
Entwicklung und Herstellung der integrierten Schaltung nicht erhöht.
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Gemäß der vorliegenden Erfindung
wird ein Verfahren nach beiliegendem Anspruch 1 bereitgestellt.
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Die vorliegende Erfindung kann somit
ein Verfahren zum Eliminieren von Abtasthaltezeitfehlern einer Abtastkette
beinhalten. Das Verfahren verwendet Informationen, die von der Verteilung
eines Taktsignals über
eine integrierte Schaltung resultieren. Insbesondere wird eine Abtastkette
gemäß den Ergebnissen
der Verteilung des Taktsignals umgeordnet. Die Verteilung des Taktsignals
ergibt separate Gruppen von sequentiellen Schaltungselementen, die
die Abtastkette bilden. Ein von der vorliegenden Erfindung vorgesehenes
Verfahren zum Verteilen des Taktsignals ist ein Taktabgleichverfahren.
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Nach dem Definieren der sequentiellen
Elemente zu separaten Gruppen erfolgen die Verbindungen in und zwischen
diesen Gruppen. So wird Taktsignalversatz für die Abtastkette eliminiert.
Es ergibt sich auch eine Reduzierung der Länge der Verbindungen zwischen
jeder Gruppe. Die Folge ist eine entsprechende Reduzierung des Chipflächen-Overhead für die Integration
der Abtastkette in der Schaltung.
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Zahlreiche weitere Vorteile und Merkmale der
vorliegenden Erfindung gehen leicht aus der nachfolgenden ausführlichen
Beschreibung der Erfindung und deren Ausgestaltungen hervor.
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Die Erfindung wird nachfolgend, jedoch
nur beispielhaft, mit Bezug auf die Begleitzeichnungen näher beschrieben.
Dabei zeigt:
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1 ein
Blockdiagramm einer Abtastkette mit sequentiellen Schaltungselementen
gemäß ursprünglichen
Abtastkettenverbindungen;
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2 ein
Blockdiagramm eines symmetrischen Taktbaums, der mit den sequentiellen
Elementen von 1 verbunden
ist;
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3 ein
Blockdiagramm einer Abtastkette mit sequentiellen Schaltungselementen von 1, die gemäß einer
Ausgestaltung der vorliegenden Erfindung umgeordnet wurden; und
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4A–C Blockdiagramme, die ein
weiteres Verfahren zum Umordnen gemäß einer Ausgestaltung der vorliegenden
Endung illustrieren.
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Die vorliegende Endung kann zwar
in vielen verschiedenen Formen ausgestaltet werden, aber es werden
in den Zeichnungen spezifische Ausgestaltungen davon dargestellt
und hier ausführlich
beschrieben, mit dem Verständnis,
dass die vorliegende Offenbarung als die Grundsätze der Erfindung exemplifizierend
und nicht auf die spezifischen beschriebenen Ausgestaltungen begrenzt
anzusehen ist.
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Gemäß einer typischen Abtastkettentechnik sind
sequentielle Schaltungselemente so ausgelegt, dass sie in Abwesenheit
eines Prüffreigabesignals beispielsweise
als Teil des Gesamtdesigns in der integrierten Schaltung fungieren.
Wenn das Prüffreigabesignal
vorhanden ist, dann werden die sequentiellen Schaltungselemente
zu einer Abtastkette zusammengeschaltet, wobei die sequentiellen
Elemente zu einem erweiterten Schieberegister verknüpft werden. Diese
sequentiellen Elemente werden zum Empfangen von generierten Prüfvektoren
seriell getaktet. Ein Prüfvektor
wird mit dem Prüffreigabesignal
angelegt, das Prüffreigabesignal
wird dann weggenommen, und die integrierte Schaltung wird funktionell
für wenigstens
einen Taktimpuls betätigt.
Dann wird das Prüffreigabesignal
erneut angelegt, und der Prüfvektor
wird aus dem erweiterten Schieberegister für den Vergleich mit einem erwarteten
Muster abgerufen. Die vorliegende Erfindung kann diesen Prüftyp beinhalten.
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1 zeigt
eine Abtastkette 8 mit sequentiellen Schaltungselementen 10 wie
z. B. herkömmlichen
Abtastkettenflipflops, die gemäß den ursprünglichen
Abtastkettenverbindungen 12 eines Designers geordnet sind.
Man beachte, dass die Platzierung der Verbindungen 12 nicht
durch die Nähe
benachbarter sequentieller Schaltungselemente 10 diktiert
wird. Die Verbindungen 12 sind nicht auf Länge optimiert, was
ein erhöhtes
Chipflächen-Overhead
für die
Abtastkettenverbindungen 12 ergibt. Die Verbindung 14 ist
gewöhnlich
mit einer Eingangskontaktinsel gekoppelt, die zum Empfangen des
Eingangsprüfvektors gekoppelt
ist. Die Verbindung 16 ist gewöhnlich mit einer Ausgangskontaktinsel
gekoppelt, die zum Bereitstellen des Ausgangs der Abtastkette 8 geschaltet ist.
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Gemäß 2 (Verbindungen 12 der Übersichtlichkeit
halber weggelassen) ist ein Taktbaum 20 mit Taktpuffern 22 und
Taktverbindungen 24 gemäß einer
herkömmlichen Taktabgleichtechnik
ausgelegt. 2 illustriert
einen solchen abgeglichenen Taktbaum, der in der Technik bekannt
ist. Beispiele für
andere Methoden der Taktverteilung sind Mesh und H-Tree, die ebenfalls
in der Technik bekannt sind und von der vorliegenden Endung abgedeckt
werden. Man beachte, dass die sequentiellen Schaltungselemente 10 dasselbe
Taktsignal verwenden.
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Der Taktabgleichvorgang definiert
die sequentiellen Schaltungselemente 10 zu Gruppen 30 mit
assoziierten Taktpuffern 22. Sequentielle Schaltungselemente 10 innerhalb
jeder dieser Gruppen 30 sind nahe genug beieinander, damit
das von dem assoziierten Taktpuffer 22 angelegte Taktsignal
gewöhnlich
einen sehr geringen Versatz über
Taktverbindungen 24 hat. Wenn jedoch Versatz vorhanden ist,
dann entstehen Haltezeitprobleme, zu deren Behebung die Abtastkettenverbindung
für die
sequentiellen Schaltungselemente 10 umgeordnet werden können. Insbesondere
kann die Abtastkettenverbindung für die sequentiellen Schaltungselemente 10 so geordnet
werden, dass jedes nachfolgende sequentielle Schaltungselement 10 in
der Gruppe ein Taktsignal mit weniger Versatz empfängt als
das Taktsignal für
das vorherige sequentielle Schaltungselement 10. Dieses
Umordnungsverfahren verbindet die sequentiellen Schaltungselemente 10,
um sämtliche
möglichen
Haltezeitfehler in den jeweiligen Gruppen zu eliminieren.
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Gemäß 3 werden durch den Abgleich des Taktbaums 20 definierte
Gruppen 30 zum Umordnen der sequentiellen Schaltungselemente 10 benutzt.
Eine Umordnung auf diese Weise reduziert die Menge an Taktsignalversatz
zwischen den gruppierten sequentiellen Schaltungselementen 10.
Der Taktsignalversatz innerhalb der Gruppen 30 ist geringer als
der Taktsignalversatz für
die gesamte Abtastkette. Darüber
hinaus sind die Abtastkettenverbindungen 12' optimiert, wodurch Chipflächen-Overhead
für den
Einschluss der Prüfbahn
in eine integrierte Schaltung reduziert wird. Die Verbindung 26
ist gewöhnlich
mit einer Eingangskontaktinsel gekoppelt, die zum Empfangen des
Eingangsprüfvektors
geschaltet ist. Die Verbindung 28 ist gewöhnlich mit einer Ausgangskontaktinsel
gekoppelt, die zum Bereitstellen des Ausgangs der Abtastkette 8' geschaltet ist.
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Verbindungen zwischen Gruppen 30 können anhand
des relativen Taktsignalversatzes zwischen Gruppen 30 ermittelt
werden. So sollten Gruppen 30 beispielsweise so geordnet
werden, dass jede nachfolgende Gruppe 30 in der Abtastkette
ein Taktsignal mit weniger Versatz empfängt als das Taktsignal für die vorherige
Gruppe 30. Somit wird die Abtastkette von sequentiellen Schaltungselementen 10 mit
diesem Umordnungsverfahren so verbunden, dass alle möglichen
Haltezeitfehler eliminiert werden.
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Die 4A–C illustrieren eine weitere
Ausgestaltung der vorliegenden Erfindung. 4A illustriert eine Abtastkette 118 mit
sequentiellen Schaltungselementen 110, die gemäß den ursprünglichen Abtastkettenverbindungen 112 eines
Designers geordnet wurden. Die Verbindung 114 ist typischerweise
mit einer Eingangskontaktinsel gekoppelt, die zum Empfangen des
Eingangsprüfvektors
geschaltet ist. Die Verbindung 116 ist gewöhnlich mit
einer Ausgangskontaktinsel gekoppelt, die zum Bereitstellen des
Ausgangs der Abtastkette 118 geschaltet ist.
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4B zeigt
die Abtastkette 118',
die gemäß der physikalischen
Platzierung von sequentiellen Schaltungselementen 110 mit
Verbindungen 112' umgeordnet
wurde. Dadurch wird zwar die Menge an Kanalraum minimiert, der von
der Abtastkette 118' belegt
wird, aber Taktversatz wurde nicht berücksichtigt. Die Verbindung 114' ist gewöhnlich mit
einer Eingangskontaktinsel gekoppelt, die zum Empfangen des Eingangsprüfvektors
geschaltet ist. Die Verbindung 116' ist gewöhnlich mit einer Ausgangskontaktinsel
gekoppelt, die zum Bereitstellen des Ausgangs der Abtastkette 118' geschaltet
ist.
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Wenn die in 4B illustrierte Ordnung einen Taktversatz
zwischen sequentiellen Schaltungselementen 110 aufweist,
dann verhindern Haltezeitprobleme einen effektiven Einsatz in einer
integrierten Schaltung. So kann beispielsweise jedes sequentielle
Schaltungselement 110 mit verschiedenen Taktpuffern (nicht
dargestellt) verbunden werden. Dies kann wiederum einen Taktversatz
zwischen sequentiellen Schaltungselementen 110 verursachen.
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Zum Überwinden des oben beschriebenen Taktversatzes
werden sequentielle Schaltungselemente 110 gemäß dem relativen
Versatz dazwischen umgeordnet. Insbesondere können sequentielle Schaltungselemente 110 so
geordnet werden, dass jedes nachfolgende sequentielle Schaltungselement 110 in
der Gruppe ein Taktsignal mit weniger Versatz erhält als das
Taktsignal für
das vorherige sequentielle Schaltungselement 110. Dieses
Umordnungsverfahren verbindet die sequentiellen Schaltungselemente 110 so,
dass sämtliche
möglichen
Haltezeitfehler innerhalb der jeweiligen Gruppen eliminiert werden.
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Mit speziellem Bezug auf 4C, das sequentielle Schaltungselement 110a startet die
Abtastkette, weil es ein Taktsignal (nicht dargestellt) erhält, das
den größten Versatz
relativ zum sequentiellen Schaltungselement 110d hat. Das
sequentielle Schaltungselement 110a ist durch die Verbindung 112'' mit dem sequentiellen Schaltungselement 110b verbunden.
Das sequentielle Schaltungselement 110b erhält ein Taktsignal
(nicht dargestellt), das weniger Versatz hat als das Taktsignal,
das an das sequentielle Schaltungselement 110a angelegt
wurde, und hat einen größeren Versatz
als das Taktsignal, das an das sequentielle Schaltungselement 110d angelegt
wurde.
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Das sequentielle Schaltungselement 110b ist über die
Verbindung 112'' mit dem sequentiellen Schaltungselement 110c verbunden.
Das sequentielle Schaltungselement 110c empfängt ein
Taktsignal (nicht dargestellt), das weniger Versatz hat als die Taktsignale,
die an die sequentiellen Schaltungselemente 110a und 110b angelegt
wurden, und das mehr Versatz hat als das Taktsignal, das an das
sequentielle Schaltungselement 110d angelegt wurde. Durch
Umordnen der sequentiellen Elemente 110 gemäß dem Taktversatz
werden entsprechende Haltezeitprobleme für jede jeweilige Gruppe der
Abtastkette eliminiert.
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Die Verbindung 114'' ist gewöhnlich mit einer Eingangskontaktinsel
gekoppelt, die zum Empfangen des Eingangsprüfvektors gekoppelt ist. Die
Verbindung 116'' ist gewöhnlich mit
einer Ausgangskontaktinsel gekoppelt, die zur Bereitstellung des
Ausgangs der Abtastkette 118'' geschaltet
ist.
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Die Erfindung ist nicht auf die Einzelheiten der
obigen Ausgestaltungen begrenzt. Es ist zu verstehen, dass keine
Begrenzungen in Bezug auf die hierin illustrierte spezifische Vorrichtung
beabsichtigt oder impliziert sind. Es ist natürlich beabsichtigt, dass der
beiliegende Anspruch alle solche Modifikationen abdeckt, die in
den Umfang des Anspruchs fallen.