DE2720863A1

DE2720863A1 - Logisches schaltnetzwerk

Info

Publication number: DE2720863A1
Application number: DE19772720863
Authority: DE
Inventors: Edward Baxter Eichelberger; Thomas Walter Williams
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1976-06-30
Filing date: 1977-05-10
Publication date: 1978-01-05
Also published as: US4071902A; JPS533752A; FR2357005A1; IT1115341B; FR2357005B1; GB1581864A

Description

Anmelderin Amtliches Aktenzeichen;

-3 -

Böblingen, den 6. Mai 1977

International Business Machines Corporation, Armonk, N.Y. 10504

Neuanmeldung

Aktenzeichen der Anmelderin:

FI 976 OO2

Vertreter:

Patentassessor

Dipl.-Ing. Heinz Gaugel 7030 Böblingen

Titel:

LOGISCHES SCHALTNETZWERK

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"^" 2 7 2 U y b 3

Die Erfindung betrifft ein logisches Schaltnetzwerk nach Patent ... (Patentanmeldung P 23 49 377.8-53), geeignet zur Anwendung in digitalen Datenverarbeitungsanlagen, und insbesondere eine Organisation der Logik, die die Prüfbarkeit der verwendeten Schaltungen mit minimalem Aufwand ermöglicht.

Bisher hatte der Konstrukteur von Datenverarbeitungsanlagen eine vollkommene Freiheit beim Entwurf von Schaltnetzwerken zur Verwirklichung von logischen Funktionseinheiten für das Rechenwerk, die Kanäle und für Steuereinheiten von Datenverarbeitungsanlagen. Daraus ergab sich eine beachtliche Vielfalt von Konstruktionen. Jede dieser Konstruktionen hat ihre eigene spezielle Abhängigkeit vom Schaltverhalten der einzelnen im System verwendeten Schaltungen.

Diese Unabhängigkeit und Flexibilität führte oft zu unerwarteten System-Taktproblemen, Schwierigkeiten bei der Prüfung der Schaltungen und machte eine aufwendige Schulung des Wartungspersonals für solche Datenverarbeitungsanlagen erforderlich. Es ergab sich jedoch der Vorteil, daß der Konstrukteur alle Techniken ausnutzen konnte, um die bestmögliche Leistung in Verbindung mit der kleinstmöglichen Zahl von Schaltungen zu erzielen. Die Grenze zwischen der durch den Konstrukteur entworfenen logischen Funktionseinheit und der vom Komponentenhersteller gelieferten Bauelemente war einigermaßen gut festgelegt, und die beim Impulsbetrieb wichtigen Schalteigenschaften, wie Anstiegszeit, Abfallzeit, Verzögerungszeit der einzelnen Tei!schaltungen usw. konnten ziemlich leicht geprüft jwerden.
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Bei fortschreitender Integration in immer größerem Ausmaß geht diese wohldefinierte und zuverlässig prüfbare Grenze jedoch immer mehr verloren. Es ist unmöglich oder unpraktisch

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geworden, jede Schaltung im Hinblick auf alle bekannten Schaltparameter zu überprüfen. Daraus ergab sich die Notwendigkeit, die Schaltnetzwerke in Funktionseinheiten aufzuteilen, deren Eigenschaften im Hinblick auf diese genannten Parameter unempfindlich sind.

Eine Methode zur Erzielung entsprechend aufgeteilter Strukturen besteht darin, sie in der in der DT-OS 2 349 377 beschriebenen Weise zu organisieren. Ein entsprechendes System ist in Fig. 1 dargestellt. Das dort gezeigte logische System arbeitet in synchroner Weise, gesteuert von zwei nicht überlappenden Taktimpulszügen C1 und C2. Bei Auftreten des Taktimpulses Ci werden Datensignale aus einem Verknüpfungsnetzwerk 1 in die Speicherglieder einer Schieberegister-Speichergliedgruppe 3 gegeben und zu Verknüpfungsnetzwerk 9 und 4 geleitet. Sobald dies geschehen ist, tritt der Taktimpuls C2 auf, so daß die vom Verknüpfungsnetzwerk 4 gelieferten Datensignale in die Schieberegister-Speichergliedgruppe 6 und von dort zu dem Verknüpfungsnetzwerk 9 und 1 gegeben werden. Hach Übertragung dieser Eingangssignal beginnt der Zyklus mit Auftreten des Taktimpulses C1 von neuem.

Die Schieberegister-Speichergliedgruppe 3 bzw. 6 enthält eines oder mehrere Schieberegister-Speicherglieder, von denen eines schematisch in Fig. 2 dargestellt ist. Diese Speicherglieder sind durch Verbindung des Ausganges V eines Speichergliedes mit dem Eingang U des nächsten Speichergliedes zu einem über Schiebetakte A und B gesteuerten Schieberegister zusammengeschaltet. Jedes Schieberegister-Speicherglied umfaßt zwei getaktete Verriegelungsschalter L1 und L2, wie es in Fig. 3 dargestellt ist. Der erste Verriegelungsschalter wird durch

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zwei Taktimpulse, nämlich C und Λ gesteuert. Bei Auftreten des Taktimpulses C wird das Eingangssignal E im Verriegelungsschalter LI gespeichert. Sobald der Schiebetakt A auftritt, wird das Eingangssignal U im Verriegelungsschalter Li gespeichert. Der zweite Verriegelungsschalter L2 wird vom Schiebe— takt B gesteuert, so daß der Inhalt des Verriegelungsschalters LI im Verriegelungsschalter L2 gespeichert wird. Die Ausgangssignale L und V entsprechen den in den Verriegelungsschaltern L1 und L2 gespeicherten Werten.

Logische Systeme des in Fig. 1 gezeigten Aufhaus haben gegenüber anderen logischen Systemen mehrere Vorteile. Einer dieser Vorteile besteht in der vollen, zeitunabhängigen Prüfbarkeit der Struktur, indera die Takteingänge C1, C2, Λ und B angesteuert und indem Schieberegister eingesetzt werden, um die Prufduster zuzuführen und zu prüfen.

Da diese Art einer voll prüfbaren logischen Struktur zwei synchrone, nicht überlappende Taktimpulszüge C1 und C2 verlangt, muß ein Netzwerk vorhanden sein, das diese Taktimpulszüge erzeugt. Ein derartiger Taktimpulsgenerator, der selbst voll prüfbar ist und der ohne Änderung der in Fig. 1 gezeigten Struktur als Teil dieser Struktur aufgebaut werden kann ist bereits in einer US-Patentanmeldung S.U. 701 376 (FI 976 Ο16) vorgeschlagen worden. Hier wird gezeigt, v/as anschließend noch genauer erläutert wird, wie der Schiebetakt B getastet

v/erden kann, wobei der Konstrukteur den Verriegelungsschalter L2 ausnutzen kann. Das in der bereits genannten DT-OS 2 349 377 offenbarte Schaltnetzwerk, von dem in der vorlie- j genden Erfindung ausgegangen wird, weist in der Anwendung der Logik im Bereich des Netzwerkes für den Schiebetakt B Nach- | teile auf. Die dort verwendeten Schieberegister-Speicherglie- '

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der weisen ebenfalls die in Fig. 3 gezeigten beiden Verriegelungsschalter L1 und L2 auf. Da die Daten im Verriegelungsschalter L1 immer über den Dateneingang D oder den Tasteingang I gehalten werden, läßt sich das Vorhandensein des Takttastens auf normale Weise überprüfen. Dazu wird in alle Schieberegister-Speicherglieder ein Tastimpulsmuster eingegeben. Es sei daran erinnert, daß die Verriegelungsschalter L1 und L2 jedes Schieberegister-Speichergliedes den gleichen Wert enthalten. Das eingegebene Tastimpulsmuster verhindert, daß die Taktimpulse zum Verriegelungsschalter L1 gelangen. Außerdem liefert das Tastimpulsmuster dem Schieberegister-Speicherglied (entweder am Dateneingang oder am Tasteingang) einen Wert, der unterschiedlich von dem im Schieberegister-Speicherglied ist, so daß, wenn der Taktimpuls durchgeschaltet wird, dann der Wert im Verriegelungsschalter L1 geändert wird. Wird der Taktimpuls nicht durchgeschaltet, so ändert sich der Wert im Schieberegister-Speicherglied nicht. Ob sich der Schaltzustand des Schieberegister-Speichergliedes geändert hat oder nicht, kann festgestellt werden, wenn die Austastung vervollständigt ist. Diese Prüfung kann mit einem kombinatorischen, aber nicht mit einem sequentiellen Prüfgenerator durchgeführt werden.

Im Falle der Tastung des Verschiebetaktes B müßte ein sequentieller Prüfgenerator verwendet werden, um diesen Verschiebetakt zu prüfen. Es sei beispielsweise angenommen, ein Verschieb betakt B werde über ein Tor G getastet. Um dieses Tor zu prüfen, ob es im Auszustand hängenbleibt (der Schiebetakt B geht , jimmer durch), so muß in die Schieberegister-Speicherglieder \ ein Tastmuster eingegeben werden, das dieses Tor so steuert, j daß es im Einzustand sein sollte (der Schiebetakt B sollte

nicht hindurch gelangen). Das Schieberegister-Speicherglied, j jdas den getasteten Schiebetakt B empfängt, weist den gleichen

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Wert auf, der in beide Verriegelungsschalter L1 und L2 eingegeben ist. Anschließend wird ein entgegengesetzter Wert an den Eingang des Schieberegister-Speichergliedes gelegt, das den getasteten Schiebetakt B empfängt.

Diese Werte v/erden gleichzeitig mit dem Setzen der Schieberegister-Speicherglieder in diese eingegeben, um das Tor des Schiebetaktes B zu kontrollieren. Nachdem nun sämtliche Schieberegister-Speicherglieder gesetzt sind, sollte das Tor eingeschaltet sein. Ein Schiebetakt C wird ein- und dann ausgeschaltet, so daß der Verriegelungsschalter L1 des Schieberegister-Speichergliedes, das den getasteten Schiebetakt B empfängt, nunmehr einen unterschiedlichen Wert gegenüber dem Verriegelungsschalter L2 der Schieberegister-Speicherglieder enthält. Nach dieser sequentiellen Operation kann auf Fehler dadurch geprüft werden, daß nunmehr der Schiebetakt B zunächst : ein- und dann ausgeschaltet wird, wobei der Schaltzustand j des Verriegelungsschalters L2 sich nur dann ändert, wenn das j Tor ausgeschaltet bleibt (angenommen, es liegt der meist zu- ^l treffende Fall eines Einzelfehlers vor). Anschließend werden , die Schieberegister-Speicherglieder abgetastet, so daß der ι Wert des Verriegelungsschalters L2 des in Frage kommenden Schieberegister-Speichergliedes geprüft werden kann. Dieses Vorgehen eignet sich nicht für eine einfache kombinatorische Prüflogik, mit der die gesamte restliche Logik geprüft werden kann. Beim genannten Stand der Technik besteht die Lösung aus dem Erfordernis, daß wenn ein Schiebetakt B getastet wurde, daß dann der sich ergebende getastete Takt zu einem Primärausgang gegeben werden muß, wo er mit einer einfachen, kombinatorischen Logik geprüft und beobachtet werden kann.

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Es wird Bezug auf das US-Patent rlr. 3 783 254 genommen.

Nachfolgend werden die für modulare, pegelempfindliche Logiksystexae Konstruktionsregeln angegeben, die für die Prüfung von auf Chips und bei der Härtung austauschbaren Einheiten beruhen.

1. Die gesamte interne Speicherung basiert auf getakteten Verriegelungsschaltern (d. h., Ve rriege lungs scha Item, die von Taktsignalen gesteuert v/erden, so, daß v/enn die Taktsignale fehlen, der Verriegelungsschalter über andere Eingangssignale nicht umgeschaltet werden kann).

2. Die Verriegelungsschalter v/erden über zwei oder mehrere nicht überlappende Systemtakte gesteuert so, daß von einem Takt Ci gesteuerte Verriegelungsschalter nicht andere von diesem Takt gesteuerte Verriegelungsschalter speisen können.

3. Alle System-Verriegelungsschalter bilden Teil eines Schieberegister-Speichergliedes. Alle Schieberegister-Speicherglieder sind zu einem oder mehreren Schieberegistern zusammengeschaltet, von denen jedes einen Eingang, einen Ausgang und Zuführungen für Schiebetakte Λ und B aufweist, die an Anschlüssen der Gesamteinrichtung zugänglich sind.

4. Die Systemsignale können von irgendeinem der Ausgänge der Schieberegister-Speicherglieder abgenommen werden, aber die Ausgänge des ersten und zweiten Verriegelungsschalters eines Speichergliedes dürfen nicht beide als Eingänge für dieselbe kombinatorische logische Funktion dienen.

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5. Ls muß möglich sein, sämtliche Taktsignale von den Eingangsanschlüssen der Gesamtanordnung her zu steuern. Es muß also ein primärer Eingangszustand herstellbar sein, der an den Ilakroeingängen der Schieberegister-Speicherglieder sämtliche Taktsignale sperrt und es muß möglich sein, jedes von diesen Taktsignalen durch Änderung eines primären Einganges (PI) ein- und auszuschalten. Außerdem muß es möglich sein, beide Schiebetakte (A und B) gleichzeitig einzuschalten.

6. Taktsignale dürfen nicht Dateneingangssignale für die Verriegelungsschalter bilden, sondern sie dürfen nur Takteingängen zugeführt werden.

7. Ist das den Verriegnlungsschalter L2 steuernde Taktsignalnetzwerk nicht ein einfaches Verzweigungsnetzwerk, das von einem einzigen Primäreingang gespeist wird, so muß das gesteuerte (oder abgeleitete) Taktsignal B einem Primärausgang (PO) zugeführt werden. Das sich ergebende logische Verknüpfungsnetzwerk, das diesen Primärausgang speist, nuß logisch nicht redundant sein.

tiird ein nach den vorstehenden Regeln aufgebautes sequentielles Netzwerk aufgebaut, so ist ein Tasten des Schiebetaktes Ii häufig wünschenswert und vorteilhaft. Uird ein Schiebetakt B getastet, so muß dieser einem Primärausgang entsprechend

Regel 7, zugeführt v/erden, da sonst der Tasteingang zu der \ UND-Schaltung in Fig. 4 hinsichtlich eines Fehlers "hängenbleiben bei einer Eins" nicht geprüft wird. Wird der Schiebetakt B beispielsweise auf zehn verschiedenen Pfaden getastet, so müssen zehn Primärausgänge vorgesehen werden, um der Regel 7 zu genügen. Es kann auch ein Decoder-Netzwerk mit vier

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Primäreingängen und einem einzelnen Primärausgang auf Chip-Ebene vorgesehen werden. Nimmt man zwölf logische Blöcke für das Decoder-Netzwerk, eine UND-Schaltung für jede der getasteten Schiebetaktleitungen und eine einzige ODER-Schaltung an, so erfordert diese Methode 23 logische Blöcke oder etwa 2,3 Blöcke je getastetem Schiebetakt B.

Durch die Erfindung erhält man ein wirksames Mittel, durch das getastete Schiebetakte B einem Primärausgang zugeführt werden und mit einem minimalen zusätzlichen Schaltungsaufwand eine komplette Prüfung auf Schaltlagefehler durchgeführt v/erden. Ist der Schiebetakt B getastet, dann wird der Ausgang des Verriegelungsschalters L1 eines Schieberegister-Speichergliedes zusammen mit dem Schiebetakt einer UND-Schaltung zugeführt und sämtliche dabei erhaltenen Ausgangssignale über eine ODER-Schaltung einem Primärausgang zugeführt.

Fig. 5 zeigt das erforderliche Netzwerk, wenn zwei verschiedene getastete Schiebetakte B erfindungsgemäß auf einem Primärausgang geführt werden. Dabei sind je Schiebetakt ein Primärausgang und 1,5 NAND-Schaltungen (UND- und Inverterschaltungen) erforderlich. Sind auf einem Chip zehn getastete Schiebetaktsignale B vorhanden, so erfordert die erfindungsgemäße Methode einen Primärausgang und 1,1 NAND-Schaltungen pro getastetem Schiebetakt-Netzwerk B.

Werden zwei oder mehrere Chips dieser Art auf einem Modul oder einer Karte angeordnet, so lassen sich diese Schiebetakt-Prüfpunkte direkt zusammenführen und an einen einzigen Primärausgang legen.

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Die erfindungsgemäße Technik erlaubt das Tasten des Schiebetaktsignales B, wobei sich als Aufwand lediglich ergibt:

(a) wenig mehr als eine Schaltung pro getastetem Schiebetakt,

(b) ein Chipanschluß pro Chip und (c) ein Anschlußstift pro i Karte oder Modul. !

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Le e rs e i te

Claims

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PATE H TA M SPRUCH E

Logisches Schaltnetzwerk bestehend aus mehreren Verknüpf ungsnetzwerken, deren jedes aufgrund vorliegender Eingangssignale einen Satz von Zwischensignalen an entsprechenden Ausgängen abgibt, mehreren Taktsignalanschlüssen, die zum Empfang unterschiedlicher Taktsignale mit Taktsignalquellen verbunden sind, mehreren Schieberegister-Speichergliedgruppen, deren jeue aufgrund eines Taktimpulses eines ihr zugeordneten Taktsignals die Werte der von einem zugeordneten Verknüpfungsnetzwerk abgegebenen Zwischensignale zur Speicherung aufninmt und an ihren Ausgängen einen Satz von entsprechenden Ausgangssignalen abgibt. Verbindungen zwischen den Ausgängen jeder Speichergliedgruppe und Eingängen derjenigen Verknüpfungsnetzwerke, deren zugeordnete Speichergliedgruppen nicht vom gleichen Taktsignal gesteuert werden, einem Satz von Eingabesignal-Anschlüssen, die mit Hingängen mindestens eines Verknüpfungsnetzwerkes verbunden sind und ferner einem ausgangsseitigen Verknüpfungsnetzwerk, das mindestens mit den Ausgängen der Speichergliedgruppen verbunden ist, nach Patent ... (Patentanmeldung P 23 49 377.8-53), dadurch gekennzeichnet, daß jede Schieberegister-Speichergliedgruppe mindestens ein Schieberegister-Speicherglied mit einem ersten, über einen ersten Schiebetakt und einem nachgeschalteten zweiten, über einen zweiten Schiebetakt gesteuerten Verriegelungsschalter enthält und daß ein zusätzlicher Schaltungsteil vorgesehen ist, so daß das Schieberegister-Speicherglied sowohl eine logische Funktion als auch eine Prüffunktion ausführt.

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ORIGINAL INSPECTED

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2. Logisches Schaltnetzwerk nach Anspruch 1, dadurch gekennzeichnet, daß der Schiebetakt für den zweiten Verriegelungsschalter durch ein zusätzliches Tastsignal getastet v/ird und daß ein zusätzlicher Ausgang für den getasteten Schiebetakt vorgesehen ist.
3. Logisches Schaltnetzwerk nach den Ansprüchen 1odcr°2, dadurch gekennzeichnet, daß die zusätzlichen Schaltungsteile von mehreren dieser Schaltnetzv/erke einen gemeinsamen Ausgang aufweisen.
4. Logisches Schal tnetzv/erk nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß der zusätzliche Schaltungsteil im v/esentlichen aus MAuD-Schaltungen besteht.

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