DE102009030524A1 - Baugruppe und Verfahren für eine integrierte Schaltung mit mehreren Chiplagen - Google Patents

Baugruppe und Verfahren für eine integrierte Schaltung mit mehreren Chiplagen Download PDF

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Abstract

Bei bestimmten Ausführungsformen wird eine integrierte Schaltung bereitgestellt, bei der eine erste Chiplage an eine zweite Chiplage gekoppelt ist. Durch die zweite Chiplage hindurch sind Through Silicon Vias angeordnet, um Leistungsreferenzen an die erste Chiplage zu liefern. Die Through Silicon Vias sind lateral neu positionierbar, ohne die Schaltungsabschnitte in der zweiten Chiplage zu blockieren.

Description

  • STAND DER TECHNIK
  • Wie in 1 gezeigt, können zwei (oder mehr) Chiplagen gestapelt werden, was generell als dreidimensionales integriertes Schaltungspaket bezeichnet wird, um eine dichte Kopplungsstruktur (z. B. 3000 oder mehr Kopplungsstrukturen) zwischen einer ersten Chiplage (z. B. Prozessor) 105 und einer zweiten Chiplage (z. B. Speicher) 107 bereitzustellen und somit einer erhöhte Bandbreite zwischen den Chiplagen zu erzeugen. Um die Chiplagen mit Signal- und Stromleitungen zu versorgen (vor allem die erste, obere Chiplage) können jedoch Through Silicon Vias (TSV) 109 eingesetzt werden, die durch die zweite (untere) Chiplage nach oben geführt werden.
  • Bei bestimmten Ausführungsformen ist die erste (obere) Chiplage ein Prozessor, während die zweite (untere) Chiplage eine dichte Speichereinheit umfasst. Kontaktierungsflecken auf der unteren Chiplage stellen die Verbindung zu einem Paketsubstrat her, welches das Paket an externe Verbindungen, wie z. B. eine Hauptplatine, koppelt. 2A ist ein exemplarisches High-Level-Layoutdiagramm für eine Speicherchiplage 107. Der Speicher ist in einzelne Reihenanordnungen organisiert (Speicherbank 205). Die Speicherchiplage enthält auch periphere Eingangs/Ausgangs(I/O – Input/Output)-Schaltungsblöcke und -logik, Taktgeber und Zeitgeberschaltungsblöcke in der Mitte. Die Through Silicon Vias werden von der Rückseite der Speicherchiplage verarbeitet und enden auf zugewiesenen Kontaktflecken, z. B. an der Schnittstelle zur oberen (Prozessor-)Chiplage.
  • 2B zeigt eine Möglichkeit, wie die Kontaktflecken für die TSV mit Endungen über die gesamte Speicherchiplage positioniert werden können. Doch wie in der Figur gezeigt, kommen die TSV durch die Speicherbankabschnitte und enden an verschiedenen asymmetrischen oder unregelmäßigen Stellen. Infolgedessen sind verbesserte Lösungen notwendig.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Ausführungsformen der Erfindung werden exemplarisch und in keiner Weise einschränkend in den Figuren der begleitenden Zeichnungen dargestellt, wobei Bezugsnummern zum Verweis auf ähnliche Elemente verwendet werden.
  • 1 ist eine Perspektive eines Querschnittes durch ein herkömmliches dreidimensionales integriertes Schaltungspaket (IC) mit zwei Chiplagen.
  • 2A ist ein Layoutdiagramm für Speicherbänke in einer Speicherchiplage für die IC in 1.
  • 2B zeigt das Layoutdiagramm von 2A, jedoch mit den Stellen für die Through Silicon Vias (TSV), die zum Koppeln der Signale der zwei Chiplagen im IC-Paket verwendet werden.
  • 3 ist ein Layoutdiagramm für eine Speicherchiplage mit TSV gemäß bestimmten Ausführungsformen.
  • 4A ist ein Layoutdiagramm für eine Speicherchiplage mit TSV gemäß weiteren Ausführungsformen.
  • 4B ist eine Seitenansicht eines IC-Pakets mit einer ersten Chiplage und einer zweiten Speicherchiplage wie in 4A gemäß bestimmten Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
  • 3 zeigt ein Layout für bestimmte Ausführungsformen einer Speicherchiplage (Chip) mit Speicherabschnitten 205 und TSV. Die Speicherabschnitte (Arrays) sind um die TSV herum angeordnet. Relativ zu den vorher erwähnten Ausführungsformen sind hier die Speicherbankgrößen reduziert, und die TSV (oder Through Vias) werden, wie gezeigt, in die freien Räume gesetzt. Ein Vorteil dieses Ansatzes ist, dass Platz gespart wird für Logik, Taktgeber und Zeitgeberschaltungen (die auch in den freien Räumen verteilt, aber nicht auf diesem Diagramm dargestellt sind).
  • In bestimmten Situationen kann sich jedoch die Schaltung (z. B. der Speicher) weiter entwickeln, sogar schon bei der Entwicklung der Paketkonfiguration, und in vielen Fällen wäre es wünschenswert, wenn sich die TSV-Platzierungsspezifikationen zur gleichen Zeit ändern würden. In einem 3D-Stapel können beispielsweise die TSV-Spezifikationen auf einer Chiplage durch die andere Chiplage vorgegeben werden, deren Spezifikationen sich ebenfalls ändern können. Das bedeutet, dass Speicherbänke und insbesondere Speicherzellarrays TSV innerhalb ihrer Abschnitte aufnehmen müssen. Speicher werden jedoch generell sehr dicht konzipiert. Infolgedessen lasst sich die Speicherorganisation nicht leicht beeinträchtigen, wie z. B. wenn TSV-Stellen verschoben werden müssen, was störend und gelegentlich auch für das Speicherarray-Design behindernd sein kann.
  • 4A und 4B zeigen einen weiteren Ansatz für die Implementierung der TSV in einem IC-Stapel mit mehreren Chiplagen. 4A ist ein Layoutdiagramm für eine Speicherchiplage mit TSV gemäß bestimmten Ausführungsformen, und 4B zeigt eine Seitenansicht des IC-Pakets. (Wie bei allen Zeichnungen in dieser Offenlegung, sind die Speicherbänke und TSV nicht maßstabsgetreu gezeichnet. Die tatsächlichen Kontaktfleckzonen der TSV sind normalerweise kleiner als abgebildet.) Wie gezeigt, sind die Speicherbänke 405 (in dieser Darstellung sind zwölf Bänke gezeigt) in Abständen in Abschnitte 417 unterteilt angeordnet. Bei der gezeigten Anordnung der Bänke sind die Abstände zwischen den Abschnitten so ausgerichtet, dass sie Spuren 419 bilden (die aus Gründen einer kürzeren Fassung nicht alle aufgezählt werden), welche die TSV enthalten. Bei der dargestellten Ausführungsform sind die Spuren 419 in parallel angeordneten (entlang der X-Achse) Abständen aufeinander ausgerichtet. (Im Sinne dieser Beschreibung bedeutet der Begriff „Spur” Abstand oder Freiraum, z. B. in einer länglichen Form wie ein langgezogenes Rechteck. Er bezieht sich nicht unbedingt auf eine physische Struktur.)
  • Bei dieser Anordnung kann ein TSV an beliebigen Stellen in den Spuren aufgenommen werden, d. h. sie können im übertragenen Sinne innerhalb der Spuren „gleiten”, damit Designer mehr Flexibilität bei der seitlichen Verschiebung der Vias haben, und zwar auch in den späteren Stufen der IC-Paketentwicklung. (Aus Sicht des Designs sind TSV „gleitbar”, obwohl sie sich nach ihrer Fabrikation nicht tatsächlich bewegen.) Das bedeutet, dass auch die Speicherbankabschnitte 417 entlang ihren „Spuren” an eine beliebige Stelle bewegt werden können, und zwar ohne maßgebliche Beeinflussung der Entwicklung des dreidimensionalen Prozesses oder Veränderungen der TSV-Positionsspezifikation.
  • 4B zeigt die erste und die zweite Chiplage 402, 406, die an der Chiplagen-Kopplungsstruktur 409 durch zahlreiche, z. B. über 3.000, Kopplungskontakte aneinander gekoppelt sind. Die erste und die zweite Chiplage enthalten Substrate (403 bzw. 407), auf denen ihre Schaltungen gebildet werden, und auf denen, wie in der dargestellten Ausführungsform gezeigt, jeweils Metallisierungsschichten M1 bis M7 aufgebracht sind für die Kopplung der Schaltungselemente innerhalb und zwischen den Chiplagen und zum Verteilen der Signale und Leistungsreferenzen von den TSV. Die Chiplagen 402, 406 sind so aneinander gekoppelt, dass ihre Metallschichten nebeneinander liegen, um eine effizientere Kopplungsstruktur zu schaffen.
  • Normalerweise enthält jede Metallschicht durch Abstände getrennte Metalllinien, die in die gleiche Richtung verlaufen. Die Linien in einer gegebenen Schicht sind orthogonal relativ zu den Linien in den daneben liegenden Schichten, so dass die Metalllinien in nebeneinander liegenden Schichten sich generell überkreuzen. (Das ist nicht immer der Fall, doch wie unten beschrieben verlaufen beispielsweise die Schichten M1 und M2 in der zweiten Chiplage 407 in Y-Richtung.) In 4B wird dies mithilfe von gestrichelten und durchgehenden Linien dargestellt. Die gestrichelten Linien zeigen eine Schicht mit Linien, die auf die Y-Achse ausgerichtet ist, und die durchgehenden Linien zeigen Metallschichten, die auf die X-Achse ausgerichtet sind.
  • Bei der dargestellten Ausführungsform dient die M1-Schicht als Kontaktschicht und weist die TSV-Kontaktflecken auf. Die M2-Linien werden verwendet, um die gewünschten TSV-Kontakte in einer gegebenen Linie miteinander zu koppeln. Die VSS-Kontakte in einer Linie können z. B. miteinander gekoppelt sein und die VCC-Kontakte in einer Linie können miteinander gekoppelt sein. Die leeren Bereiche um die TSV-Kontaktflecken herum können für Repeater, Logik, Zeitgeber, Taktpuffer usw. verwendet werden. Die M3-Linien können dann verwendet werden, um die getrennten Abschnitte in einer Speicherbank zu koppeln und bei bestimmten Ausführungsformen werden Freiräume (oder Lücken) innerhalb der M3-Linien aufrechterhalten, um zu ermöglichen, dass TSV-Verbindungen von den M2-Linien nach oben geführt werden, z. B. um mit der ersten Chiplage 402 gekoppelt zu werden.
  • In der vorstehenden Beschreibung wurden zahlreiche spezifische Details erläutert. Es ist jedoch offensichtlich, dass erfindungsgemäße Ausführungsformen auch ohne diese spezifischen Details realisierbar sind. In anderen Fällen wurden allgemein bekannte Schaltungen, Strukturen und Techniken eventuell nicht im Detail dargestellt, um das Verständnis der Beschreibung nicht zu erschweren. In diesem Sinne haben Bezugnahmen auf „eine Ausführungsform”, „bestimmte Ausführungsformen”, „verschiedene Ausführungsformen” usw. die Bedeutung, dass die Ausführungsform/en bestimmte Merkmale, Strukturen oder Eigenschaften umfassen können, aber dass nicht unbedingt jede Ausführungsform die besonderen Merkmale, Strukturen oder Eigenschaften umfassen muss. Des Weiteren können bestimmte Ausführungsformen einige, alle oder keine der Merkmale aufweisen, die für andere Ausführungsformen beschrieben sind.
  • In der vorstehenden Beschreibung und in den nachfolgenden Ansprüchen sind die folgenden Begriffe wie unten beschrieben auszulegen: Die Begriffe „gekoppelt” und „verbunden” und deren Ableitungen können verwendet werden. Diese Begriffe sind jedoch nicht als Synonyme zu verstehen und nicht untereinander austauschbar. In bestimmten Ausführungsformen wird „verbunden” verwendet, um anzuzeigen, dass zwei oder mehrere Elemente durch direkten physischen oder elektrischen Kontakt miteinander verbunden sind. „Gekoppelt” bedeutet dagegen, dass zwei oder mehrere Elemente zusammenarbeiten oder interagieren, jedoch nicht unbedingt durch einen direkten physischen oder elektrischen Kontakt miteinander verbunden sind.
  • Die Erfindung ist nicht auf die beschriebenen Ausführungsformen begrenzt, sondern kann mit Modifizierungen und Änderungen im Rahmen des Umfangs der angehängten Ansprüche realisiert werden. Es ist z. B. zu verstehen, dass die vorliegende Erfindung für die Verwendung mit allen Arten von integrierten (IC) Halbleiterbausteinen anwendbar ist. Beispiele dieser IC-Bausteine sind u. a. ohne Eingrenzung Prozessoren, Steuerungen, Chipsatz-Komponenten, Programmable Logic Arrays (PLA), Speicherbausteine, Netzwerkbausteine u. ä.
  • Es ist auch zu verstehen, dass in bestimmten Zeichnungen die Signalleiter durch Linien dargestellt werden. Einige davon können dicker sein, um maßgeblichere Signalwege darzustellen, andere können eine Beschriftung enthalten, um eine Anzahl von dazugehörigen Signalwegen anzuzeigen, und/oder sie können Pfeile an einem oder an mehreren Enden enthalten, um die primäre Flussrichtung der Daten anzuzeigen. Dies soll jedoch in keiner Weise als eingrenzend ausgelegt werden. Solche zusätzlichen Details können in Verbindung mit einem oder mit mehreren exemplarischen Ausführungsformen verwendet werden, um ein besseres Verständnis der Schaltung zu ermöglichen. Alle dargestellten Signalleitungen, ob mit oder ohne zusätzliche Informationen, können eines oder mehrere in mehrere Richtungen abgehende Signale umfassen und können mit jedem geeigneten Signalschema implementiert werden, z. B. können digitale oder analoge Leitungen mit Differential-Paaren, Lichtwellenleitern und/oder asymmetrischen Leitungen implementiert werden.
  • Es ist zu verstehen, dass Größen/Modelle/Werte/Bereiche als Beispiele angegeben werden und keinerlei Eingrenzung der vorliegenden Erfindung darstellen. Mit der Ausreifung von Fertigungstechniken (z. B. Fotolithografie) im Laufe der Zeit ist zu erwarten, dass immer kleinere Geräte hergestellt werden können. Des Weiteren ist es möglich, dass allgemein bekannte Leistungs-/Masseverbindungen mit den IC-Bausteinen und anderen Komponenten in den FIGUREN gezeigt bzw. nicht gezeigt werden, was aus Gründen der Vereinfachung und besseren Darstellung und Erklärung der Erfindung geschieht. Des Weiteren können Anordnungen im Blockdiagrammformat gezeigt werden, um eine klare Darstellung der Erfindung zu ermöglichen, und auch um aufzuzeigen, dass bestimmte Details in Bezug auf die Implementierung solcher Blockdiagrammanordnungen in hohem Maß von der Plattform abhangen, in die die Erfindung implementiert werden soll, d. h., dass die fachkundige Person mit solchen spezifischen Details vertraut sein sollte. Wo spezifische Details (z. B. Schaltungen) angeführt werden, um Ausführungsformen der Erfindung zu beschreiben, sollte eine fachkundige Person erkennen, dass die Erfindung mit oder ohne Variationen dieser spezifischen Details realisiert werden kann. Die Beschreibung ist somit als illustrative Darstellung, jedoch in keiner Weise eingrenzend anzusehen.

Claims (19)

  1. Vorrichtung, die umfasst: eine erste Chiplage, die an eine zweite Chiplage gekoppelt ist; Vias, die durch die zweite Chiplage geführt werden, um Leistungsreferenzen an die erste Chiplage zu liefern, wobei die Through Vias lateral entlang einer ersten Achse neu positioniert sind, ohne die Schaltungsabschnitte in der zweiten Chiplage zu blockieren.
  2. Vorrichtung nach Anspruch 1, bei der die Schaltungsabschnitte der zweiten Chiplage entlang der ersten Achse neu positioniert werden können.
  3. Vorrichtung nach Anspruch 1, bei der die zweite Chiplage ein Speicherchip ist.
  4. Vorrichtung nach Anspruch 1, bei der die Vias entlang einer verbundenen Linie ausgerichtet sind, die parallel zur ersten Achse verläuft.
  5. Vorrichtung nach Anspruch 1, bei der die Schaltungsabschnitte in Abständen in Speicherabschnitte unterteilt und als eine oder mehrere Speicherbänke organisiert sind.
  6. Vorrichtung nach Anspruch 1, bei der die zweite Chiplage mindestens eine erste, zweite und dritte Metalllinienschicht aufweist, und wobei die erste Metalllinienschicht näher an der Schaltung in der zweiten Chiplage liegt, gefolgt von der zweiten und dritten Metalllinienschicht, wobei die erste Schicht die Kontaktflecken für die Vias bereitstellt, die zweite Schicht gleiche Vias zusammenkoppelt und die dritte Schicht Teile der Schaltungsabschnitte aneinander koppelt.
  7. Vorrichtung nach Anspruch 6, bei der die Linien in der dritten Metallschicht Lücken aufweisen, um Konnektivität für die Durchführung der Through Vias von der zweiten Metallschicht zu ermöglichen.
  8. Vorrichtung nach Anspruch 6, bei der die Linien in der ersten und dritten Schicht in die gleiche Richtung verlaufen und orthogonal auf die Linien in der zweiten Metalllinienschicht ausgerichtet sind.
  9. Vorrichtung nach Anspruch 6, bei der die erste Chiplage durch Abstände getrennte Metalllinienschichten aufweist und wobei die erste und zweite Chiplage so nebeneinander montiert sind, dass die Metalllinienschichten der ersten Chiplage neben denen der zweiten Chiplage liegen.
  10. Chip, der umfasst: ein Substrat mit Schaltungskomponenten; und eine Metallschicht, die mehrere Through Silicon Via(TSV)-Kontaktflecken für die durch das Substrat geführten TSV enthält, wobei die Kontaktflecken entlang Linien vorgesehen sind, die parallel zu den Spuren verlaufen, die für das Aufnehmen der Schaltungskomponenten verwendet werden, wobei die TSV entlang ihrer Linien neu positioniert werden können, ohne die Schaltungselemente zu stören.
  11. Chip nach Anspruch 10, bei dem die Schaltungskomponenten in Speicherbänke organisiert sind.
  12. Chip nach Anspruch 11, bei dem mindestens einige Kontaktflecken an die Metalllinien in einem zweiten Chip gekoppelt sind.
  13. Chip nach Anspruch 11, bei dem die Schaltungskomponenten in Speicherbankabschnitte organisiert sind, die innerhalb einer gegebenen Bank in Abständen angeordnet sind.
  14. Integriertes Schaltungspaket (IC), das umfasst: eine Prozessorchiplage, die in einer gestapelten Konfiguration an eine Speicherchiplage gekoppelt ist, wobei die Speicherchiplage Speicherbänke enthält, die in Abständen angeordnete Speicherbankabschnitte umfasst; Through Silicon Vias (TSV), die durch die Speicherchiplage angeordnet sind, um Leistungsreferenzen an die Prozessor- und Speicherchiplage von außerhalb des integrierten Schaltungspakets zu liefern, wobei die TSV lateral in parallel verlaufenden Spuren neu positioniert werden können, ohne die Speicherbankabschnitte zu blockieren.
  15. IC-Paket nach Anspruch 14, bei dem die Speicherbankabschnitte entlang der Spuren parallel zu den TSV-Spuren neu positioniert werden können.
  16. IC-Paket nach Anspruch 15, bei dem die Speicherchiplage mindestens eine erste, zweite und dritte Metalllinienschicht aufweist, und wobei die erste Metalllinienschicht näher an der Schaltung in der Speicherchiplage liegt, gefolgt von der zweiten und dritten Metalllinienschicht, wobei die erste Schicht die Kontaktflecken für die TSV bereitstellt, die zweite Schicht gleiche TSV zusammenkoppelt und die dritte Schicht Teile der Speicherbankabschnitte aneinander koppelt.
  17. IC-Paket nach Anspruch 16, bei dem die Linien in der dritten Metallschicht Lücken aufweisen, um Konnektivität für die Durchführung einer oder mehrerer Metalllinien in der Prozessorchiplage von der zweiten Metallschicht zu ermöglichen.
  18. IC-Paket nach Anspruch 16, bei dem die Linien in der ersten und dritten Schicht in die gleiche Richtung verlaufen und orthogonal auf die Linien in der zweiten Metalllinienschicht ausgerichtet sind.
  19. IC-Chip nach Anspruch 16, bei dem die Prozessorchiplage in Abständen angeordnete Metalllinienschichten aufweist, und die erste und die zweite Chiplage so nebeneinander montiert sind, dass die Metalllinienschichten der Prozessorchiplage neben denen der Speicherchiplage liegen.
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