DE112008002459T5 - Integrierte-Schaltkreis-Bausteine mit hoch-dichten bumpless bild-up layers und einem Substrat mit dichtevermindertem Kern oder einem kernlosen Substrat - Google Patents
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Abstract
Vorrichtung, die Folgendes umfasst:
ein erstes Element, das Folgendes enthält:
einen mikroelektronischen Chip, der eine aktive Fläche und mindestens eine Seite aufweist,
ein Verkapselungsmaterial neben der mindestens einen Seite des mikroelektronischen Chips, wobei das Verkapselungsmaterial mindestens eine Fläche enthält, die im Wesentlichen planar zu der aktiven Fläche des mikroelektronischen Chips verläuft,
eine erste dielektrische Materialschicht, die auf mindestens einem Abschnitt der aktiven Fläche des mikroelektronischen Chips und der Verkapselungsmaterialfläche angeordnet ist,
mehrere Aufbauschichten, die auf der ersten dielektrischen Materialschicht angeordnet sind, und
mehrere Leiterbahnen, die auf der ersten dielektrischen Materialschicht und den Aufbauschichten angeordnet sind und in elektrischem Kontakt mit der aktiven Fläche des mikroelektronischen Chips stehen; und
ein zweites Element, das mit dem ersten Element gekoppelt ist, wobei das zweite Element ein Substrat enthält, das mehrere dielektrische Materialschichten und Leiterbahnen aufweist, um leitfähigen Kontakte auf einer Oberseite leitend mit leitfähigen Kontakten auf...
ein erstes Element, das Folgendes enthält:
einen mikroelektronischen Chip, der eine aktive Fläche und mindestens eine Seite aufweist,
ein Verkapselungsmaterial neben der mindestens einen Seite des mikroelektronischen Chips, wobei das Verkapselungsmaterial mindestens eine Fläche enthält, die im Wesentlichen planar zu der aktiven Fläche des mikroelektronischen Chips verläuft,
eine erste dielektrische Materialschicht, die auf mindestens einem Abschnitt der aktiven Fläche des mikroelektronischen Chips und der Verkapselungsmaterialfläche angeordnet ist,
mehrere Aufbauschichten, die auf der ersten dielektrischen Materialschicht angeordnet sind, und
mehrere Leiterbahnen, die auf der ersten dielektrischen Materialschicht und den Aufbauschichten angeordnet sind und in elektrischem Kontakt mit der aktiven Fläche des mikroelektronischen Chips stehen; und
ein zweites Element, das mit dem ersten Element gekoppelt ist, wobei das zweite Element ein Substrat enthält, das mehrere dielektrische Materialschichten und Leiterbahnen aufweist, um leitfähigen Kontakte auf einer Oberseite leitend mit leitfähigen Kontakten auf...
Description
- GEBIET DER ERFINDUNG
- Ausführungsformen der vorliegenden Erfindung betreffen allgemein das Gebiet der Konstruktion Integrierter-Schaltkreis-Bausteine und insbesondere Integrierte-Schaltkreis-Bausteine mit hoch-dichten Bumpless Build-Up Lagers (BBULs, kontakthügellose Aufbauschichten) und einem Substrat mit dichtevermindertem Kern oder einem kernlosen Substrat.
- ALLGEMEINER STAND DER TECHNIK
- Im Zuge immer kleiner werdender Transistoren und einer zunehmenden Anzahl von Funktionen, die in mikroelektronischen Bauelementen untergebracht werden, müssen auch die Geometrien der Verbindungen zwischen Chip und Bausteinsubstrat kleiner werden. Derzeit wird der Chip mittels einer Lötverbindung mit dem Bausteinsubstrat verbunden, die gemeinhin als eine Flipchip-Verbindung bezeichnet wird. Die herkömmlichen Flipchip-Prozesse werden mit immer kleiner werdendem Kontakthügelabstand zunehmend komplexer, weil sich die Unterfüllung des Raumes zwischen den Flipchip-Kontakthügel schwierig gestaltet.
- KURZE BESCHREIBUNG DER ZEICHNUNGEN
- Die vorliegende Erfindung wird beispielhaft und nicht einschränkend in den Figuren der begleitenden Zeichnungen veranschaulicht, in denen gleiche Bezugszahlen gleiche Elemente bezeichnen und in denen Folgendes dargestellt ist:
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1 ist eine grafische Veranschaulichung einer Querschnittsansicht eines ersten Bausteinelements mit hochdichten Bumpless Build-Up Lagers gemäß einem Ausführungsbeispiel der Erfindung; -
2 ist eine grafische Veranschaulichung einer Querschnittsansicht eines zweiten Bausteinelements, das ein Substrat mit dichtevermindertem Kern oder ein kernloses Substrat gemäß einem Ausführungsbeispiel der Erfindung enthält; -
3 ist eine grafische Veranschaulichung einer Draufsicht auf einen Integrierter-Schaltkreis-Baustein gemäß einem Ausführungsbeispiel der Erfindung; und -
4 ist ein Blockschaubild einer beispielhaften elektronischen Vorrichtung, die zum Implementieren eines Integrierten-Schaltkreis-Bausteins gemäß einem Ausführungsbeispiel der Erfindung geeignet ist. - DETAILLIERTE BESCHREIBUNG
- In der folgenden Beschreibung sind zum Zweck der Erläuterung zahlreiche konkrete Details dargelegt, um ein gründliches Verständnis der Erfindung zu ermöglichen. Dem Fachmann leuchtet jedoch ein, dass Ausführungsformen der Erfindung auch ohne diese konkreten Details realisiert werden können. In anderen Fällen sind Strukturen und Bauelemente in Blockschaubildform gezeigt, um das Verständnis der Erfindung nicht zu erschweren.
- Wenn in dieser Spezifikation von ”eine Ausführungsform” oder ”einer Ausführungsform” gesprochen wird, so bedeutet das, dass ein bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Eigenschaft, die in Verbindung mit der Ausführungsform beschrieben wird, in mindestens einer Ausführungsform der vorliegenden Erfindung enthalten ist. Wenn also an verschiedenen Stellen in dieser Spezifikation von ”in einer Ausführungsform” gesprochen wird, so bezieht sich dies nicht unbedingt immer auf dieselbe Ausführungsform. Des Weiteren können die besonderen Merkmale, Strukturen oder Eigenschaften in jeder geeigneten Weise kombiniert werden in eine oder mehreren Ausführungsformen.
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1 ist eine grafische Veranschaulichung einer Querschnittsansicht eines ersten Bausteinelements mit hochdichten Bumpless Build-Up Lagers gemäß einem Ausführungsbeispiel der Erfindung. Wie gezeigt, enthält das erste Integrierte-Schaltkreis-Bausteinelement100 einen oder mehrere mikroelektronische Chips102 , eine aktive Fläche104 des mikroelektronischen Chips, ein Verkapselungsmaterial106 , einen Kern108 des mikroelektronischen Bausteins, eine erste dielektrische Materialschicht110 , Aufbauschichten112 , Leiterbahnen114 und leitfähige Kontakte116 . - Der mikroelektronische Chip
102 soll jede Art von Integriertem-Schaltkreis-Chip repräsentieren. In einer Ausführungsform ist der mikroelektronische Chip102 ein Mehrkern-Mikroprozessor. Der mikroelektronische Chip102 enthält eine aktive Fläche104 , welche die elektrischen Verbindungen enthält, die für das Funktionieren des mikroelektronischen Chips102 erforderlich sind. - Der mikroelektronische Chip
102 wird durch ein Verkapselungsmaterial106 auf mindestens einer Seite an seinem Platz gehalten. Das Verkapselungsmaterial106 enthält mindestens eine Fläche, die zu der aktiven Fläche104 im Wesentlichen planar verläuft. In einer Ausführungsform ist die aktive Fläche104 auf einer Halteplatte angeordnet, während das Verkapselungsmaterial106 um den mikroelektronischen Chip102 herum angeordnet ist. Das Verkapselungsmaterial106 kann sich über die Rückseite (gegenüber der aktiven Fläche104 ) des mikroelektronischen Chips102 erstrecken. - Der Kern
108 des mikroelektronischen Bausteins kann in dem ersten Integrierten-Schaltkreis-Bausteinelement100 enthalten sein, um mechanische Unterstützung und Stabilität während des Aufbauprozesses zu verleihen. Der Kern108 des mikroelektronischen Bausteins kann eine Öffnung aufweisen, in der der mikroelektronische Chip102 angeordnet ist. In einer Ausführungsform ist der Kern108 des mikroelektronischen Bausteins nicht in dem ersten Integrierten-Schaltkreis-Bausteinelement100 enthalten, und das Verkapselungsmaterial106 kann in einem größeren Umfang eingesetzt werden. - Eine erste dielektrische Materialschicht
110 ist auf mindestens einem Abschnitt der aktiven Fläche104 und des Verkapselungsmaterials106 angeordnet. Mittels einschlägig bekannter Verarbeitungsverfahren werden Aufbauschichten112 nacheinander auf der ersten dielektrischen Materialschicht110 angeordnet. - Leiterbahnen
114 sind auf der ersten dielektrischen Materialschicht110 und den Aufbauschichten112 angeordnet und stehen mit der aktiven Fläche104 in elektrischem Kontakt. Leitfähige Kontakte116 sind mit den Leiterbahnen114 gekoppelt und ermöglichen es, das erste Integrierte-Schaltkreis-Bausteinelement100 beispielsweise mittels einer Lötverbindung elektrisch mit dem zweiten Integrierten-Schaltkreis-Bausteinelement200 , das unten beschrieben wird, zu koppeln. In einer Ausführungsform enthalten die leitfähigen Kontakte116 Lötkontakthügel. In einer weiteren Ausführungsform enthalten die leitfähigen Kontakte116 Kontaktflecke. -
2 ist eine grafische Veranschaulichung einer Querschnittsansicht eines zweiten Bausteinelements, das ein Substrat mit dichtevermindertem Kern oder ein kernloses Substrat enthält, gemäß einem Ausführungsbeispiel der Erfindung. Wie gezeigt, enthält das zweite Integrierte-Schaltkreis-Bausteinelement200 einen oder mehrere Substratkerne202 , obere Aufbauschichten204 , untere Aufbauschichten206 , eine Oberseite208 , eine Unterseite210 , obere leitfähige Kontakte212 , untere leitfähige Kontakte214 , Leiterbahnen216 , eingebettete Komponenten218 , einen oberen Abstand220 und einen unteren Abstand222 . - Das zweite Integrierte-Schaltkreis-Bausteinelement
200 ist mit dem ersten Integrierten-Schaltkreis-Bausteinelement100 gekoppelt, um einen Integrierten-Schaltkreis-Baustein zu bilden. Das zweite Integrierte-Schaltkreis-Bausteinelement200 kann einen Substratkern202 enthalten, um mechanische Unterstützung zu verleihen. Die oberen Aufbauschichten204 und unteren Aufbauschichten206 können mittels einschlägig bekannter Verarbeitungsverfahren ausgebildet werden. In einer Ausführungsform ist der Substratkern202 nicht in dem zweiten Integrierten-Schaltkreis-Bausteinelement200 enthalten, und es können Aufbauschichten allein, zum Beispiel ein organisches Mehrschichtsubstrat, verwendet werden. - Obere leitfähige Kontakte
212 sind auf der Oberseite208 angeordnet. Die oberen leitfähigen Kontakte212 ermöglichen es, das zweite Integrierte-Schaltkreis-Bausteinelement200 beispielsweise mittels einer Lötverbindung elektrisch mit dem ersten Integrierten-Schaltkreis-Bausteinelement100 zu koppeln. In einer Ausführungsform enthalten die oberen leitfähigen Kontakte212 Lötkontakthügel. In einer weiteren Ausführungsform enthalten die oberen leitfähigen Kontakte212 Kontaktflecke. - Untere leitfähige Kontakte
214 sind auf der Unterseite208 angeordnet. Die unteren leitfähigen Kontakte212 ermöglichen es, das zweite Integrierte-Schaltkreis- Bausteinelement200 beispielsweise mittels einer Sockelverbindung elektrisch mit anderen Bauelementen, zum Beispiel einer gedruckten Leiterplatte, zu koppeln. In einer Ausführungsform umfassen die unteren leitfähigen Kontakte214 eine Kontaktfleck-Gitteranordnung. In einer weiteren Ausführungsform umfassen die unteren leitfähigen Kontakte214 eine Kugelgitteranordnung. In einer weiteren Ausführungsform umfassen die unteren leitfähigen Kontakte214 eine Kontaktstift-Gitteranordnung. - Leiterbahnen
216 sind durch das zweite Integrierte-Schaltkreis-Bausteinelement200 hindurch verlegt, um die oberen leitfähigen Kontakte212 leitend mit den unteren leitfähigen Kontakten214 zu koppeln. - In dem Substrat des zweiten Integrierten-Schaltkreis-Bausteinelements
200 können eingebettete Komponenten218 enthalten sein. In einer Ausführungsform gehört zu den eingebetteten Komponenten218 mindesten ein Speicherbaustein. In einer weiteren Ausführungsform gehört zu den eingebetteten Komponenten218 mindestens eine diskrete Komponente, wie zum Beispiel ein Kondensator, eine Induktionsspule, ein Widerstand, ein Logikbaustein oder dergleichen. - Das zweite Integrierte-Schaltkreis-Bausteinelement
200 ist dafür ausgelegt, Signale von einem oberen Abstand220 zu einem unteren Abstand222 zu übertragen. In einer Ausführungsform ist der obere Abstand220 so eng wie praktisch möglich, um das Herstellen von Lötverbindungen zwischen dem ersten Integrierten-Schaltkreis-Bausteinelement100 und dem zweiten Integrierten-Schaltkreis-Bausteinelement200 zu ermöglichen. In einer Ausführungsform beträgt der obere Abstand220 etwa 80 bis etwa 130 Mikrometer. In einer Ausführungsform beträgt der untere Abstand222 etwa 400 bis etwa 800 Mikrometer. -
3 ist eine grafische Veranschaulichung einer Draufsicht auf einen Integrierten-Schaltkreis-Baustein gemäß einem Ausführungsbeispiel der Erfindung. Wie gezeigt, enthält der Integrierte-Schaltkreis-Baustein300 mehrere erste Bausteinelemente100 , die mit einem zweiten Bausteinelement200 gekoppelt sind. Obgleich hier vier erste Bausteinelemente100 gezeigt sind, kann jede beliebige Anzahl enthalten sein. In einer Ausführungsform sind sechzehn erste Bausteinelemente100 mit einem zweiten Bausteinelement200 gekoppelt. Ein Unterfüllmaterial302 , wie zum Beispiel ein Epoxidharz, kann zwischen die ersten Elemente100 und das zweite Element200 gegossen werden. Das Unterfüllmaterial302 kann den Raum zwischen den Verbindungen, zum Beispiel (nicht gezeigten) Lötverbindungen, zwischen den leitfähigen Kontakten116 und den leitfähigen Kontakten212 im Wesentlichen ausfüllen. -
4 ist ein Blockschaubild einer beispielhaften elektronischen Vorrichtung, die zum Implementieren eines Integrierten-Schaltkreis-Bausteins gemäß einem Ausführungsbeispiel der Erfindung geeignet ist. Die elektronische Vorrichtung400 soll eine breite Vielfalt herkömmlicher und nicht-herkömmlicher elektronischer Vorrichtungen, Laptop-Computer, Desktop-Computer, Mobiltelefone, Drahtloskommunikations-Teilnehmereinheiten, Drahtloskommunikationstelefonie-Infrastrukturelemente, PDAs (persönliche digitale Assistenten), Settop-Boxen oder sonstige elektrische Vorrichtungen repräsentieren, die einen Nutzen aus den Lehren der vorliegenden Erfindung realisieren könnten. Gemäß dem veranschaulichten Ausführungsbeispiel kann die elektronische Vorrichtung400 einen oder mehrere Prozessoren402 , eine Speichersteuereinheit404 , einen Systemspeicher406 , eine Eingabe/Ausgabe-Steuereinheit408 , Netzwerk-Steuereinheit410 und ein oder mehrere Eingabe/Ausgabe-Geräte412 enthalten, die wie in4 gezeigt angeschlossen sind. Der eine oder die mehreren Prozessoren402 oder andere Integrierte-Schaltkreis-Komponenten der elektronischen Vorrichtung400 können einen Zwei-Element-Baustein umfassen, wie zuvor als eine Ausführungsform der vorliegenden Erfindung beschrieben. - Der eine oder die mehreren Prozessoren
402 können eine breite Vielfalt von Steuerungslogik repräsentieren, wie zum Beispiel einen Mikroprozessor und/oder einen programmierbaren Logikbaustein (PLD) und/oder ein programmierbares Logikarray (PLA) und/oder einen anwendungsspezifischen integrierten Schaltkreis (ASIC) und/oder einen Mikrocontroller und dergleichen, obgleich der vorliegenden Erfindung diesbezüglich keinerlei Grenzen auferlegt sind. In einer Ausführungsform sind der eine oder die mehreren Prozessoren402 Intel®-kompatible Prozessoren. Der eine oder die mehreren Prozessoren402 können einen Befehlssatz aufweisen, der mehrere Maschinenanweisungen enthält, die zum Beispiel durch ein Anwendungsprogramm oder ein Betriebssystem aufgerufen werden können. - Die Speichersteuereinheit
404 kann einen beliebigen Typ eines Chipsatzes oder einer Steuerlogik repräsentieren, der bzw. die den Systemspeicher406 mit den anderen Komponenten der elektronischen Vorrichtung400 verbindet. In einer Ausführungsform kann die Verbindung zwischen dem einen oder den mehreren Prozessoren402 und der Speichersteuereinheit404 eine serielle Punkt-zu-Punkt-Verbindung sein. In einer weiteren Ausführungsform kann die Speichersteuereinheit404 als eine Nordbrücke bezeichnet werden. - Der Systemspeicher
406 kann einen beliebigen Typ eines oder mehrerer Speicherbausteine repräsentieren, die zum Speichern von Daten und Befehlen verwendet werden, die von dem einen oder den mehreren Prozessoren402 verwendet wurden oder verwendet werden. In der Regel besteht der Systemspeicher406 aus einem dynamischen Direktzugriffsspeicher (DRAM), obgleich der Erfindung in dieser Hinsicht keine Grenzen auferlegt sind. In einer Ausführungsform kann der Systemspeicher406 aus einem Rambus-DRAM (RDRAM) bestehen. In einer weiteren Ausführungsform kann der Systemspeicher406 aus einem synchronen DRAM mit doppelter Datenrate (DDRSDRAM) bestehen. - Die Eingabe/Ausgabe (E/A)-Steuereinheit
408 kann einen beliebigen Typ eines Chipsatzes oder einer Steuerlogik repräsentieren, der bzw. die das eine oder die mehreren E/A-Geräte412 mit den anderen Komponenten der elektronischen Vorrichtung400 verbindet. In einer Ausführungsform kann die E/A-Steuereinheit408 als eine Südbrücke bezeichnet werden. In einer weiteren Ausführungsform kann die E/A-Steuereinheit408 der Peripheral Component Interconnect (PCI)-ExpressTM-Basisspezifikation, Revision 1.0a, PCI Special Interest Group, herausgegeben am 15. April 2003, entsprechen. - Die Netzwerk-Steuereinheit
410 kann jedes beliebige Gerät repräsentieren, das es der elektronischen Vorrichtung400 ermöglicht, mit anderen elektronischen Vorrichtungen oder Bauelementen zu kommunizieren. In einer Ausführungsform kann die Netzwerk-Steuereinheit410 dem Institute of Electrical and Electronics Engineers, Inc. (IEEE) 802.11b-Standard (zugelassen am 16. September 1999, Zusatz zum ANSI/IEEE-Standard 802.11, Ausgabe 1999), entsprechen. In einer weiteren Ausführungsform kann die Netzwerk-Steuereinheit410 eine Ethernet-Netzwerkschnittstellenkarte sein. - Das eine oder die mehreren Eingabe/Ausgabe (E/A)-Geräte
412 können einen beliebigen Typ eines Bauelementes, eines Peripheriegerätes oder einer Komponente repräsentieren, das bzw. die Eingaben in die elektronische Vorrichtung400 einspeist oder Ausgaben aus der elektronischen Vorrichtung400 verarbeitet. - In der obigen Beschreibung sind zum Zweck der Erläuterung zahlreiche konkrete Details dargelegt, um ein gründliches Verständnis der Erfindung zu ermöglichen. Dem Fachmann leuchtet jedoch ein, dass die vorliegende Erfindung auch ohne einige dieser konkreten Details realisiert werden kann. In anderen Fällen sind einschlägig bekannte Strukturen und Bauelemente in Blockschaubildform gezeigt.
- Viele der Verfahren sind in ihrer grundlegendsten Form beschrieben, aber bei jedem der Verfahren können Funktionen hinzugefügt oder weggelassen werden, und Informationen können bei jeder der beschriebenen Meldungen hinzugefügt oder weggelassen werden, ohne vom grundlegenden Geltungsbereich der vorliegenden Erfindung abzuweichen. Der Zahl der möglichen Variationen des erfindungsgemäßen Konzepts sind im Rahmen des Geistes und Geltungsbereichs der vorliegenden Erfindung keine Grenzen gesetzt. In dieser Hinsicht sollen die konkret veranschaulichten Ausführungsbeispiele die Erfindung nicht einschränken, sondern lediglich veranschaulichen. Das heißt, der Geltungsbereich der vorliegenden Erfindung ist nicht anhand der konkret beschriebenen Beispiele zu bestimmen, sondern allein anhand der Formulierungen der folgenden Ansprüche.
- ZUSAMMENFASSUNG
- In einigen Ausführungsformen werden Integrierte-Schaltkreis-Bausteine mit hoch-dichten Bumpless Build-Up Lagers (BBULs) und einem Substrat mit dichtevermindertem Kern oder einem kernlosen Substrat vorgestellt. In diesem Zusammenhang wird eine Vorrichtung vorgestellt, die ein erstes Element aufweist, das Folgendes enthält: einen mikroelektronischen Chip, der eine aktive Fläche und mindestens eine Seite aufweist, ein Verkapselungsmaterial neben der mindestens einen Seite des mikroelektronischen Chips, wobei das Verkapselungsmaterial mindestens eine Fläche enthält, die im Wesentlichen planar zu der aktiven Fläche des mikroelektronischen Chips verläuft, eine erste dielektrische Materialschicht, die auf mindestens einem Abschnitt der aktiven Fläche des mikroelektronischen Chips und der Verkapselungsmaterialfläche angeordnet ist, mehrere Aufbauschichten, die auf der ersten dielektrischen Materialschicht angeordnet sind, und mehrere Leiterbahnen, die auf der ersten dielektrischen Materialschicht und den Aufbauschichten angeordnet sind und in elektrischem Kontakt mit der aktiven Fläche des mikroelektronischen Chips stehen; und ein zweites Element aufweist, das mit dem ersten Element gekoppelt ist, wobei das zweite Element ein Substrat enthält, das mehrere dielektrische Materialschichten und Leiterbahnen aufweist, um leitfähige Kontakte auf einer Oberseite leitend mit leitfähigen Kontakten auf einer Unterseite zu koppeln, wobei die leitfähigen Kontakte auf der Oberseite leitfähig mit den Leiterbahnen des ersten Elements gekoppelt sind. Weitere Ausführungsformen werden ebenfalls offenbart und beansprucht.
- ZITATE ENTHALTEN IN DER BESCHREIBUNG
- Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
- Zitierte Nicht-Patentliteratur
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- - Institute of Electrical and Electronics Engineers, Inc. (IEEE) 802.11b-Standard (zugelassen am 16. September 1999, Zusatz zum ANSI/IEEE-Standard 802.11, Ausgabe 1999) [0029]
Claims (28)
- Vorrichtung, die Folgendes umfasst: ein erstes Element, das Folgendes enthält: einen mikroelektronischen Chip, der eine aktive Fläche und mindestens eine Seite aufweist, ein Verkapselungsmaterial neben der mindestens einen Seite des mikroelektronischen Chips, wobei das Verkapselungsmaterial mindestens eine Fläche enthält, die im Wesentlichen planar zu der aktiven Fläche des mikroelektronischen Chips verläuft, eine erste dielektrische Materialschicht, die auf mindestens einem Abschnitt der aktiven Fläche des mikroelektronischen Chips und der Verkapselungsmaterialfläche angeordnet ist, mehrere Aufbauschichten, die auf der ersten dielektrischen Materialschicht angeordnet sind, und mehrere Leiterbahnen, die auf der ersten dielektrischen Materialschicht und den Aufbauschichten angeordnet sind und in elektrischem Kontakt mit der aktiven Fläche des mikroelektronischen Chips stehen; und ein zweites Element, das mit dem ersten Element gekoppelt ist, wobei das zweite Element ein Substrat enthält, das mehrere dielektrische Materialschichten und Leiterbahnen aufweist, um leitfähigen Kontakte auf einer Oberseite leitend mit leitfähigen Kontakten auf einer Unterseite zu koppeln, wobei die leitfähigen Kontakte auf der Oberseite leitfähig mit den Leiterbahnen des ersten Elements gekoppelt sind.
- Vorrichtung nach Anspruch 1, die des Weiteren das erste Element umfasst, das einen Kern des mikroelektronischen Bausteins enthält, der eine Öffnung aufweist, in der der mikroelektronische Chip angeordnet ist.
- Vorrichtung nach Anspruch 1, die des Weiteren das zweite Element umfasst, das einen Substratkern enthält.
- Vorrichtung nach Anspruch 1, die des Weiteren das zweite Element umfasst, das mindestens eine Speicherkomponente enthält, die zwischen der Oberseite und der Unterseite eingebettet ist.
- Vorrichtung nach Anspruch 1, die des Weiteren das zweite Element umfasst, das mindestens eine diskrete elektronische Komponente enthält, die zwischen der Oberseite und der Unterseite eingebettet ist.
- Vorrichtung nach Anspruch 1, wobei die leitfähigen Kontakte auf der Unterseite des zweiten Elements eine Kontaktfleck-Gitteranordnung umfassen.
- Vorrichtung nach Anspruch 1, wobei die leitfähigen Kontakte auf der Unterseite des zweiten Elements eine Kugelgitteranordnung umfassen.
- Vorrichtung nach Anspruch 1, wobei die leitfähigen Kontakte auf der Oberseite des zweiten Elements Kontakthügel umfassen.
- Vorrichtung nach Anspruch 1, die des Weiteren eine Epoxidharzunterfüllung zwischen dem ersten Element und dem zweiten Element umfasst.
- Elektronische Vorrichtung, die Folgendes umfasst: eine Netzwerk-Steuereinheit; einen Systemspeicher; und einen Prozessor, wobei der Prozessor Folgendes enthält: ein erstes Element, das Folgendes enthält: einen mikroelektronischen Chip, der eine aktive Fläche und mindestens eine Seite aufweist, ein Verkapselungsmaterial neben der mindestens einen Seite des mikroelektronischen Chips, wobei das Verkapselungsmaterial mindestens eine Fläche enthält, die im Wesentlichen planar zu der aktiven Fläche des mikroelektronischen Chips verläuft, eine erste dielektrische Materialschicht, die auf mindestens einem Abschnitt der aktiven Fläche des mikroelektronischen Chips und der Verkapselungsmaterialfläche angeordnet ist, mehrere Aufbauschichten, die auf der ersten dielektrischen Materialschicht angeordnet sind, und mehrere Leiterbahnen, die auf der ersten dielektrischen Materialschicht und den Aufbauschichten angeordnet sind und in elektrischem Kontakt mit der aktiven Fläche des mikroelektronischen Chips stehen, und ein zweites Element, das mit dem ersten Element gekoppelt ist, wobei das zweite Element ein Substrat enthält, das mehrere dielektrische Materialschichten und Leiterbahnen aufweist, um leitfähige Kontakte auf einer Oberseite leitend mit leitfähigen Kontakten auf einer Unterseite zu koppeln, wobei die leitfähigen Kontakte auf der Oberseite leitfähig mit den Leiterbahnen des ersten Elements gekoppelt sind.
- Elektronische Vorrichtung nach Anspruch 10, die des Weiteren das zweite Element umfasst, das mindestens eine Speicherkomponente enthält, die zwischen der Oberseite und der Unterseite eingebettet ist.
- Elektronische Vorrichtung nach Anspruch 10, die des Weiteren das zweite Element umfasst, das mindestens eine diskrete elektronische Komponente enthält, die zwischen der Oberseite und der Unterseite eingebettet ist.
- Elektronische Vorrichtung nach Anspruch 10, die des Weiteren das erste Element umfasst, das einen Kern des mikroelektronischen Bausteins enthält, der eine Öffnung aufweist, in der der mikroelektronische Chip angeordnet ist.
- Elektronische Vorrichtung nach Anspruch 10, die des Weiteren das zweite Element umfasst, das einen Substratkern enthält.
- Elektronische Vorrichtung nach Anspruch 10, die des Weiteren mehrere erste Elemente umfasst, die mit dem zweiten Element gekoppelt sind.
- Vorrichtung, die Folgendes umfasst: mehrere erste Elemente, die jeweils Folgendes enthalten: einen mikroelektronischen Chip, der eine aktive Fläche und mindestens eine Seite aufweist, ein Verkapselungsmaterial neben der mindestens einen Seite des mikroelektronischen Chips, wobei das Verkapselungsmaterial mindestens eine Fläche enthält, die im Wesentlichen planar zu der aktiven Fläche des mikroelektronischen Chips verläuft, eine erste dielektrische Materialschicht, die auf mindestens einem Abschnitt der aktiven Fläche des mikroelektronischen Chips und der Verkapselungsmaterialfläche angeordnet ist, mehrere Aufbauschichten, die auf der ersten dielektrischen Materialschicht angeordnet sind, und mehrere Leiterbahnen, die auf der ersten dielektrischen Materialschicht und den Aufbauschichten angeordnet sind und in elektrischem Kontakt mit der aktiven Fläche des mikroelektronischen Chips stehen; und ein zweites Element, das mit den mehreren ersten Elementen gekoppelt ist, wobei das zweite Element ein Substrat enthält, das mehrere dielektrische Materialschichten und Leiterbahnen aufweist, um leitfähige Kontakte auf einer Oberseite leitend mit leitfähigen Kontakten auf einer Unterseite zu koppeln, wobei die leitfähigen Kontakte auf der Oberseite leitfähig mit den Leiterbahnen der mehreren ersten Elemente gekoppelt sind.
- Vorrichtung nach Anspruch 16, wobei die mehreren ersten Elemente vier erste Elemente umfassen.
- Vorrichtung nach Anspruch 16, wobei die mehreren ersten Elemente sechzehn erste Elemente umfassen.
- Vorrichtung nach Anspruch 16, wobei die leitfähigen Kontakte auf der Oberseite des zweiten Elements einen Abstand von etwa 80 bis etwa 130 Mikrometer umfassen.
- Vorrichtung nach Anspruch 16, wobei die leitfähigen Kontakte auf der Unterseite des zweiten Elements einen Abstand von etwa 400 bis etwa 800 Mikrometer umfassen.
- Vorrichtung nach Anspruch 16, die des Weiteren die mehreren ersten Elemente umfasst, die einen Kern des mikroelektronischen Bausteins enthalten, der eine Öffnung aufweist, in der der mikroelektronische Chip angeordnet ist.
- Vorrichtung nach Anspruch 16, die des Weiteren das zweite Element umfasst, das einen Substratkern enthält.
- Vorrichtung nach Anspruch 16, die des Weiteren das zweite Element umfasst, das mindestens eine Speicherkomponente enthält, die zwischen der Oberseite und der Unterseite eingebettet ist.
- Vorrichtung nach Anspruch 16, die des Weiteren das zweite Element umfasst, das mindestens eine diskrete elektronische Komponente enthält, die zwischen der Oberseite und der Unterseite eingebettet ist.
- Vorrichtung nach Anspruch 16, wobei die leitfähigen Kontakte auf der Unterseite des zweiten Elements eine Kontaktfleck-Gitteranordnung umfassen.
- Vorrichtung nach Anspruch 16, wobei die leitfähigen Kontakte auf der Unterseite des zweiten Elements eine Kugelgitteranordnung umfassen.
- Vorrichtung nach Anspruch 16, wobei die leitfähigen Kontakte auf der Oberseite des zweiten Elements Kontakthügel umfassen.
- Vorrichtung nach Anspruch 16, die des Weiteren eine Epoxidharzunterfüllung zwischen den mehreren ersten Elementen und dem zweiten Element umfasst.
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9941245B2 (en) | 2007-09-25 | 2018-04-10 | Intel Corporation | Integrated circuit packages including high density bump-less build up layers and a lesser density core or coreless substrate |
Families Citing this family (66)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20090079064A1 (en) * | 2007-09-25 | 2009-03-26 | Jiamiao Tang | Methods of forming a thin tim coreless high density bump-less package and structures formed thereby |
US8901724B2 (en) | 2009-12-29 | 2014-12-02 | Intel Corporation | Semiconductor package with embedded die and its methods of fabrication |
US8742561B2 (en) | 2009-12-29 | 2014-06-03 | Intel Corporation | Recessed and embedded die coreless package |
US8891246B2 (en) | 2010-03-17 | 2014-11-18 | Intel Corporation | System-in-package using embedded-die coreless substrates, and processes of forming same |
US8535989B2 (en) | 2010-04-02 | 2013-09-17 | Intel Corporation | Embedded semiconductive chips in reconstituted wafers, and systems containing same |
US8319318B2 (en) | 2010-04-06 | 2012-11-27 | Intel Corporation | Forming metal filled die back-side film for electromagnetic interference shielding with coreless packages |
US8618652B2 (en) | 2010-04-16 | 2013-12-31 | Intel Corporation | Forming functionalized carrier structures with coreless packages |
US8939347B2 (en) | 2010-04-28 | 2015-01-27 | Intel Corporation | Magnetic intermetallic compound interconnect |
US9847308B2 (en) | 2010-04-28 | 2017-12-19 | Intel Corporation | Magnetic intermetallic compound interconnect |
US8313958B2 (en) | 2010-05-12 | 2012-11-20 | Intel Corporation | Magnetic microelectronic device attachment |
US8434668B2 (en) | 2010-05-12 | 2013-05-07 | Intel Corporation | Magnetic attachment structure |
US8609532B2 (en) | 2010-05-26 | 2013-12-17 | Intel Corporation | Magnetically sintered conductive via |
US20120001339A1 (en) | 2010-06-30 | 2012-01-05 | Pramod Malatkar | Bumpless build-up layer package design with an interposer |
US8372666B2 (en) | 2010-07-06 | 2013-02-12 | Intel Corporation | Misalignment correction for embedded microelectronic die applications |
US8754516B2 (en) | 2010-08-26 | 2014-06-17 | Intel Corporation | Bumpless build-up layer package with pre-stacked microelectronic devices |
US8304913B2 (en) | 2010-09-24 | 2012-11-06 | Intel Corporation | Methods of forming fully embedded bumpless build-up layer packages and structures formed thereby |
US20120112336A1 (en) * | 2010-11-05 | 2012-05-10 | Guzek John S | Encapsulated die, microelectronic package containing same, and method of manufacturing said microelectronic package |
US8937382B2 (en) | 2011-06-27 | 2015-01-20 | Intel Corporation | Secondary device integration into coreless microelectronic device packages |
US8848380B2 (en) | 2011-06-30 | 2014-09-30 | Intel Corporation | Bumpless build-up layer package warpage reduction |
CN104025285B (zh) | 2011-10-31 | 2017-08-01 | 英特尔公司 | 多管芯封装结构 |
US9257368B2 (en) | 2012-05-14 | 2016-02-09 | Intel Corporation | Microelectric package utilizing multiple bumpless build-up structures and through-silicon vias |
DE112012006469B4 (de) | 2012-06-08 | 2022-05-05 | Intel Corporation | Mikroelektronisches Gehäuse mit nicht komplanaren gekapselten mikroelektronischen Bauelementen und einer Aufbauschicht ohne Kontaktierhügel |
US20140091440A1 (en) * | 2012-09-29 | 2014-04-03 | Vijay K. Nair | System in package with embedded rf die in coreless substrate |
US9620413B2 (en) | 2012-10-02 | 2017-04-11 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of using a standardized carrier in semiconductor packaging |
US9496195B2 (en) | 2012-10-02 | 2016-11-15 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of depositing encapsulant along sides and surface edge of semiconductor die in embedded WLCSP |
US9165906B2 (en) | 2012-12-10 | 2015-10-20 | Invensas Corporation | High performance package on package |
US9704824B2 (en) | 2013-01-03 | 2017-07-11 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming embedded wafer level chip scale packages |
US9721862B2 (en) | 2013-01-03 | 2017-08-01 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of using a standardized carrier to form embedded wafer level chip scale packages |
US9812350B2 (en) | 2013-03-06 | 2017-11-07 | Qorvo Us, Inc. | Method of manufacture for a silicon-on-plastic semiconductor device with interfacial adhesion layer |
US9583414B2 (en) | 2013-10-31 | 2017-02-28 | Qorvo Us, Inc. | Silicon-on-plastic semiconductor device and method of making the same |
KR101488608B1 (ko) | 2013-07-19 | 2015-02-02 | 앰코 테크놀로지 코리아 주식회사 | 반도체 디바이스 및 그 제조 방법 |
US10085352B2 (en) | 2014-10-01 | 2018-09-25 | Qorvo Us, Inc. | Method for manufacturing an integrated circuit package |
US9530709B2 (en) | 2014-11-03 | 2016-12-27 | Qorvo Us, Inc. | Methods of manufacturing a printed circuit module having a semiconductor device with a protective layer in place of a low-resistivity handle layer |
US9613831B2 (en) | 2015-03-25 | 2017-04-04 | Qorvo Us, Inc. | Encapsulated dies with enhanced thermal performance |
US20160343604A1 (en) | 2015-05-22 | 2016-11-24 | Rf Micro Devices, Inc. | Substrate structure with embedded layer for post-processing silicon handle elimination |
CN105047630B (zh) * | 2015-07-08 | 2018-05-22 | 华进半导体封装先导技术研发中心有限公司 | 芯片后组装有源埋入封装结构及其生产工艺 |
US10276495B2 (en) | 2015-09-11 | 2019-04-30 | Qorvo Us, Inc. | Backside semiconductor die trimming |
US10020405B2 (en) | 2016-01-19 | 2018-07-10 | Qorvo Us, Inc. | Microelectronics package with integrated sensors |
US10090262B2 (en) | 2016-05-09 | 2018-10-02 | Qorvo Us, Inc. | Microelectronics package with inductive element and magnetically enhanced mold compound component |
US10773952B2 (en) | 2016-05-20 | 2020-09-15 | Qorvo Us, Inc. | Wafer-level package with enhanced performance |
US10784149B2 (en) | 2016-05-20 | 2020-09-22 | Qorvo Us, Inc. | Air-cavity module with enhanced device isolation |
US10468329B2 (en) | 2016-07-18 | 2019-11-05 | Qorvo Us, Inc. | Thermally enhanced semiconductor package having field effect transistors with back-gate feature |
US10103080B2 (en) | 2016-06-10 | 2018-10-16 | Qorvo Us, Inc. | Thermally enhanced semiconductor package with thermal additive and process for making the same |
EP3497719B1 (de) | 2016-08-12 | 2020-06-10 | Qorvo Us, Inc. | Einhäusung auf waferebene mit verbesserten eigenschaften |
JP7022112B2 (ja) * | 2016-08-12 | 2022-02-17 | コーボ ユーエス,インコーポレイティド | 性能を向上させたウェーハレベルパッケージ |
CN116884928A (zh) | 2016-08-12 | 2023-10-13 | Qorvo美国公司 | 具有增强性能的晶片级封装 |
US10109502B2 (en) | 2016-09-12 | 2018-10-23 | Qorvo Us, Inc. | Semiconductor package with reduced parasitic coupling effects and process for making the same |
US10090339B2 (en) | 2016-10-21 | 2018-10-02 | Qorvo Us, Inc. | Radio frequency (RF) switch |
US10749518B2 (en) | 2016-11-18 | 2020-08-18 | Qorvo Us, Inc. | Stacked field-effect transistor switch |
US10068831B2 (en) | 2016-12-09 | 2018-09-04 | Qorvo Us, Inc. | Thermally enhanced semiconductor package and process for making the same |
US10755992B2 (en) | 2017-07-06 | 2020-08-25 | Qorvo Us, Inc. | Wafer-level packaging for enhanced performance |
CN109300794B (zh) * | 2017-07-25 | 2021-02-02 | 中芯国际集成电路制造(上海)有限公司 | 封装结构及其形成方法 |
US10366972B2 (en) | 2017-09-05 | 2019-07-30 | Qorvo Us, Inc. | Microelectronics package with self-aligned stacked-die assembly |
US10784233B2 (en) | 2017-09-05 | 2020-09-22 | Qorvo Us, Inc. | Microelectronics package with self-aligned stacked-die assembly |
US11152363B2 (en) | 2018-03-28 | 2021-10-19 | Qorvo Us, Inc. | Bulk CMOS devices with enhanced performance and methods of forming the same utilizing bulk CMOS process |
US10804246B2 (en) | 2018-06-11 | 2020-10-13 | Qorvo Us, Inc. | Microelectronics package with vertically stacked dies |
US11069590B2 (en) | 2018-10-10 | 2021-07-20 | Qorvo Us, Inc. | Wafer-level fan-out package with enhanced performance |
US10964554B2 (en) | 2018-10-10 | 2021-03-30 | Qorvo Us, Inc. | Wafer-level fan-out package with enhanced performance |
US11646242B2 (en) | 2018-11-29 | 2023-05-09 | Qorvo Us, Inc. | Thermally enhanced semiconductor package with at least one heat extractor and process for making the same |
KR102595864B1 (ko) * | 2018-12-07 | 2023-10-30 | 삼성전자주식회사 | 반도체 패키지 |
US11923313B2 (en) | 2019-01-23 | 2024-03-05 | Qorvo Us, Inc. | RF device without silicon handle substrate for enhanced thermal and electrical performance and methods of forming the same |
WO2020154440A1 (en) | 2019-01-23 | 2020-07-30 | Qorvo Us, Inc. | Rf semiconductor device and manufacturing method thereof |
US20200235040A1 (en) | 2019-01-23 | 2020-07-23 | Qorvo Us, Inc. | Rf devices with enhanced performance and methods of forming the same |
US11387157B2 (en) | 2019-01-23 | 2022-07-12 | Qorvo Us, Inc. | RF devices with enhanced performance and methods of forming the same |
US11646289B2 (en) | 2019-12-02 | 2023-05-09 | Qorvo Us, Inc. | RF devices with enhanced performance and methods of forming the same |
US11923238B2 (en) | 2019-12-12 | 2024-03-05 | Qorvo Us, Inc. | Method of forming RF devices with enhanced performance including attaching a wafer to a support carrier by a bonding technique without any polymer adhesive |
Family Cites Families (75)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2636777B2 (ja) | 1995-02-14 | 1997-07-30 | 日本電気株式会社 | マイクロプロセッサ用半導体モジュール |
US6461895B1 (en) * | 1999-01-05 | 2002-10-08 | Intel Corporation | Process for making active interposer for high performance packaging applications |
US7382142B2 (en) * | 2000-05-23 | 2008-06-03 | Nanonexus, Inc. | High density interconnect system having rapid fabrication cycle |
US6271469B1 (en) * | 1999-11-12 | 2001-08-07 | Intel Corporation | Direct build-up layer on an encapsulated die package |
US6154366A (en) * | 1999-11-23 | 2000-11-28 | Intel Corporation | Structures and processes for fabricating moisture resistant chip-on-flex packages |
US6586836B1 (en) * | 2000-03-01 | 2003-07-01 | Intel Corporation | Process for forming microelectronic packages and intermediate structures formed therewith |
EP1150152A1 (de) | 2000-04-25 | 2001-10-31 | Hewlett-Packard Company, A Delaware Corporation | Verbindung einer optischen Baugruppe |
US7579848B2 (en) * | 2000-05-23 | 2009-08-25 | Nanonexus, Inc. | High density interconnect system for IC packages and interconnect assemblies |
US6970362B1 (en) | 2000-07-31 | 2005-11-29 | Intel Corporation | Electronic assemblies and systems comprising interposer with embedded capacitors |
US20020020898A1 (en) * | 2000-08-16 | 2002-02-21 | Vu Quat T. | Microelectronic substrates with integrated devices |
US6734534B1 (en) * | 2000-08-16 | 2004-05-11 | Intel Corporation | Microelectronic substrate with integrated devices |
US6586822B1 (en) * | 2000-09-08 | 2003-07-01 | Intel Corporation | Integrated core microelectronic package |
US6713859B1 (en) * | 2000-09-13 | 2004-03-30 | Intel Corporation | Direct build-up layer on an encapsulated die package having a moisture barrier structure |
US6489185B1 (en) * | 2000-09-13 | 2002-12-03 | Intel Corporation | Protective film for the fabrication of direct build-up layers on an encapsulated die package |
US6617682B1 (en) * | 2000-09-28 | 2003-09-09 | Intel Corporation | Structure for reducing die corner and edge stresses in microelectronic packages |
US6709898B1 (en) * | 2000-10-04 | 2004-03-23 | Intel Corporation | Die-in-heat spreader microelectronic package |
US6423570B1 (en) * | 2000-10-18 | 2002-07-23 | Intel Corporation | Method to protect an encapsulated die package during back grinding with a solder metallization layer and devices formed thereby |
US20020070443A1 (en) * | 2000-12-08 | 2002-06-13 | Xiao-Chun Mu | Microelectronic package having an integrated heat sink and build-up layers |
US6555906B2 (en) | 2000-12-15 | 2003-04-29 | Intel Corporation | Microelectronic package having a bumpless laminated interconnection layer |
US6706553B2 (en) * | 2001-03-26 | 2004-03-16 | Intel Corporation | Dispensing process for fabrication of microelectronic packages |
US6894399B2 (en) * | 2001-04-30 | 2005-05-17 | Intel Corporation | Microelectronic device having signal distribution functionality on an interfacial layer thereof |
US6888240B2 (en) * | 2001-04-30 | 2005-05-03 | Intel Corporation | High performance, low cost microelectronic circuit package with interposer |
US7071024B2 (en) * | 2001-05-21 | 2006-07-04 | Intel Corporation | Method for packaging a microelectronic device using on-die bond pad expansion |
US6586276B2 (en) * | 2001-07-11 | 2003-07-01 | Intel Corporation | Method for fabricating a microelectronic device using wafer-level adhesion layer deposition |
US7183658B2 (en) * | 2001-09-05 | 2007-02-27 | Intel Corporation | Low cost microelectronic circuit package |
US7045890B2 (en) * | 2001-09-28 | 2006-05-16 | Intel Corporation | Heat spreader and stiffener having a stiffener extension |
US7173329B2 (en) * | 2001-09-28 | 2007-02-06 | Intel Corporation | Package stiffener |
US6535388B1 (en) | 2001-10-04 | 2003-03-18 | Intel Corporation | Wirebonded microelectronic packages including heat dissipation devices for heat removal from active surfaces thereof |
US6504242B1 (en) | 2001-11-15 | 2003-01-07 | Intel Corporation | Electronic assembly having a wetting layer on a thermally conductive heat spreader |
JP2003163323A (ja) | 2001-11-27 | 2003-06-06 | Sony Corp | 回路モジュール及びその製造方法 |
US20050136640A1 (en) * | 2002-01-07 | 2005-06-23 | Chuan Hu | Die exhibiting an effective coefficient of thermal expansion equivalent to a substrate mounted thereon, and processes of making same |
US6841413B2 (en) * | 2002-01-07 | 2005-01-11 | Intel Corporation | Thinned die integrated circuit package |
US6710444B2 (en) * | 2002-03-21 | 2004-03-23 | Intel Corporation | Molded substrate stiffener with embedded capacitors |
US7102367B2 (en) * | 2002-07-23 | 2006-09-05 | Fujitsu Limited | Probe card and testing method of semiconductor chip, capacitor and manufacturing method thereof |
US7371975B2 (en) * | 2002-12-18 | 2008-05-13 | Intel Corporation | Electronic packages and components thereof formed by substrate-imprinting |
JP2004327940A (ja) | 2003-04-28 | 2004-11-18 | Ngk Spark Plug Co Ltd | 配線基板及びその製造方法 |
JP2005011837A (ja) * | 2003-06-16 | 2005-01-13 | Nippon Micron Kk | 半導体装置用基板、半導体装置およびその製造方法 |
FI20031201A (fi) | 2003-08-26 | 2005-02-27 | Imbera Electronics Oy | Menetelmä elektroniikkamoduulin valmistamiseksi ja elektroniikkamoduuli |
KR100971104B1 (ko) * | 2004-02-24 | 2010-07-20 | 이비덴 가부시키가이샤 | 반도체 탑재용 기판 |
US7095108B2 (en) * | 2004-05-05 | 2006-08-22 | Intel Corporation | Array capacitors in interposers, and methods of using same |
US7446389B2 (en) * | 2004-06-17 | 2008-11-04 | Apple Inc. | Semiconductor die package with internal bypass capacitors |
US7391110B2 (en) * | 2004-06-17 | 2008-06-24 | Apple Inc. | Apparatus for providing capacitive decoupling between on-die power and ground conductors |
US7335979B2 (en) * | 2004-06-28 | 2008-02-26 | Intel Corporation | Device and method for tilted land grid array interconnects on a coreless substrate package |
US20050287714A1 (en) * | 2004-06-29 | 2005-12-29 | Michael Walk | Enhancing epoxy strength using kaolin filler |
US7390740B2 (en) * | 2004-09-02 | 2008-06-24 | Micron Technology, Inc. | Sloped vias in a substrate, spring-like contacts, and methods of making |
US7335608B2 (en) * | 2004-09-22 | 2008-02-26 | Intel Corporation | Materials, structures and methods for microelectronic packaging |
US7613007B2 (en) * | 2004-12-21 | 2009-11-03 | E. I. Du Pont De Nemours And Company | Power core devices |
KR100716815B1 (ko) | 2005-02-28 | 2007-05-09 | 삼성전기주식회사 | 칩 내장형 인쇄회로기판 및 그 제조방법 |
JP2006351565A (ja) * | 2005-06-13 | 2006-12-28 | Shinko Electric Ind Co Ltd | 積層型半導体パッケージ |
EP1887845A4 (de) * | 2005-06-30 | 2010-08-11 | Ibiden Co Ltd | Leiterplatte |
US7932471B2 (en) * | 2005-08-05 | 2011-04-26 | Ngk Spark Plug Co., Ltd. | Capacitor for incorporation in wiring board, wiring board, method of manufacturing wiring board, and ceramic chip for embedment |
US20070057475A1 (en) | 2005-09-09 | 2007-03-15 | Polymer Logistics B.V. | Combination dolly-pallet |
JP2007081157A (ja) * | 2005-09-14 | 2007-03-29 | Shinko Electric Ind Co Ltd | 多層配線基板及びその製造方法 |
KR100726240B1 (ko) | 2005-10-04 | 2007-06-11 | 삼성전기주식회사 | 전자소자 내장 인쇄회로기판 및 그 제조방법 |
US7456459B2 (en) * | 2005-10-21 | 2008-11-25 | Georgia Tech Research Corporation | Design of low inductance embedded capacitor layer connections |
JP2007123524A (ja) * | 2005-10-27 | 2007-05-17 | Shinko Electric Ind Co Ltd | 電子部品内蔵基板 |
KR101248738B1 (ko) * | 2005-12-07 | 2013-03-28 | 엔지케이 스파크 플러그 캄파니 리미티드 | 유전체 구조체, 유전체 구조체의 제조방법 및 유전체구조체를 포함한 배선기판 |
US7989707B2 (en) * | 2005-12-14 | 2011-08-02 | Shinko Electric Industries Co., Ltd. | Chip embedded substrate and method of producing the same |
US7279795B2 (en) * | 2005-12-29 | 2007-10-09 | Intel Corporation | Stacked die semiconductor package |
US7863727B2 (en) * | 2006-02-06 | 2011-01-04 | Micron Technology, Inc. | Microelectronic devices and methods for manufacturing microelectronic devices |
JP4912716B2 (ja) * | 2006-03-29 | 2012-04-11 | 新光電気工業株式会社 | 配線基板の製造方法、及び半導体装置の製造方法 |
US7353591B2 (en) * | 2006-04-18 | 2008-04-08 | Kinsus Interconnect Technology Corp. | Method of manufacturing coreless substrate |
US7902660B1 (en) * | 2006-05-24 | 2011-03-08 | Amkor Technology, Inc. | Substrate for semiconductor device and manufacturing method thereof |
US7999383B2 (en) * | 2006-07-21 | 2011-08-16 | Bae Systems Information And Electronic Systems Integration Inc. | High speed, high density, low power die interconnect system |
KR100796523B1 (ko) * | 2006-08-17 | 2008-01-21 | 삼성전기주식회사 | 전자부품 내장형 다층 인쇄배선기판 및 그 제조방법 |
US7749882B2 (en) * | 2006-08-23 | 2010-07-06 | Micron Technology, Inc. | Packaged microelectronic devices and methods for manufacturing packaged microelectronic devices |
KR20080091086A (ko) * | 2006-09-13 | 2008-10-09 | 스미토모 베이클라이트 가부시키가이샤 | 반도체 장치 |
SG143098A1 (en) * | 2006-12-04 | 2008-06-27 | Micron Technology Inc | Packaged microelectronic devices and methods for manufacturing packaged microelectronic devices |
US7808797B2 (en) * | 2006-12-11 | 2010-10-05 | Intel Corporation | Microelectronic substrate including embedded components and spacer layer and method of forming same |
US20080145622A1 (en) * | 2006-12-14 | 2008-06-19 | Roy Mihir K | Polymer-based integrated thin film capacitors, packages containing same and methods related thereto |
US8476735B2 (en) * | 2007-05-29 | 2013-07-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Programmable semiconductor interposer for electronic package and method of forming |
US20090001528A1 (en) * | 2007-06-27 | 2009-01-01 | Henning Braunisch | Lowering resistance in a coreless package |
US20090072382A1 (en) * | 2007-09-18 | 2009-03-19 | Guzek John S | Microelectronic package and method of forming same |
US20090079064A1 (en) * | 2007-09-25 | 2009-03-26 | Jiamiao Tang | Methods of forming a thin tim coreless high density bump-less package and structures formed thereby |
US9941245B2 (en) | 2007-09-25 | 2018-04-10 | Intel Corporation | Integrated circuit packages including high density bump-less build up layers and a lesser density core or coreless substrate |
-
2007
- 2007-09-25 US US11/860,922 patent/US9941245B2/en active Active
-
2008
- 2008-09-17 DE DE112008002459.6T patent/DE112008002459B4/de active Active
- 2008-09-17 JP JP2010523204A patent/JP2010538478A/ja active Pending
- 2008-09-17 WO PCT/US2008/076654 patent/WO2009042463A1/en active Application Filing
- 2008-09-17 CN CN200880106620.6A patent/CN101802991B/zh active Active
- 2008-09-17 KR KR1020107006459A patent/KR101160405B1/ko active IP Right Grant
- 2008-09-19 TW TW104112066A patent/TWI637472B/zh active
- 2008-09-19 TW TW097136112A patent/TWI506744B/zh active
Non-Patent Citations (1)
Title |
---|
Institute of Electrical and Electronics Engineers, Inc. (IEEE) 802.11b-Standard (zugelassen am 16. September 1999, Zusatz zum ANSI/IEEE-Standard 802.11, Ausgabe 1999) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9941245B2 (en) | 2007-09-25 | 2018-04-10 | Intel Corporation | Integrated circuit packages including high density bump-less build up layers and a lesser density core or coreless substrate |
Also Published As
Publication number | Publication date |
---|---|
US20110101491A1 (en) | 2011-05-05 |
TW201535642A (zh) | 2015-09-16 |
CN101802991A (zh) | 2010-08-11 |
TW200933843A (en) | 2009-08-01 |
JP2010538478A (ja) | 2010-12-09 |
WO2009042463A1 (en) | 2009-04-02 |
KR101160405B1 (ko) | 2012-07-13 |
US9941245B2 (en) | 2018-04-10 |
TWI637472B (zh) | 2018-10-01 |
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