DE102018129433B4 - Fan-Out-Gehäuse und Verfahren - Google Patents

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Abstract

Ein Halbleiterbauelement (300), umfassend:einen Die (102; 312), der mit einer integrierten Routing-Schicht (120; 314) gekoppelt ist, wobei die integrierte Routing-Schicht (120; 314) eine erste Breite (316) aufweist, die breiter ist als der Die (102; 312);eine geformte Routing-Schicht (332), die mit der integrierten Routing-Schicht (120; 314) gekoppelt ist, wobei die geformte Routing-Schicht eine zweite Breite (334) aufweist, die breiter ist als die erste Breite (316); undwobei der Die (102; 312) durch eine erste Kapselung (106; 315) lateral umgeben ist, die sich lateral in der gleichen Breite erstreckt wie die integrierte Routing-Schicht (120; 314), wobeider Die (102; 312) mit der integrierten Routing-Schicht (120; 314) durch eine Mehrzahl von Säulen (104; 313) gekoppelt ist, die sich von einer Oberfläche des Dies (102; 312) erstrecken und von der Kapselung (106; 315) lateral umgeben sind.

Description

  • Technisches Gebiet
  • Hierin beschriebene Ausführungsbeispiele beziehen sich im Allgemeinen auf Packaging-Konfigurationen und -Verfahren für Halbleiterbauelemente.
  • Hintergrund
  • In der Halbleiterbauelementindustrie sind kleinere und dünnere Bauelemente immer erwünscht. Mit abnehmenden Größen kann es eine Herausforderung sein, Prozesse mit hoher Ausbeute kostengünstig bereitzustellen. Zum Beispiel kann Fan-Out-Waferebene-Packaging (FOWLP; Fan Out Wafer Level Packaging) unter dem Ausbeuteverlust aufgrund von Die-Drift, Form-Aushärtungs-Schrumpfung und Verwölbung leiden. Dies kann übertrieben sein, wenn mehrere Redistributionsmetallschichten erforderlich sind, um das Signal, Leistung und Masse von dem Halbleiterbauelement zu dem finalen Kugel-Gitter-Array-Stift oder der finalen Kugel-Gitter-Array-Lötkugel zu routen. Es ist wünschenswert, diese und andere Herausforderungen für Kleinformfaktor- (Small-Form-Factor-) Halbleiterbauelemente zu adressieren.
  • US 2015 / 0 028 478 A1 offenbart ein Halbleiterbauelement, umfassend einen Die der an mindestens einer Seite einen elektrischen leitfähigen Kontakt aufweist. Weiterhin ist eine Verlängerungsschicht offenbart, welche den Die lateral an mindestens einer Seite teilweise umgibt. Ferner ist eine Umverdrahtungsebene offenbart, welche auf einer Oberfläche der Verlängerungsschicht angeordnet ist. Die Umverdrahtungsebene und Pads des Dies sind ferner von einem Dielektrikum umgeben.
  • US 2017 / 0 110 421 A1 offenbart ein Halbleiterbauelement umfassend eine erste dielektrische Schicht über einem Einkapselungsmittel, das einen Durchgang und einen Halbleiterchip einkapselt. Eine Umverteilungsschicht befindet sich über der ersten dielektrischen Schicht, und eine zweite dielektrische Schicht befindet sich über der Umverteilungsschicht, und die zweite dielektrische Schicht umfasst eine Niedertemperatur-Polyimidmatte.
  • US 2015 / 0 179 570 A1 offenbart ein Halbleiterbauelement umfassend eine erste leitende Schicht mit einer Vielzahl von Leiterbahnen. Die erste leitende Schicht ist über einem Substrat ausgebildet. Die Leiterbahnen sind mit einem engen Abstand ausgebildet. Ein erster Halbleiterchip und ein zweiter Halbleiterchip sind über der ersten leitenden Schicht angeordnet. Auf dem ersten und dem zweiten Halbleiterchip wird ein erstes Verkapselungsmaterial aufgebracht. Das Substrat wird entfernt. Eine zweite Verkapselung wird über der ersten Verkapselung aufgebracht. Über der ersten leitenden Schicht und der zweiten Verkapselung wird eine Aufbau-Verbindungsstruktur gebildet. Die Aufbau-Verbindungsstruktur enthält eine zweite leitende Schicht. Ein erstes passives Bauelement ist in der ersten Verkapselung angeordnet. Ein zweites passives Bauelement ist in der zweiten Verkapselungsschicht angeordnet. Eine vertikale Verbindungseinheit ist in der zweiten Verkapselung angeordnet. Eine dritte leitende Schicht wird über der zweiten Verkapselung gebildet und ist über die vertikale Verbindungseinheit elektrisch mit der aufgebauten Verbindungsstruktur verbunden.
  • US 2017 / 0 133 310 A1 offenbart eine Halbleiterbauelementstruktur und ein Verfahren zur Herstellung eines Halbleiterbauelements. Verschiedene Aspekte stellen verschiedene Halbleiterpaketstrukturen und Verfahren zu deren Herstellung bereit, die eine dünne Fine-Pitch-Umverteilungsstruktur umfassen.
  • US 2017 / 0 125 347 A1 offenbart ein elektronisches System ohne Verwendung von Lötkugeln zwischen elektrischen Komponenten und ohne Verwendung von Zwischenschichten zwischen Chips und Gehäusesubstrat, ohne Verwendung einer diskreten Systemplatine für die Montage des Chipgehäuses. Ein Chip wird von einem Formmaterial umhüllt, ein erster Umverteilungsschaltkreis wird auf einer Unterseite des Formmaterials aufgebaut; ein zweiter Umverteilungsschaltkreis wird auf einer Unterseite des ersten Umverteilungsschaltkreises aufgebaut. Ein dritter Umverteilungsschaltkreis wird auf einer Unterseite des zweiten Umverteilungsschaltkreises aufgebaut. Zwischen jeweils zwei der elektrischen Komponenten sind plattierte Metalldurchgänge angeordnet.
  • Kurze Beschreibung der Zeichnungen
    • 1A-1F zeigen ausgewählte Herstellungsstufen eines Halbleiterbauelements gemäß einigen Ausführungsbeispielen.
    • 2A-2F zeigen ausgewählte Herstellungsstufen eines anderen Halbleiterbauelements gemäß einigen Ausführungsbeispielen.
    • 3 zeigt ein Halbleiterbauelement gemäß einigen Ausführungsbeispielen.
    • 4 zeigt ein Halbleiterbauelement gemäß einigen Ausführungsbeispielen.
    • 5 zeigt ein Halbleiterbauelement gemäß einigen Ausführungsbeispielen.
    • 6 zeigt ein Flussdiagramm eines Herstellungsverfahrens eines Halbleiterbauelements gemäß einigen Ausführungsbeispielen.
    • 7 zeigt ein System, das Halbleiterbauelemente und Verfahren umfassen kann, gemäß einigen Ausführungsbeispielen.
  • Beschreibung von Ausführungsbeispielen
  • Die folgende Beschreibung und die Zeichnungen stellen spezifische Ausführungsbeispiele ausreichend dar, um dem Fachmann deren praktische Ausführung zu ermöglichen. Andere Ausführungsbeispiele können strukturelle, logische, elektrische, prozessuale und andere Änderungen umfassen. Abschnitte und Merkmale einiger Ausführungsbeispiele können in denjenigen von anderen Ausführungsbeispielen umfasst sein oder gegen solche aus anderen Ausführungsbeispielen ausgetauscht werden.
  • 1A-1F zeigen Schritte eines Prozesses zum Bilden eines Halbleiterbauelements gemäß einem Beispiel. Ein Die 102 ist gezeigt, der an einem Träger 110 befestigt ist. Bei einem Beispiel ist der Die 102 an einem Fan-Out-Waferebene-Träger 110 befestigt. Ein Vorteil der Herstellung unter Verwendung eines Fan-Out-Waferebene-Prozesses umfasst die Fähigkeit, günstig und einfach eine Anzahl von kleinskaligen Verbindungen auf einem Die zu bilden und einen Anteil an lateralem Bereich zu vergrößern, mit dem nachfolgende Routing-Schichten zu bilden sind. In 1A sind die Dies 102 auf dem Träger 110 beabstandet, was mehr Grundfläche auf den Seiten des Dies ermöglicht, um Fanned-Out- (aufgefächerte) Zwischenverbindungen zu bilden. Durch gleichzeitiges Verarbeiten mehrerer Dies auf einem Waferebene-Träger 110 können Effizienzsteigerungen bei den Verarbeitungsoperationen erreicht werden.
  • Bei dem gezeigten Beispiel umfasst der Die 102 eine Mehrzahl von Säulen 104, die sich von einer Oberfläche des Dies 102 erstrecken. Bei einem Beispiel umfassen die Säulen Kupfersäulen oder Kupferlegierungssäulen. Obwohl Kupfer und Kupferlegierungen als ein Beispiel verwendet werden, ist die Erfindung in dieser Hinsicht nicht eingeschränkt. Andere Leiter, z. B. Aluminium, oder andere Metalle können verwendet werden.
  • Bei einem Beispiel werden die Säulen 104 unter Verwendung von Elektroplattierung gebildet. Bei einem Beispiel werden die Säulen 104 durch physikalische Abscheidung, z. B. Sputtern, gebildet. Bei einem Beispiel werden die Säulen 104 durch chemische Abscheidung in einem elektrolytischen Plattierungsprozess gebildet. Bei einem Beispiel werden die Säulen 104 in einem Feinabstand (fine pitch) gebildet, um zu einer Skala von auf einer Oberfläche, oder innerhalb einer aktiven Oberfläche des Dies 102, gebildeten Halbleiterbauelementen zu passen. Eine weitere Erörterung von Abstandsunterschieden, die bei Beispielen der Erfindung verwendet werden, sind nachstehend und speziell in 3 umfasst.
  • 1B zeigt eine weitere Verarbeitungsoperation. In 1B wird eine Kapselung 106 über dem Die 102 und den Säulen 104 gebildet. Bei einem Beispiel kann die Kapselung eine auf Epoxid basierende Kapselung umfassen. Andere polymerbasierte Kapselungen können innerhalb des Umfangs der Erfindung verwendet werden. Bei einem Beispiel kann die Kapselung 106 einen oder mehrere Füllstoffpartikel umfassen, die in einer Polymermatrix aufgehängt sind. Bei einem Beispiel wird die Kapselung 106 über dem Die 102 und den Säulen 104 geformt und gepresst. Eine Formoperation kann das Füllen einer detaillierten und komplexen Oberflächentopographie, z. B. die Säulen 104, ermöglichen.
  • Eine Kapselung 106, die durch eine Formoperation gebildet wird, unterscheidet sich physikalisch von einem dielektrischen Material, das laminiert und geätzt oder anderweitig verarbeitet ist. Zum Beispiel kann eine durch eine Formoperation gebildete Kapselung 106 Flusslinien und finale Merkmale aufweisen, die anzeigen, dass die Kapselung 106 unter Verwendung einer Formoperation gebildet wurde.
  • 1C zeigt eine weitere Verarbeitungsoperation. In 2C wurde die Kapselung 106 gedünnt, um eine obere Oberfläche der Säulen 104 erkennen zu lassen. Bei einem Beispiel wird die Kapselung 106 unter Verwendung eines Schlickers oder anderen Abrasionsmittels geschliffen, um die Dünnung bereitstellen. Bei einem Beispiel kann ein Schleifen der Kapselung 106 nach Prüfung eines produzierten finalen Produkts detektiert werden.
  • 1D zeigt eine weitere Verarbeitungsoperation. In 1D wurde der Träger 110 entfernt. Allerdings verbleibt der Wafer (umfassend mehrere Dies 102) als ein Einzelstück. Obwohl der Träger 110 bei diesem Beispiel in dieser Stufe entfernt wurde, kann der Träger 110 auch an anderen Punkten in dem Prozess entfernt werden. Zum Beispiel kann der Träger 110 nach Schritt 1E, nachfolgend beschrieben, entfernt werden.
  • 1E zeigt eine weitere Verarbeitungsoperation. In 1E wird eine integrierte Routing-Schicht 120 über dem Die 102 gebildet und mit den Säulen 104 gekoppelt. Bei einem Beispiel umfasst ein einstückiges Bilden ein Plattieren oder anderweitiges Bilden von Leiterrouten 124 (z. B. Leiterbahnen und Vias) direkt auf die Säulen 104. Das einstückige Bilden ist beschrieben im Gegensatz zur nachfolgenden Verbindung einer separaten Schaltungsplatine durch eine Verbindungsstruktur, z. B. eine Lötkugel.
  • 1E zeigt eine Anzahl von Leiterrouten 124, die innerhalb eines Dielektrikums 122 eingebettet oder teilweise eingebettet sind. Bei einem Beispiel wird das Dielektrikum 122 mit jeweils einer Schicht über individuellen Schichten von Leiterrouten 124 abgeschieden. Das Abscheiden des Dielektrikums 122 von einem Material, z. B. einem polyimidbasierten Material, stellt eine Anzahl von Herstellungsvorteilen, ähnlich zu den oben Beschriebenen, bereit. Die Abscheidung, z. B. Schleuderbeschichtung, ist in der Lage, eine komplexe Topographie, z. B. abgeschiedene Schichten der Leiterrouten 124, einfach zu füllen. Wie oben erörtert, werden Herstellungseffizienzsteigerungen erreicht durch Bilden der integrierten Routing-Schicht 120 auf einer Waferebene unter Verwendung von Fan-Out-Waferebene-Verarbeitungstechniken. Obwohl die Waferebene als ein Beispiel verwendet wird, kann eine andere Chargenverarbeitung innerhalb des Umfangs der Erfindung verwendet werden. Bei einem Beispiel wird anstelle eines Wafer-Chargen-Prozesses ein Chargenprozess auf Panel-Ebene verwendet.
  • In 1F wurde der Wafer entlang der Linien 108 vereinzelt, um eine Anzahl von individuellen, chargen-verarbeiteten Halbleiterbauelementen 130 bereitzustellen. In diesem Zusammenhang bezieht sich der Begriff „Waferebene-Halbleiterbauelemente“ auf individuelle Bauelemente, die auf einer Waferebene gebildet, wie in den obigen Beispielen beschrieben, und später vereinzelt wurden, wie in 1F gezeigt. Wie oben erörtert, kann das Herstellungsverfahren der individuellen chargen-verarbeiteten Halbleiterbauelemente 130 auf vielfältige Weise nachgewiesen werden, einschließlich, aber nicht begrenzt auf, einen nachgewiesenen Kapselungsfluss und einen integrierten Aufbau der integrierten Routing-Schicht 120.
  • 1F zeigt auch eine freiliegende Rückoberfläche 103 des Dies 102, die sich durch den in 1A-1F beschriebenen Herstellungsprozess ergibt. Ein Vorteil einer freiliegenden Rückoberfläche 103 umfasst eine verbesserte Kühlung des Dies 102 während des Betriebs. Die Beispiele von 1A-1F führen zu einer freiliegenden Rückoberfläche 103 aufgrund der Lage des Dies 102 benachbart zu dem Träger 102 in 1A-1C. Andere Beispiele für das Freilegen einer Die-Rückoberfläche sind in folgenden Beispielen beschrieben.
  • 2A-2F zeigen Schritte eines anderen Prozesses zum Bilden eines Halbleiterbauelements gemäß einem Beispiel. Ähnlich zu 1A-1F wird ein Die 202 gezeigt, der an einem Träger 210 befestigt ist. Bei einem Beispiel ist der Die 202 an einem Fan-Out-Waferebene-Träger 210 befestigt. Obwohl ein Fan-Out-Waferebene-Träger 210 als ein Beispiel verwendet wird, können andere Chargenprozessträger, z. B. ein Panel-Träger (rechteckig, nicht kreisförmig wie ein Wafer), verwendet werden.
  • Bei dem gezeigten Beispiel umfasst der Die 202 eine Mehrzahl von Kontakten 204, die innerhalb und co-planar mit einer Oberfläche des Dies 202 gebildet werden. Bei einem Beispiel werden die Kontakte 204 unter Verwendung von Elektroplattierung gebildet. Bei einem Beispiel werden die Kontakte 204 durch physikalische Abscheidung, z. B. Sputtern, gebildet. Bei einem Beispiel werden die Kontakte 204 durch chemische Abscheidung in einem stromlosen Plattierungsprozess gebildet. Bei einem Beispiel werden die Kontakte 204 in einem Feinabstand gebildet, um zu einer Skala von auf einer Oberfläche, oder innerhalb einer aktiven Oberfläche des Dies 202, gebildeten Halbleiterbauelementen zu passen.
  • 2B zeigt eine weitere Verarbeitungsoperation. In 2B wird eine Kapselung 206 über dem Die 202 gebildet. Bei einem Beispiel kann die Kapselung 206 eine auf Epoxid basierende Kapselung umfassen. Andere polymerbasierte Kapselungen können innerhalb des Umfangs der Erfindung verwendet werden. Bei einem Beispiel kann die Kapselung 206 einen oder mehrere Füllstoffpartikel umfassen, die in einer Polymermatrix aufgehängt sind. Bei einem Beispiel wird die Kapselung 206 über dem Die 102 geformt und gepresst.
  • Wie in den obigen Beispielen erörtert, unterscheidet sich eine Kapselung 206, die durch eine Formoperation gebildet wird, physikalisch von einem dielektrischen Material, das laminiert und geätzt oder anderweitig verarbeitet ist. Zum Beispiel kann eine durch eine Formoperation gebildete Kapselung 206 Flusslinien und finale Merkmale aufweisen, die anzeigen, dass die Kapselung 206 unter Verwendung einer Formoperation gebildet wurde.
  • 2C zeigt eine weitere Verarbeitungsoperation. In 2C wurde der Träger 210 entfernt, und die Kontakte 204 sind freiliegend. Im Gegensatz zu dem Beispiel von 1A-1F erfordert die Konfiguration von 2C keine Dünnungsoperation, z. B. Schleifen, um die Kontakte 204 freizulegen. Nur die Entfernung des Trägers 210 ist erforderlich. Ähnlich zu 1D verbleibt, obwohl der Träger 210 entfernt wurde, der Wafer (umfassend mehrere Dies 202) als ein Einzelstück.
  • 2D zeigt eine weitere Verarbeitungsoperation. In 2D wird eine integrierte Routing-Schicht 220 über dem Die 202 gebildet und mit den Kontakten 204 gekoppelt. Bei einem Beispiel umfasst ein einstückiges Bilden ein Plattieren oder anderweitiges Bilden von Leiterrouten 224 (z. B. Leiterbahnen und Vias) direkt auf die Kontakte 204. Das einstückige Bilden ist beschrieben im Gegensatz zur nachfolgenden Verbindung einer separaten Schaltungsplatine durch eine Verbindungsstruktur, z. B. eine Lötkugel.
  • 2D zeigt eine Anzahl von Leiterrouten 224, die innerhalb eines Dielektrikums 222 eingebettet oder teilweise eingebettet sind. Bei einem Beispiel wird das Dielektrikum 222 mit jeweils einer Schicht über individuelle Schichten von Leiterrouten 224 abgeschieden. Das Abscheiden des Dielektrikums 222 von einem Material, z. B. einem polyimidbasierten Material, stellt eine Anzahl von Herstellungsvorteilen bereit. Die Abscheidung, z. B. Schleuderbeschichtung, ist in der Lage, eine komplexe Topographie, z. B. abgeschiedene Schichten der Leiterrouten 224, einfach zu füllen. Wie oben erörtert, werden Herstellungseffizienzsteigerungen erreicht durch Bilden der integrierten Routing-Schicht 220 auf einer Waferebene unter Verwendung von Fan-Out-Waferebene-Verarbeitungstechniken. Eine andere Chargenverarbeitung, z. B. Panel-Ebene, ist auch innerhalb des Umfangs der Erfindung.
  • In 2E wurde der Wafer entlang der Linien 208 vereinzelt, um eine Anzahl von individuellen, chargen-verarbeiteten Halbleiterbauelementen 230 bereitzustellen. In diesem Zusammenhang bezieht sich der Begriff „Waferebene-Halbleiterbauelemente“ auf individuelle Bauelemente, die auf einer Waferebene gebildet, wie in den obigen Beispielen beschrieben, und später vereinzelt wurden, wie in 2E gezeigt. Wie oben erörtert, kann das Herstellungsverfahren der individuellen chargen-verarbeiteten Halbleiterbauelemente 230 auf vielfältige Weise detektiert werden, einschließlich, aber nicht begrenzt auf, einen detektierten Kapselungsfluss und einen integrierten Aufbau der integrierten Routing-Schicht 220.
  • 2F zeigt eine weitere Verarbeitungsoperation. In 2F wurden die individuellen, chargen-verarbeiteten Halbleiterbauelemente 230 gedünnt, z. B. durch Schleifen, um eine freiliegende Rückoberfläche 203 des Dies 202 zu zeigen. Ein Vorteil einer freiliegenden Rückoberfläche 203 umfasst eine verbesserte Kühlung des Dies 102 während des Betriebs. Bei einem Beispiel kann eine Dünnungsoperation unter Verwendung von Merkmalen wie Schleifspuren detektiert werden. Bei einem Beispiel werden der Die 202 und die Kapselung 206 gleichzeitig geschliffen und können durchgehende Schleifspuren über beide Oberflächen aufweisen.
  • Bei einem Beispiel kann nach dem Schleifen eine freiliegende geschliffene Die-Oberfläche 203 nachfolgend geätzt werden, um Schleifspuren zu entfernen. Das Vorhandensein von Schleifspuren kann ungewollte Spannungskonzentrationsmerkmale und/oder Restspannungen in der Die-Oberfläche zurücklassen, was zu Die-Rissbildung führen kann. Nach einer Ätzoperation kann das Fehlen von Schleifspuren anzeigen, dass die Ätzoperation ausgeführt worden ist.
  • 3 zeigt ein Halbleiterbauelement 300 gemäß ausgewählten Beispielen. In 3 ist ein individuelles chargen-verarbeitetes Halbleiterbauelement 301 gezeigt, das mit einer geformten Routing-Schicht 332 gekoppelt ist. Bei einem Beispiel wird das individuelle chargen-verarbeitete Halbleiterbauelement 301 unter Verwendung von Beispielprozessen, wie in 1A-1F beschrieben, gebildet.
  • Ein Die 312 ist gezeigt, der eine Mehrzahl von Säulen 313 umfasst, die sich von einer Oberfläche des Dies 312 erstrecken. Eine integrierte Routing-Schicht 314 ist gezeigt, die mit dem Die 312 gekoppelt ist. Eine erste Kapselung 315 ist gezeigt, die den Die 312 lateral umgibt und sich lateral in der gleichen Breite 316 erstreckt wie die integrierte Routing-Schicht 314. Die Mehrzahl von Säulen 313 sind gezeigt, die zu einem Die-Zwischenverbindungsabstand 302 gebildet sind.
  • Bei einem Beispiel wird die geformte Routing-Schicht 332 getrennt von dem individuellen chargen-verarbeiteten Halbleiterbauelement 301 gebildet und später an das individuelle chargen-verarbeitete Halbleiterbauelement 301 angebracht. Bei einem Beispiel umfasst eine Verbindung an einer Schnittstelle 318 eine Lötverbindung zwischen den Leiterrouten der integrierten Routing-Schicht 314 und Leiterrouten 340 der geformten Routing-Schicht 332. Bei einem Beispiel wird nach Anbringung des individuellen chargen-verarbeiteten Halbleiterbauelements 301 an der geformten Routing-Schicht 332 eine zweite Kapselung 333 über das individuelle chargen-verarbeitete Halbleiterbauelement 301 geformt. Wie in 3 gezeigt kann bei einem Beispiel die zweite Kapselung 333 sich lateral in der gleichen Breite 334 erstrecken wie die geformte Routing-Schicht 332. Bei dem Beispiel von 3 bildet die zweite Kapselung 333 eine Schnittstelle mit der ersten Kapselung 315, die in dem finalen Halbleiterbauelement 300 detektiert werden kann.
  • Obwohl die geformte Routing-Schicht 332 als breiter als die integrierte Routing-Schicht 314 gezeigt ist, ist die Erfindung in dieser Hinsicht nicht eingeschränkt. Bei ausgewählten Beispielen ist die geformte Routing-Schicht 332 gleich breit wie die integrierte Routing-Schicht 314.
  • Bei einem Beispiel wird die geformte Routing-Schicht 332 in Schichten gebildet durch Plattieren oder anderweitiges Zufügen von Leiterrouten 340 in Schichten, danach wird dann eine Kapselung 338 über jede aufeinanderfolgende Schicht der Leiterrouten 340 geformt. Obwohl die geformte Routing-Schicht 332 bei Fertigstellung eine integrale Komponente sein wird, können Schnittstellen zwischen individuell gebildeten Schichten in dem Endprodukt detektiert werden. Das Formen der Kapselung 338 aus einem Material, z. B. einem auf Epoxid basierenden Material, stellt eine Anzahl von Herstellungsvorteilen bereit. Ein Formgebungsprozess ist in der Lage, eine komplexe Topographie, z. B. abgeschiedene Schichten der Leiterrouten 340, einfach zu füllen. Bei einem Beispiel wird eine Schicht von Löt-Resist 336 ferner verwendet, um Lötkugeln 337 auf den Leiterrouten 340 zu strukturieren und anzuwenden.
  • Bei dem gezeigten Beispiel sind die Mehrzahl von Säulen 313 als zu einem Die-Zwischenverbindungsabstand 302 gebildet gezeigt. Die integrierte Routing-Schicht 314 wird zu einem ersten Zwischenverbindungsabstand 304 gebildet. Die geformte Routing-Schicht 332 wird zu einem zweiten Zwischenverbindungsabstand 306 gebildet. Bei dem gezeigten Beispiel ist der erste Zwischenverbindungsabstand 304 größer als ein Die-Zwischenverbindungsabstand 302, und der zweite Zwischenverbindungsabstand 306 ist größer als der erste Zwischenverbindungsabstand 304.
  • Ein Vorteil des in 3 beschriebenen Herstellungsverfahren umfasst die Fähigkeit, Unterbaugruppen, z. B. die individuellen Dies 312 und die individuellen chargen-verarbeiteten Halbleiterbauelemente 301, vor der finalen Bildung des Halbleiterbauelements 300 zu testen. Dieser Prozess verbessert die Ausbeute der sich ergebenden Halbleiterbauelemente 300 nur durch Verwendung von guten Unterbaugruppen in jedem Herstellungsschritt. Zusätzlich werden die individuellen Prozesse zuverlässiger durch Auseinanderbrechen des Routings (Leitens) in eine integrierte Routing-Schicht 314 und eine geformte Routing-Schicht 332. Die Notwendigkeit, nur eine kleinere Anzahl von Routing-Schichten in jeder von der integrierten Routing-Schicht 314 und der geformten Routing-Schicht 332 zu bilden, machen die Prozesse weniger kompliziert und führen zu einer besseren Ausbeute. Das Auseinanderbrechen des Routings in die integrierte Routing-Schicht 314 und die geformte Routing-Schicht 332 erlaubt ferner die oben beschriebenen Unterschiede beim Zwischenverbindungsabstand 304, 306. Alle diese Vorteile werden erreicht ohne die Notwendigkeit, das Halbleiterbauelement 300 dicker zu machen, was für kleine Bauelemente, z. B. Mobiltelefone, Tablets etc., wünschenswert ist.
  • Infolge des Verfahrens zum Bilden der individuellen chargen-verarbeiteten Halbleiterbauelemente 301 ist in 3 eine Rückseite 320 des Dies 312 freiliegend.
  • 4 zeigt ein Halbleiterbauelement 400 gemäß ausgewählten Beispielen. In 4 ist ein individuelles chargen-verarbeitetes Halbleiterbauelement 401 gezeigt, das mit einer geformten Routing-Schicht 432 gekoppelt ist. Bei einem Beispiel wird das individuelle chargen-verarbeitete Halbleiterbauelement 301 unter Verwendung von Beispielprozessen, wie in 2A-2F beschrieben, gebildet.
  • Ein Die 412 ist gezeigt, der eine Mehrzahl von Kontakten 413 umfasst, die bündig mit einer Oberfläche des Dies 412 gebildet sind. Eine integrierte Routing-Schicht 414 ist gezeigt, die mit dem Die 412 gekoppelt ist. Eine erste Kapselung 415 ist gezeigt, die den Die 412 lateral umgibt und sich lateral in der gleichen Breite erstreckt wie die integrierte Routing-Schicht 414.
  • Bei einem Beispiel wird die geformte Routing-Schicht 432 getrennt von dem individuellen chargen-verarbeiteten Halbleiterbauelement 401 gebildet und später an das individuelle chargen-verarbeitete Halbleiterbauelement 401 angebracht. Bei einem Beispiel umfasst eine Verbindung an einer Schnittstelle 418 eine Lötverbindung zwischen den Leiterrouten der integrierten Routing-Schicht 414 und Leiterrouten der geformten Routing-Schicht 432. Bei einem Beispiel wird nach Anbringung des individuellen chargen-verarbeiteten Halbleiterbauelements 401 an der geformten Routing-Schicht 432 eine zweite Kapselung 433 über das individuelle chargen-verarbeitete Halbleiterbauelement 401 geformt. Wie in 4 gezeigt kann bei einem Beispiel die zweite Kapselung 433 sich lateral in der gleichen Breite erstrecken wie die geformte Routing-Schicht 432. Bei dem Beispiel von 4 bildet die zweite Kapselung 433 eine Schnittstelle mit der ersten Kapselung 415, die in dem finalen Halbleiterbauelement 400 detektiert werden kann.
  • 5 zeigt ein Halbleiterbauelement 500 gemäß ausgewählten Beispielen. In 5 ist ein individuelles chargen-verarbeitetes Halbleiterbauelement 501 gezeigt, das mit einer geformten Routing-Schicht 532 gekoppelt ist. Bei einem Beispiel wird das individuelle chargen-verarbeitete Halbleiterbauelement 501 unter Verwendung von Beispielprozessen, wie in 2A-2F beschrieben, gebildet.
  • Ein Die 512 ist gezeigt. Eine integrierte Routing-Schicht 514 ist gezeigt, die mit dem Die 512 gekoppelt ist. Eine erste Kapselung 515 ist gezeigt, die den Die 512 lateral umgibt und sich lateral in der gleichen Breite erstreckt wie die integrierte Routing-Schicht 514.
  • Bei einem Beispiel wird die geformte Routing-Schicht 532 getrennt von dem individuellen chargen-verarbeiteten Halbleiterbauelement 501 gebildet und später an das individuelle chargen-verarbeitete Halbleiterbauelement 501 angebracht. Bei einem Beispiel umfasst eine Verbindung an einer Schnittstelle 518 eine Lötverbindung zwischen den Leiterrouten der integrierten Routing-Schicht 514 und Leiterrouten der geformten Routing-Schicht 532. Bei einem Beispiel wird nach Anbringung des individuellen chargen-verarbeiteten Halbleiterbauelements 501 an der geformten Routing-Schicht 532 eine zweite Kapselung 533 über das individuelle chargen-verarbeitete Halbleiterbauelement 501 geformt. Wie in 5 gezeigt kann bei einem Beispiel die zweite Kapselung 533 sich lateral in der gleichen Breite erstrecken wie die geformte Routing-Schicht 532. Bei einem Beispiel von 5 bildet die zweite Kapselung 533 eine Schnittstelle mit der ersten Kapselung 515, die in dem finalen Halbleiterbauelement 500 detektiert werden kann.
  • In 5 wurde das individuelle, chargen-verarbeitete Halbleiterbauelement 501 gedünnt, z. B. durch Schleifen, um eine freiliegende Rückoberfläche 520 des Dies 512 zu zeigen. Ein Vorteil einer freiliegenden Rückoberfläche 520 umfasst eine verbesserte Kühlung des Dies 512 während des Betriebs. Ein anderer Vorteil umfasst einen kleineren Formfaktor zur Verwendung bei dünneren Bauelementen. Bei einem Beispiel kann eine Dünnungsoperation unter Verwendung von Merkmalen wie Schleifspuren detektiert werden. Bei einem Beispiel werden der Die 512 und die Kapselungen, 515, 533 gleichzeitig geschliffen und können durchgehende Schleifspuren über alle Oberflächen aufweisen.
  • Bei einem Beispiel kann nach dem Schleifen eine freiliegende geschliffene Die-Oberfläche 520 nachfolgend geätzt werden, um Schleifspuren zu entfernen. Das Vorhandensein von Schleifspuren kann ungewollte Spannungskonzentrationsmerkmale und/oder Restspannungen in der Die-Oberfläche zurücklassen, was zu Die-Rissbildung führen kann. Nach einer Ätzoperation kann das Fehlen von Schleifspuren anzeigen, dass die Ätzoperation ausgeführt worden ist.
  • 6 zeigt ein Flussdiagramm eines Herstellungsverfahrens gemäß einem Beispiel. In Operation 602 werden eine Anzahl von Dies mit einer integrierten Routing-Schicht gekoppelt, um eine Anzahl von Fan-Out-Waferebene-Halbleiterbauelementen auf einem Fan-Out-Wafer in einer ersten Breite zu bilden. In Operation 604 werden Fan-Out-Waferebene-Halbleiterbauelemente von dem Fan-Out-Wafer vereinzelt. In Operation 606 wird jedes Fan-Out-Waferebene-Halbleiterbauelement auf Funktionalität getestet. In Operation 608 wird eine geformte Routing-Schicht mit funktionsfähigen Fan-Out-Waferebene-Halbleiterbauelementen gekoppelt, wobei die geformte Routing-Schicht sich in einer zweiten Breite erstreckt, die breiter ist als die erste Breite.
  • 7 stellt ein Systemebenendiagramm dar, das ein Beispiel eines elektronischen Bauelements (z. B. Systems) darstellt, das Halbleiterbauelemente, Routing-Schichten, Kapselungen etc. wie oben beschrieben umfassen kann. Bei einem Ausführungsbeispiel umfasst ein System 700, ist aber nicht begrenzt auf, einen Desktop-Computer, einen Laptop-Computer, ein Netbook, ein Tablet, einen Notebook-Computer, einen Personaldigitalassistenten (PDA; Personal Digital Assistant), einen Server, eine Arbeitsstation, ein Mobiltelefon, eine mobile Rechenvorrichtung, ein Smartphone, eine Internet-Gerät oder einen anderen Typ von Rechenvorrichtung. Bei einigen Ausführungsbeispielen ist das System 700 ein System-auf-einem-Chip- (SOC-; System On a Chip) System.
  • Bei einem Ausführungsbeispiel umfasst ein Prozessor 710 einen oder mehrere Prozessorkerne 712 und 712N, wobei 712N den N. Verarbeitungskern im Inneren des Prozessors 710 repräsentiert, wobei N eine positive Ganzzahl ist. Bei einem Ausführungsbeispiel umfasst das System 700 mehrere Prozessoren, umfassend 710 und 705, wobei der Prozessor 705 eine Logik aufweist, die ähnlich oder identisch zu der Logik des Prozessors 710 ist. Bei einigen Ausführungsbeispielen umfasst der Prozessorkern 712, ist aber nicht begrenzt auf, eine Vorgriffs-Logik (Prefetch-Logik), um Anweisungen zu holen, Decodierlogik zum Decodieren der Anweisungen, Ausführlogik zum Ausführen der Anweisungen und Ähnliches. Bei einigen Ausführungsbeispielen umfasst der Prozessor 710 einen Cache-Speicher 716, um Anweisungen und/oder Daten für das System 700 zu cachen. Der Cache-Speicher 716 kann in eine hierarchische Struktur organisiert sein, die eine oder mehrere Cache-Speicher-Ebenen umfasst.
  • Bei einigen Ausführungsbeispielen umfasst der Prozessor 710 eine Speichersteuerung 714, die wirksam ist, um Funktionen auszuführen, die es dem Prozessor 710 ermöglichen, auf einen Speicher 730 zuzugreifen und mit demselben zu kommunizieren, der einen flüchtigen Speicher 732 und/oder einen nicht-flüchtigen Speicher 734 umfasst. Bei einigen Ausführungsbeispielen ist der Prozessor 710 mit dem Speicher 730 und einem Chipsatz 720 gekoppelt. Der Prozessor 710 kann auch mit einer drahtlosen Antenne 778 gekoppelt sein, um mit irgendeiner Vorrichtung zu kommunizieren, die ausgebildet ist zum Senden und/oder Empfangen von drahtlosen Signalen. Bei einem Ausführungsbeispiel arbeitet eine Schnittstelle für die drahtlose Antenne 778 gemäß, aber nicht begrenzt auf, dem IEEE 802.11-Standard und seiner zugehörigen Familie, Home Plug AV (HPAV), Ultrabreitband (UWB; Ultra Wide Band), Bluetooth, WiMax oder irgendeiner Form von drahtlosem Kommunikationsprotokoll.
  • Bei einigen Ausführungsbeispielen umfasst der flüchtige Speicher 732, ist aber nicht begrenzt auf, einen synchronen dynamischen Direktzugriffsspeicher (SDRAM; Synchronous Dynamic Random Access Memory), einen dynamischen Direktzugriffsspeicher (DRAM; Dynamic Random Access Memory), einen RAMBUS-Dynamisch-Direktzugriffsspeicher (RDRAM; RAMBUS Dynamic Random Access Memory) und/oder irgendeinen anderen Typ von Direktzugriffsspeicher-Bauelement. Der nicht-flüchtige Speicher 734 umfasst, ist aber nicht begrenzt auf, einen Flash-Speicher, einen Phasenänderungsspeicher (PCM; Phase Change Memory), einen Nurlesespeicher (ROM; Read-Only Memory), einen elektrisch löschbaren programmierbaren Nurlesespeicher (EEPROM; Erasable Programmable Read-Only Memory) oder irgendeinen anderen Typ von nicht-flüchtigem Speicherbauelement.
  • Der Speicher 730 speichert Information und Anweisungen, die durch den Prozessor 710 auszuführen sind. Bei einem Ausführungsbeispiel kann der Speicher 730 auch temporäre Variablen oder andere Zwischeninformation speichern, während der Prozessor 710 Anweisungen ausführt. Bei dem dargestellten Ausführungsbeispiel verbindet sich der Chipsatz 720 mit dem Prozessor 710 via Punkt-zu-Punkt- (PtP- oder P-P- (Point-to-Point)) Schnittstellen 717 und 722. Der Chipsatz 720 ermöglicht es dem Prozessor 710, sich mit anderen Elementen in dem System 700 zu verbinden. Bei einigen Ausführungsbeispielen des beispielhaften Systems arbeiten die Schnittstellen 717 und 722 gemäß einem PtP-Kommunikationsprotokoll, z. B. dem Intel® QuickPath Interconnect (QPI) oder Ähnlichem. Bei anderen Ausführungsbeispielen kann eine unterschiedliche Zwischenverbindung verwendet werden.
  • Bei einigen Ausführungsbeispielen ist der Chipsatz 720 wirksam, um mit einem Prozessor 710, 705N, einer Anzeigevorrichtung 740 und anderen Vorrichtungen, umfassend eine Bus-Brücke 772, einen Smart-TV 776, I/O-Vorrichtungen 774, einen nicht-flüchtigen Speicher 760, ein Speichermedium (z. B. ein oder mehrere Massenspeicherbauelementen) 762, eine Tastatur/Maus 764, eine Netzwerkschnittstelle 766 und verschiedene Formen von Verbraucherelektronik 777 (z. B. einem PDA, Smartphone, Tablet etc.) etc. zu kommunizieren. Bei einem Ausführungsbeispiel koppelt der Chipsatz 720 mit diesen Bauelementen durch eine Schnittstelle 724. Der Chipsatz 720 kann auch mit einer drahtlosen Antenne 778 gekoppelt sein, um mit irgendeiner Vorrichtung zu kommunizieren, die ausgebildet ist zum Senden und/oder Empfangen von drahtlosen Signalen.
  • Der Chipsatz 720 verbindet sich mit der Anzeigevorrichtung 740 via eine Schnittstelle 726. Die Anzeige 740 kann zum Beispiel eine Flüssigkristallanzeige (LCD; Liquid Crystal Display), ein lichtemittierendes Dioden- (LED; Light Emitting Diode) Array, ein organisches lichtemittierendes Dioden- (OLED; Organic Light Emitting Diode) Array oder irgendeine andere Form von visueller Anzeigevorrichtung sein. Bei einigen Ausführungsbeispielen des beispielhaften Systems sind der Prozessor 710 und der Chipsatz 720 in einem einzelnen SOC vereint. Zusätzlich verbindet sich der Chipsatz 720 mit einem oder mehreren Bussen 750 und 755, die verschiedene Systemelemente zwischenverbinden, z. B. die I/O-Vorrichtungen 774, den nicht-flüchtigen Speicher 760, das Speichermedium 762, die Tastatur/Maus 764 und die Schnittstelle 766. Die Busse 750 und 755 können zusammen via eine Bus-Brücke 772 zwischenverbunden sein.
  • Bei einem Ausführungsbeispiel umfasst die Massenspeichervorrichtung 762, ist aber nicht begrenzt auf, ein Solid-State-Laufwerk, ein Festplattenlaufwerk, ein Flash-Speicher-Laufwerk mit universellem seriellem Bus (Universal Serial Bus) oder irgendeine andere Form von Computerdatenspeichermedium. Bei einem Ausführungsbeispiel ist die Netzwerkschnittstelle 766 durch irgendeinen Typ von bekanntem Netzwerkschnittstellenstandard implementiert, einschließlich, aber nicht begrenzt auf, eine Ethernet-Schnittstelle, eine Universaler-Serieller-Bus-(USB-) Schnittstelle, eine Peripher-Komponente-Zwischenverbindung- (PCI-; Peripheral-Component-Interconnect-) Express-Schnittstelle, eine drahtlose Schnittstelle und/oder irgendeinen anderen geeigneten Schnittstellentyp. Bei einem Ausführungsbeispiel arbeitet die drahtlose Schnittstelle gemäß, aber nicht begrenzt auf, dem IEEE 802.11-Standard und seiner zugehörigen Familie, Home Plug AV (HPAV), Ultrabreitband (UWB), Bluetooth, WiMax oder irgendeiner Form von drahtlosem Kommunikationsprotokoll.
  • Während die in 7 gezeigten Module als separate Blöcke innerhalb des Systems 700 dargestellt sind, können die Funktionen, die von einigen dieser Blöcke ausgeführt werden, innerhalb einer einzelnen Halbleiterschaltung integriert sein, oder können unter Verwendung von zwei oder mehreren separaten integrierten Schaltungen implementiert sein. Obwohl der Cache-Speicher 716 als ein separater Block innerhalb des Prozessors 710 dargestellt ist, kann der Cache-Speicher 716 (oder ausgewählte Aspekte von 716) zum Beispiel in den Prozessorkern 712 eingebracht sein.
  • Um das hierin offenbarte Verfahren und die hierin offenbarten Vorrichtungen besser zu veranschaulichen, ist hier eine nicht-einschränkende Liste von Ausführungsbeispielen bereitgestellt:
    • Beispiel 1 umfasst ein Halbleiterbauelement. Das Halbleiterbauelement umfasst einen Die, der mit einer integrierten Routing-Schicht gekoppelt ist, wobei die integrierte Routing-Schicht eine erste Breite aufweist, die breiter ist als der Die, und eine geformte Routing-Schicht, die mit der integrierten Routing-Schicht gekoppelt ist, wobei die geformte Routing-Schicht eine zweite Breite aufweist, die breiter ist als die erste Breite.
    • Beispiel 2 umfasst das Halbleiterbauelement von Beispiel 1, wobei der Die mit der integrierten Routing-Schicht durch eine Mehrzahl von Säulen gekoppelt ist, die sich von einer Oberfläche des Dies erstrecken.
    • Beispiel 3 umfasst das Halbleiterbauelement von einem der Beispiele 1-2, wobei der Die mit der integrierten Routing-Schicht durch eine Mehrzahl von Kontakten gekoppelt ist, die bündig mit einer Oberfläche des Dies sind.
    • Beispiel 4 umfasst das Halbleiterbauelement von einem der Beispiele 1-3, wobei die geformte Routing-Schicht mit der integrierten Routing-Schicht durch eine oder mehrere Lötverbindungen gekoppelt ist.
    • Beispiel 5 umfasst das Halbleiterbauelement von einem der Beispiele 1-4, wobei der Die durch eine erste Kapselung lateral umgeben ist, die sich lateral in der gleichen Breite erstreckt wie die integrierte Routing-Schicht.
    • Beispiel 6 umfasst das Halbleiterbauelement von einem der Beispiele 1-5, wobei die erste Kapselung durch eine zweite Kapselung lateral umgeben ist, die sich lateral in der gleichen Breite erstreckt wie die geformte Routing-Schicht.
    • Beispiel 7 umfasst das Halbleiterbauelement von einem der Beispiele 1-6, wobei die integrierte Routing-Schicht einen ersten Zwischenverbindungsabstand umfasst, der größer ist als ein Die-Zwischenverbindungsabstand, und wobei die geformte Routing-Schicht einen zweiten Zwischenverbindungsabstand umfasst, der größer ist als der erste Zwischenverbindungsabstand.
    • Beispiel 8 umfasst das Halbleiterbauelement von einem der Beispiele 1-7, wobei eine Rückseite des Dies freiliegend ist.
    • Beispiel 9 umfasst das Halbleiterbauelement von einem der Beispiele 1-2, wobei eine Rückseite des Dies von einer ersten Dicke zu einer zweiten Dicke zusammen mit Abschnitten der ersten Kapselung und zweiten Kapselung gedünnt ist.
    • Beispiel 10 umfasst ein elektronisches System. Das elektronische System umfasst einen Prozessor-Die, der mit einer integrierten Routing-Schicht gekoppelt ist, wobei die integrierte Routing-Schicht eine erste Breite aufweist, die breiter ist als der Die, eine geformte Routing-Schicht, die mit der integrierten Routing-Schicht gekoppelt ist, wobei die geformte Routing-Schicht eine zweite Breite aufweist, die breiter ist als die erste Breite, eine Schaltungsplatine, die mit der geformten Routing-Schicht gekoppelt ist und ein Speicherbauelement, das mit der Schaltungsplatine gekoppelt ist, wobei die Schaltungsplatine ausgebildet ist zum Routen von Kommunikationen zwischen dem Prozessor-Die und dem Speicherbauelement.
    • Beispiel 11 umfasst das elektronische System von Beispiel 10, ferner umfassend eine Touchscreen-Schnittstelle, die mit der Schaltungsplatine gekoppelt ist.
    • Beispiel 12 umfasst das elektronische System von einem der Beispiele 10-11, ferner umfassend eine drahtlose Antenne, die mit der Schaltungsplatine gekoppelt ist.
    • Beispiel 13 umfasst das elektronische System von einem der Beispiele 10-12, wobei der Die durch eine erste Kapselung lateral umgeben ist, die sich lateral in der gleichen Breite erstreckt wie die integrierte Routing-Schicht.
    • Beispiel 14 umfasst das elektronische System von einem der Beispiele 10-13, wobei die erste Kapselung durch eine zweite Kapselung lateral umgeben ist, die sich lateral in der gleichen Breite erstreckt wie die zweite geformte Routing-Schicht.
    • Beispiel 15 umfasst das elektronische System von einem der Beispiele 10-14, wobei eine Rückseite des Dies freiliegend ist.
    • Beispiel 16 umfasst das elektronische System von einem der Beispiele 10-15, wobei eine Rückseite des Dies von einer ersten Dicke zu einer zweiten Dicke zusammen mit Abschnitten der ersten Kapselung und zweiten Kapselung gedünnt ist.
    • Beispiel 17 umfasst ein Verfahren, umfassend ein Koppeln einer Anzahl von Dies mit einer integrierten Routing-Schicht, um eine Anzahl von Fan-Out-Waferebene-Halbleiterbauelementen auf einem Fan-Out-Wafer in einer ersten Breite zu bilden; ein Vereinzeln der Fan-Out-Waferebene-Halbleiterbauelemente von dem Fan-Out-Wafer; ein Testen eines jeden Fan-Out-Waferebene-Halbleiterbauelements auf Funktionalität; und ein Koppeln einer geformten Routing-Schicht mit funktionsfähigen Fan-Out-Waferebene-Halbleiterbauelementen, wobei die geformte Routing-Schicht sich in einer zweiten Breite erstreckt, die breiter ist als die erste Breite.
    • Beispiel 18 umfasst das Verfahren von Beispiel 17, wobei das Koppeln der geformten Routing-Schicht mit funktionsfähigen Fan-Out-Waferebene-Halbleiterbauelementen ein Löten der geformten Routing-Schicht an funktionsfähige Fan-Out-Waferebene-Halbleiterbauelemente umfasst.
    • Beispiel 19 umfasst das Verfahren von einem der Beispiele 17-18, ferner umfassend ein Kapseln der funktionsfähigen Fan-Out-Waferebene-Halbleiterbauelemente in einer Breite, die sich lateral in der gleichen Breite erstreckt wie die geformte Routing-Schicht.
    • Beispiel 20 umfasst das Verfahren von einem der Beispiele 17-19, ferner umfassend ein Freilegen einer Rückseite des Dies in den funktionsfähigen Fan-Out-Waferebene-Halbleiterbauelementen
    • Beispiel 21 umfasst das Verfahren von einem der Beispiele 17-20, ferner umfassend ein Schleifen einer Rückseite des Dies in den funktionsfähigen Fan-Out-Waferebene-Halbleiterbauelementen.
    • Beispiel 22 umfasst das Verfahren von einem der Beispiele 17-21, ferner umfassend ein Ätzen einer geschliffenen Oberfläche des Dies in den funktionsfähigen Fan-Out-Waferebene-Halbleiterbauelementen.
  • Durchgehend in dieser Beschreibung können Pluralbeispiele Komponenten, Operationen oder Strukturen implementieren, die als ein Singularbeispiel beschrieben sind. Obwohl individuelle Operationen von einem oder mehreren Verfahren als separate Operationen dargestellt und beschrieben sind, können eine oder mehrere der individuellen Operationen gleichzeitig ausgeführt werden, und nichts erfordert, dass die Operationen in der dargestellten Reihenfolge auszuführen sind. Strukturen und Funktionalität, die bei beispielhaften Konfigurationen als separate Komponenten gezeigt sind, können als eine kombinierte Struktur oder Komponente implementiert sein. Ähnlich können Strukturen und Funktionalität, die als eine einzelne Komponente gezeigt sind, als separate Komponenten implementiert sein. Diese und andere Variationen, Modifikationen, Zufügungen und Verbesserungen fallen innerhalb des Umfangs des hiesigen Gegenstands.
  • Obwohl ein Überblick über den erfinderischen Gegenstand mit Bezugnahme auf spezifische Ausführungsbeispiele beschrieben worden ist, können verschiedene Modifikationen und Änderungen an diesen Ausführungsbeispielen vorgenommen werden, ohne von dem breiteren Umfang von Ausführungsbeispielen der vorliegenden Offenbarung abzuweichen. Solche Ausführungsbeispiele des erfinderischen Gegenstands können hierin, einzeln oder zusammen, durch den Begriff „Erfindung“ bezeichnet werden, nur der Einfachheit halber und ohne die Absicht, den Umfang dieser Anmeldung freiwillig auf irgendeine einzelne Offenbarung oder irgendein einzelnes erfinderisches Konzept zu begrenzen, sollte tatsächlich mehr als eines offenbart sein.
  • Die hierin dargestellten Ausführungsbeispiele sind hierin ausreichend detailliert beschrieben, um dem Fachmann die praktische Ausführung der offenbarten Lehren zu ermöglichen. Andere Ausführungsbeispiele können verwendet und davon hergeleitet werden, derart, dass strukturelle und logische Ersetzungen und Änderungen vorgenommen werden können, ohne von dem Umfang dieser Offenbarung abzuweichen.
  • Gemäß hiesiger Verwendung kann der Begriff „oder“ in einem einschließenden oder ausschließenden Sinne ausgelegt werden. Ferner können Pluralbeispiele für Ressourcen, Operationen oder Strukturen bereitgestellt sein, die hierin als ein Singularbeispiel beschrieben sind. Zusätzlich sind Grenzen zwischen verschiedenen Ressourcen, Operationen, Modulen, Maschinen und Datenspeichern etwas beliebig und bestimmte Operationen sind in einem Kontext von spezifischen darstellenden Konfigurationen dargestellt. Andere Funktionalitätszuweisungen sind angedacht und können innerhalb des Umfangs verschiedener Ausführungsbeispiele der vorliegenden Offenbarung fallen. Allgemein können Strukturen und Funktionalität, die bei den beispielhaften Konfigurationen als separate Ressourcen gezeigt sind, als eine kombinierte Struktur oder Ressource implementiert sein. Ähnlich können Strukturen und Funktionalität, die als eine einzelne Ressource gezeigt sind, als separate Ressourcen implementiert sein. Diese und andere Variationen, Modifikationen, Zufügungen und Verbesserungen fallen innerhalb des Umfangs der Ausführungsbeispiele der vorliegenden Offenbarung, wie durch die beigefügten Ansprüche dargelegt. Die Beschreibung und Zeichnungen sind dementsprechend eher in einem darstellenden als einem einschränkenden Sinn zu betrachten.
  • Die vorstehende Beschreibung wurde zum Zweck der Erläuterung Bezug nehmend auf spezifische Ausführungsbeispiele dargestellt. Allerdings sollen die obigen, illustrativen Erörterungen nicht als vollständig betrachtet werden oder die möglichen Ausführungsbeispiele auf die offenbarten präzisen Formen begrenzen. Angesichts der obigen Lehren sind viele Modifikationen und Variationen möglich. Die Ausführungsbeispiele wurden ausgewählt und beschrieben, um die beteiligten Prinzipien und ihre praktischen Anwendungen bestmöglich zu beschreiben, um es damit anderen Fachleuten zu ermöglichen, die verschiedenen Ausführungsbeispiele mit verschiedenen Modifikationen, wie sie für die bestimmte, in Betracht gezogene Verwendung geeignet sind, bestmöglich zu nutzen.
  • Es versteht sich auch, dass, obwohl die Begriffe „erste,r,s“, „zweite,r,s“ usw. hier verwendet werden können, um verschiedene Elemente zu beschrieben, diese Elemente nicht durch diese Begriffe eingeschränkt sein sollen. Diese Begriffe werden nur verwendet, um ein Element von einem anderen zu unterscheiden. Zum Beispiel könnte ein erster Kontakt als zweiter Kontakt bezeichnet und auf ähnliche Weise ein zweiter Kontakt als erster Kontakt bezeichnet werden, ohne von dem Umfang der vorliegenden Ausführungsbeispiele abzuweichen. Der erste Kontakt und der zweite Kontakt sind beides Kontakte, aber sie sind nicht der gleiche Kontakt.
  • Die Terminologie, die hierin in der Beschreibung der Ausführungsbeispiele verwendet wird, dient nur dem Beschreiben bestimmter Ausführungsbeispiele und soll nicht einschränkend sein. Gemäß der Verwendung in der Beschreibung der Ausführungsbeispiele und den beigefügten Ansprüchen sollen die Singularformen „ein, eine“ und „der, die, das“ auch die Pluralformen umfassen, sofern aus dem Zusammenhang nicht eindeutig etwas anderes hervorgeht. Es versteht sich auch, dass der Begriff „und/oder“ gemäß hiesiger Verwendung sich auf sämtliche mögliche Kombinationen von einem oder mehreren der zugeordneten aufgeführten Gegenstände bezieht und dieselben umfasst. Es versteht sich ferner, dass die Begriffe „umfasst“ und/oder „umfassend“ bei Verwendung in dieser Beschreibung das Vorhandensein von angegebenen Merkmalen, Ganzzahlen, Schritten, Operationen, Elementen und/oder Komponenten angeben, aber das Vorhandensein oder Hinzufügen von einem oder mehreren anderen Merkmalen, Ganzzahlen, Schritten, Operationen, Elementen, Komponenten und/oder Gruppen derselben nicht ausschließen.

Claims (18)

  1. Ein Halbleiterbauelement (300), umfassend: einen Die (102; 312), der mit einer integrierten Routing-Schicht (120; 314) gekoppelt ist, wobei die integrierte Routing-Schicht (120; 314) eine erste Breite (316) aufweist, die breiter ist als der Die (102; 312); eine geformte Routing-Schicht (332), die mit der integrierten Routing-Schicht (120; 314) gekoppelt ist, wobei die geformte Routing-Schicht eine zweite Breite (334) aufweist, die breiter ist als die erste Breite (316); und wobei der Die (102; 312) durch eine erste Kapselung (106; 315) lateral umgeben ist, die sich lateral in der gleichen Breite erstreckt wie die integrierte Routing-Schicht (120; 314), wobei der Die (102; 312) mit der integrierten Routing-Schicht (120; 314) durch eine Mehrzahl von Säulen (104; 313) gekoppelt ist, die sich von einer Oberfläche des Dies (102; 312) erstrecken und von der Kapselung (106; 315) lateral umgeben sind.
  2. Das Halbleiterbauelement (300) gemäß Anspruch 1, wobei die geformte Routing-Schicht (332) mit der integrierten Routing-Schicht (120; 314) durch eine oder mehrere Lötverbindungen gekoppelt ist.
  3. Das Halbleiterbauelement (300) gemäß Anspruch 1, wobei die erste Kapselung (106; 315) durch eine zweite Kapselung (333) lateral umgeben ist, die sich lateral in der gleichen Breite erstreckt wie die geformte Routing-Schicht (332).
  4. Das Halbleiterbauelement (300) gemäß einem der vorherigen Ansprüche, wobei die integrierte Routing-Schicht (120; 314) einen ersten Zwischenverbindungsabstand (304) umfasst, der größer ist als ein Die-Zwischenverbindungsabstand (302), und wobei die geformte Routing-Schicht (332) einen zweiten Zwischenverbindungsabstand (306) umfasst, der größer ist als der erste Zwischenverbindungsabstand (304).
  5. Das Halbleiterbauelement (300) gemäß einem der vorherigen Ansprüche, wobei eine Rückseite (320) des Dies (102; 312) freiliegend ist.
  6. Das Halbleiterbauelement (300) gemäß einem der Ansprüche 3-5, wobei eine Rückseite (320) des Dies (102; 312) von einer ersten Dicke zu einer zweiten Dicke zusammen mit Abschnitten der ersten Kapselung (106; 315) und zweiten Kapselung (333) gedünnt ist.
  7. Ein elektronisches System, umfassend: einen Prozessor-Die, der mit einer integrierten Routing-Schicht (120; 314) gekoppelt ist, wobei die integrierte Routing-Schicht (120; 314) eine erste Breite (316) aufweist, die breiter ist als der Die und wobei der Die durch eine erste Kapselung (106; 315) lateral umgeben ist, die sich lateral in der gleichen Breite erstreckt wie die integrierte Routing-Schicht (120; 314); eine geformte Routing-Schicht (332), die mit der integrierten Routing-Schicht (120; 314) gekoppelt ist, wobei die geformte Routing-Schicht (332) eine zweite Breite (334) aufweist, die breiter ist als die erste Breite (316); eine Schaltungsplatine, die mit der geformten Routing-Schicht (332) gekoppelt ist; und ein Speicherbauelement, das mit der Schaltungsplatine gekoppelt ist, wobei die Schaltungsplatine ausgebildet ist zum Routen von Kommunikationen zwischen dem Prozessor-Die und dem Speicherbauelement, wobei der Die mit der integrierten Routing-Schicht durch eine Mehrzahl von Säulen gekoppelt ist, die sich von einer Oberfläche des Dies erstrecken und von der Kapselung lateral umgeben sind.
  8. Das elektronische System gemäß Anspruch 7, ferner umfassend eine Touchscreen-Schnittstelle, die mit der Schaltungsplatine gekoppelt ist.
  9. Das elektronische System gemäß einem der Ansprüche 7-8, ferner umfassend eine drahtlose Antenne, die mit der Schaltungsplatine gekoppelt ist.
  10. Das elektronische System gemäß Anspruch 9, wobei die erste Kapselung (106; 315) durch eine zweite Kapselung (333) lateral umgeben ist, die sich lateral in der gleichen Breite erstreckt wie die zweite geformte Routing-Schicht (332).
  11. Das elektronische System gemäß einem der Ansprüche 7-10, wobei eine Rückseite (320) des Dies (102; 312) freiliegend ist.
  12. Das elektronische System gemäß einem der Ansprüche 10-11, wobei eine Rückseite (320) des Dies (102; 312) von einer ersten Dicke zu einer zweiten Dicke zusammen mit Abschnitten der ersten Kapselung (106; 315) und zweiten Kapselung (333) gedünnt ist.
  13. Ein Verfahren, umfassend: Koppeln (602) einer Anzahl von Dies (102; 312) mit einer integrierten Routing-Schicht (120; 314), um eine Anzahl von Fan-Out-Waferebene-Halbleiterbauelementen auf einem Fan-Out-Wafer in einer ersten Breite (316) zu bilden; Formen eine Mehrzahl von Säulen (104; 312) auf einer Oberfläche des Dies (102; 312); laterales Umgeben der Anzahl von Dies (102; 312) und der Mehrzahl an Säulen (104; 312) durch eine erste Kapselung (106; 315), wobei die erste Kapselung (106; 315) sich lateral in der gleichen Breite erstreckt wie die integrierte Routing-Schicht (120; 314); Vereinzeln (604) der Fan-Out-Waferebene-Halbleiterbauelemente von dem Fan-Out-Wafer; Testen (606) eines jeden Fan-Out-Waferebene-Halbleiterbauelements auf Funktionalität; und Koppeln (608) einer geformten Routing-Schicht (332) mit funktionsfähigen Fan-Out-Waferebene-Halbleiterbauelementen, wobei die geformte Routing-Schicht (332) sich in einer zweiten Breite (334) erstreckt, die breiter ist als die erste Breite (316).
  14. Das Verfahren gemäß Anspruch 13, wobei das Koppeln der geformten Routing-Schicht (332) mit funktionsfähigen Fan-Out-Waferebene-Halbleiterbauelementen ein Löten der geformten Routing-Schicht (332) an funktionsfähige Fan-Out-Waferebene-Halbleiterbauelemente umfasst.
  15. Das Verfahren gemäß einem der Ansprüche 13-14, ferner umfassend ein Kapseln der funktionsfähigen Fan-Out-Waferebene-Halbleiterbauelemente in einer Breite, die sich lateral in der gleichen Breite erstreckt wie die geformte Routing-Schicht (332).
  16. Das Verfahren gemäß einem der Ansprüche 13-15, ferner umfassend ein Freilegen einer Rückseite (320) des Dies (102; 312) in den funktionsfähigen Fan-Out-Waferebene-Halbleiterbauelementen.
  17. Das Verfahren gemäß einem der Ansprüche 13-16, ferner umfassend ein Schleifen einer Rückseite (320) des Dies (102; 312) in den funktionsfähigen Fan-Out-Waferebene-Halbleiterbauelementen.
  18. Das Verfahren gemäß Anspruch 17, ferner umfassend ein Ätzen einer geschliffenen Oberfläche des Dies (102; 312) in den funktionsfähigen Fan-Out-Waferebene-Halbleiterbauelementen.
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